CN104867517A - 低功率存储器 - Google Patents

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CN104867517A CN201510049248.1A CN201510049248A CN104867517A CN 104867517 A CN104867517 A CN 104867517A CN 201510049248 A CN201510049248 A CN 201510049248A CN 104867517 A CN104867517 A CN 104867517A
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Abstract

一种低功率存储器，包含多个呈行列排列的存储器模块、多个读取位元线单元、多个呈行列排列的可控制读取元件，及多个读取控制讯号线单元。每一个存储器模块具有多个存储器元件。每一个读取位元线单元对应一列存储器模块，并包括多个第一读取位元线及一个第二读取位元线。每一个读取控制讯号线单元对应一行可控制读取元件，并包括多个分组电连接所述可控制读取元件的读取控制讯号线。通过将多个存储器元件集合为一个存储器模块并搭配设置所述可控制读取元件，及通过所述读取控制讯号线分组控制所述可控制读取元件，能大幅减少功率消耗。

Description

低功率存储器
技术领域
本发明涉及一种存储器，特别是涉及一种低功率存储器。
背景技术
参阅图1，现有一种半导体存储器包含：多个间隔排列且互不电连接并用于传送一个数据的讯号位元线11、多个间隔排列且互不电连接并用于传送一个控制讯号的控制位元线12、多个存储器元件13，及多个分别电连接所述讯号位元线11的感测放大器14。
所述存储器元件13呈阵列排列于所述讯号位元线11及所述控制位元线12间，并分别电连接于所述讯号位元线11及所述控制位元线12，且受该控制讯号控制以输出该数据。
所述感测放大器14用于感应放大该数据并输出。
由于目前市场趋势所需的存储器容量愈来愈大，当存储器元件13阵列大到一定程度时，由于所述讯号位元线11距离变长而使寄生电容增加，会导致所述讯号位元线11难以被驱动到应有的电位，所以现有技术中需要加入所述感测放大器14来侦测所述讯号位元线11上的微小电位差异，并将该微小电位差异放大处理后以供后续使用，然而感测放大器14耗电大，使得现有半导体存储器的整体耗电量难以下降，无法符合现今节能省电的趋势。
参阅图2，目前的半导体存储器倾向于将多个区块(block)的存储器元件13整合(integrate)一起以节省面积，如图2所示，即为整合256行(row)x32位元(bit)x4区块(block)的存储器，并为绕线方便及减少绕线电容，将各区块的位元分散，并将同顺序的位元排列一起再分别经由多个多工器15(Multiplexer，缩写为MUX)统合输出，其中，所述讯号位元线分别依区块标示为bit0_bk0～bit31_bk0、bit0_bk1～bit31_bk1、bit0_bk2～bit31_bk2、bit0_bk3～bit31_bk3，所述控制位元线、该多工器15的输出讯号线分别标示为ctr_0～ctr_255、bit0～bit31。
然而，当要读取或写入其中一个区块32位元的存储器元件13时，所对应的其中一条控制位元线ctr_0～ctr_255会被致能(enable)，以控制位元线ctr0为例说明，此时该控制位元线ctr0上的所有区块的存储器元件13全部都会一起导通并对各自对应的讯号位元线bit0_bk0～bit31_bk3开始充放电，也就是说有4(区块)x32(位元)＝128(讯号位元线)一起耗电，如此导致了大量不必要的耗电。
发明内容
本发明的目的在于提供一种能降低耗电的低功率存储器。
本发明的低功率存储器，包含一个存储器单元、多个读取位元线单元、一个可控制单元，及多个读取控制讯号线单元。
该存储器单元包括多个呈行列排列的存储器模块，每一个存储器模块具有至少一个存储器元件。
每一个读取位元线单元对应一列存储器模块，并包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接其中一个存储器模块所具有的存储器元件。
该可控制单元包括多个对应所述存储器模块呈行列排列的可控制读取元件，每一行的可控制读取元件分成多组，且每一个可控制读取元件具有一个电连接于其中一个第一读取位元线的输入端、一个电连接对应的该第二读取位元线的输出端，及一个控制端。
每一个读取控制讯号线单元对应一行可控制读取元件，并包括多个读取控制讯号线，每一个读取控制讯号线分配电连接一行中其中一组可控制读取元件的该控制端。
每一个可控制读取元件依下述其中一种方式动作：
每一个可控制读取元件根据其控制端的电压而于一个输出致能状态及一个非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个相关于该输入端的电压的电压。
每一个可控制读取元件根据其控制端的电压及其输入端的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个预定参考电压。
本发明的低功率存储器，所述可控制读取元件具有驱动能力。
本发明的低功率存储器，所述可控制读取元件具有至少一个用于提供驱动能力的晶体管，及至少一个电连接该晶体管的开关元件。
本发明的低功率存储器，所述可控制读取元件为三态缓冲器，每一个三态缓冲器具有该输入端、该输出端，及该控制端。
本发明的低功率存储器，每一个可控制读取元件具有一个缓冲器，及一个电连接该缓冲器的输出端的开关元件。
本发明的低功率存储器，所述可控制读取元件为反相三态缓冲器，每一个反相三态缓冲器具有该输入端、该输出端，及该控制端。
本发明的低功率存储器，每一个可控制读取元件具有一个反相缓冲器，及一个电连接该反相缓冲器的输出端的开关元件。
本发明的低功率存储器，该可控制单元还包括多个对应所述存储器模块呈行列排列且分别电连接于所述第一个读取位元线的第一个偏压电路，于所述存储器元件为一个读取模式时，每一个第一个偏压电路于电连接的第一个读取位元线所电连接的存储器元件皆不输出一个读取数据时，提供偏压将该第一个读取位元线的电压调整至一个第一个预定电压。
本发明的低功率存储器，每一个第一个偏压电路具有一个开关元件，每一个开关元件两端分别电连接其中一个第一个读取位元线及接收该第一个预定电压。
本发明的低功率存储器，该可控制单元还包括多个分别电连接于所述第二读取位元线的第二偏压电路，于所述存储器元件为一个读取模式时，每一个第二偏压电路于电连接的第二读取位元线不传输一个读取数据时，提供偏压将该第二读取位元线的电压调整至一个第二预定电压。
本发明的低功率存储器，每一个第二偏压电路具有一个开关元件，每一个开关元件两端分别电连接其中一个第二读取位元线及接收该第二预定电压。
本发明的低功率存储器，所述读取控制讯号线于电路布局上位于同一个金属层。
本发明的低功率存储器，每一个可控制读取元件具有一个开关元件。
本发明的低功率存储器，还包含多个写入位元线单元，及多个写入控制讯号线单元。
每一个写入位元线单元对应一列存储器模块，并包括一个第一个写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接其中一个存储器模块所具有的存储器元件。
该可控制单元还包括多个对应所述存储器模块呈行列排列的可控制写入元件，每一行的可控制写入元件分成多组，且每一个可控制写入元件电连接于其中一个第二写入位元线与对应的该第一个写入位元线间。
每一个写入控制讯号线单元对应一行可控制写入元件，并包括多个写入控制讯号线，每一个写入控制讯号线分配电连接一行中其中一组可控制写入元件。
每一个可控制写入元件受所电连接的写入控制讯号线控制于一个致能状态和一个非致能状态间切换，于该致能状态时，所述可控制写入元件将所电连接的第一个写入位元线的一个写入数据传输至电连接的第二写入位元线；于该非致能状态时，所述可控制写入元件不将所电连接的第一个写入位元线的该写入数据传输至电连接的第二写入位元线。
本发明的低功率存储器，所述可控制写入元件为开关元件。
本发明的低功率存储器，所述写入控制讯号线及所述读取控制讯号线于电路布局上位于同一个金属层。
本发明的有益效果在于：通过将多个存储器元件集合为一个存储器模块并搭配设置所述可控制读取元件，可视为将存储器元件串列切开为较小的单位而降低每一个小单位的寄生电容，因此不需感测放大器即可正常运作，大幅下降耗电量，且通过所述读取控制讯号线分组控制所述可控制读取元件，可以减少读取时的充放耗电，所以能大幅减少无谓的功率消耗。
附图说明
图1是现有一种半导体存储器的示意图；
图2是现有半导体存储器的另一个示意图；
图3是本发明低功率存储器的一个实施例的部分示意图；
图4是该实施例的一个部分示意图；
图5是该实施例的一个部分示意图，说明该实施例的一个偏压控制讯号线单元；
图6是该实施例的一个可控制读取元件的另一个样态；
图7是该实施例的该可控制读取元件的第三样态；
图8是该实施例的该可控制读取元件的第四样态；
图9是该实施例的该可控制读取元件的第五样态；
图10是该实施例的该可控制读取元件的第六样态；及
图11是该实施例的一个电路布局示意图。
具体实施方式
在本发明被详细描述前，应当注意在以下的说明内容中，类似的元件是以相同的编号来表示。
参阅图3、图4及图5，本发明低功率存储器的实施例包含一个存储器单元2、多个位元线组合3、一个可控制单元4、多个控制讯号线组合5，及一个偏压控制讯号线单元6。
该存储器单元2包括多个呈行列排列的存储器模块21，每一个存储器模块21具有至少一个存储器元件211，于本实施例中，该存储器单元2一共包括256行(row)x32位元(bit)x4区块(block)个存储器元件211，且每一个存储器模块21具有四个存储器元件211，但上述各个数据可依实际需求而不同，并不限于此。
每一个位元线组合3于本实施例中为一个读取位元线单元31(见图3)及一个写入位元线单元32(见图4)，然而，每一个位元线组合3也能仅为一个读取位元线单元31或仅为一个写入位元线单元32，依所应用的存储器元件211架构不同而选择应用，并不限于此。
每一个读取位元线单元31对应一列存储器模块21，并包括多个间隔排列且互不电连接的第一读取位元线311，及一个第二读取位元线r_bit0_bk0～r_bit31_bk3，每一个第一读取位元线311电连接其中一个存储器模块21所具有的所述存储器元件211，由于一般为了绕线方便及减少绕线电容，会将分属各区块的位元(存储器元件211)分散，并将同顺序的位元排列一起再分别经由多个多工器9(Multiplexer，缩写为MUX)统合输出，于图3中，为了说明方便起见，所述第二读取位元线分别依区块标示为r_bit0_bk0～r_bit31_bk0、r_bit0_bk1～r_bit31_bk1、r_bit0_bk2～r_bit31_bk2、r_bit0_bk3～r_bit31_bk3，所述多工器9的传输讯号线分别标示为bit0～bit31。
每一个写入位元线单元32对应一列存储器模块21，并包括一个第一写入位元线w_bit0_bk0～w_bit31_bk3，及多个间隔排列且互不电连接的第二写入位元线321，每一个第二写入位元线321电连接其中一个存储器模块21所具有的所述存储器元件211。
该可控制单元4包括多个对应所述存储器模块21呈行列排列的可控制元件40(对应可控制读取元件41及/或可控制写入元件42，依所应用的存储器元件211架构不同而定)、多个分别电连接于所述第一读取位元线311的第一偏压电路43，及多个分别电连接于所述第二读取位元线r_bit0_bk0～r_bit31_bk3的第二偏压电路44。
每一行的可控制读取元件41分成多组以对应各个区块，且每一个可控制读取元件41具有一个电连接于其中一个第一读取位元线311的输入端411、一个电连接对应的该第二读取位元线r_bit0_bk0～r_bit31_bk3的输出端412，及一个控制端416。
每一个可控制读取元件41依下述其中一种方式动作：
每一个可控制读取元件41根据其控制端416的电压而于一个输出致能状态及一个非输出致能状态间切换，于该输出致能状态时，于该输出端412输出一个相关于该输入端411的电压的电压；或每一个可控制读取元件41根据其控制端416的电压及其输入端411的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时，于该输出端412输出一个预定参考电压。
值得一提的是，所述可控制读取元件41可具有驱动能力，分别用于驱动所述第二读取位元线r_bit0_bk0～r_bit31_bk3，且会被控制在驱动和不驱动间切换。图6所示为所述可控制读取元件41的一个范例，所述可控制读取元件41具有至少一个负责驱动所述第二读取位元线r_bit0_bk0～r_bit31_bk3的晶体管413，及至少一个负责可控制读取元件41导通或不导通的开关元件414，且该可控制读取元件41还包括一个电连接一个准位电压的偏压端415，该晶体管413用于提供驱动能力，该开关元件414电连接该晶体管413并根据该控制端416的电压而导通及不导通，再搭配根据该输入端411的电压，使该可控制读取元件41在该输出致能状态及该非输出致能状态间切换，于该输出致能状态时(即该开关元件414导通且该输入端411的电压为高电平时)，该输出端412的电位对应于该准位电压的电位(即该预定参考电压)，且依设计而固定为高电平电压或是低电平电压其中一个，该准位电压能依实际使用需求而为高电平电压或是低电平电压，并搭配使用N型或P型场效晶体管(Field-Effect Transistor，缩写为FET)，该晶体管413也能使用其他形式的晶体管，且该晶体管413与该开关元件414的位置可以变动，并不限于此。
所述可控制读取元件41也能如图7所示为三态缓冲器，每一个三态缓冲器具有该输入端411、该输出端412、该控制端416、一个缓冲器417，及一个电连接该缓冲器417的输出端的开关元件414，此时所述可控制读取元件41根据其控制端416的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时(即该开关元件414导通时)，于该输出端412输出一个相关于该输入端411的电压的电压；所述可控制读取元件41还能如图8为反相三态缓冲器，每一个反相三态缓冲器具有该输入端411、该输出端412、该控制端416、一个反相缓冲器418，及一个电连接该反相缓冲器418的输出端的开关元件414；或如图9为开关元件，该开关元件同样具有该输入端411、该输出端412，及该控制端416，且图10的场效晶体管为该开关元件的一个范例；其中，该三态缓冲器及该反相三态缓冲器也能使用逻辑元件或是其他等效电路作为实施，并不限于此；当所述可控制读取元件41为图9所示的开关元件时，由于开关元件并没有驱动能力，因此于此样态中仍需于该读取控制讯号线r_ctr0_bk0～r_ctr255_bk3上设置感测放大器(图未示)。
参阅图3、图4及图5，每一行的可控制写入元件42分成多组，且每一个可控制写入元件42电连接于其中一个第二写入位元线321与对应的该第一写入位元线w_bit0_bk0～w_bit31_bk3间。
每一个可控制写入元件42受所电连接的写入控制讯号线w_ctr0_bk0～w_ctr255_bk3控制于一个致能状态和一个非致能状态间切换，于该致能状态时，所述可控制写入元件42将所电连接的第一写入位元线w_bit0_bk0～w_bit31_bk3的一个写入数据传输至电连接的第二写入位元线321；于该非致能状态时，所述可控制写入元件42不将所电连接的第一写入位元线w_bit0_bk0～w_bit31_bk3的该写入数据传输至电连接的第二写入位元线321。
其中，所述可控制写入元件42能使用如图9所示的开关元件，但不限于此。
每一个第一偏压电路43对应所述存储器模块21呈行列排列，于所述存储器元件为一个读取模式时，每一个第一偏压电路43于电连接的第一读取位元线311所电连接的存储器元件211皆不输出一个读取数据时，提供偏压将该第一读取位元线311的电压调整至一个第一预定电压，值得一提的是，当所采用的存储器元件211架构中，所述第一读取位元线311与所述第二写入位元线321分别为同一条线路时，由于此时写入和读取共用同一条线路，因此所述第一偏压电路43于电连接的第一读取位元线311无任何其他偏压来源时提供偏压进行调整，以避免影响写入和读取的功能。
每一个第一偏压电路43具有一个如图9所示的开关元件，每一行的开关元件对应该行的可控制读取元件41分成多组，每一个开关元件两端分别电连接其中一个第一读取位元线311及接收该第一预定电压，每一行的开关元件对应该列上的可控制读取元件41依区块分成多组，每一组开关元件对应该组可控制读取元件41的该非输出致能状态和该输出致能状态而于导通及不导通间切换，然而，该第一偏压电路43也能是具有一个电连接于其中一个第一读取位元线311及该第一预定电压间的电阻(图未示)，或是为其他能提供偏压的电路，并不限于此。
于本实施例中，所述第一偏压电路43对应该行上的可控制读取元件41分成多组而导通及不导通，然而，为增进控制上的方便性，也能不将所述第一偏压电路43分组而直接全部一起导通及不导通，并不限于此。
值得一提的是，所述第一偏压电路43为选择性元件，当所述可控制读取元件41为三态缓冲器时，须设置所述第一偏压电路43调整所述三态缓冲器(图7)的输入端411的电压，以避免所述三态缓冲器因输入端411浮接(floating)而产生大量耗电，而在该可控制读取元件41使用如图6所示的样态时，由于该可控制读取元件41在未被选择时，该开关元件414不导通，无有效电流路径，因此不需设置所述第一偏压电路43也不会因浮接产生耗电，或是当在所述存储器元件211中设置有虚设存储器元件(dummy cell)以提供偏压调整所述第一读取位元线311的电压时、或设置有兼用存储器元件211(parkingcell)以于所电连接的其余存储器元件211皆不输出该读取数据期间提供偏压进行调整时，也可以省略设置所述第一偏压电路43，如此能减少电路设计上的复杂度，缩短设计时间及成本。
于所述存储器元件为该读取模式时，每一个第二偏压电路44于电连接的第二读取位元线r_bit0_bk0～r_bit31_bk3不传输该读取数据(由对应的该存储器元件211经由该第一读取位元线311传送至该第二读取位元线r_bit0_bk0～r_bit31_bk3)时，提供偏压将该第二读取位元线r_bit0_bk0～r_bit31_bk3的电压调整至一个第二预定电压，值得一提的是，当所采用的存储器元件211架构中，所述第二读取位元线r_bit0_bk0～r_bit31_bk3与所述第一写入位元线w_bit0_bk0～w_bit31_bk3分别为同一条线路时，由于此时写入和读取共用同一条线路，因此所述第二偏压电路44于电连接的第二读取位元线r_bit0_bk0～r_bit31_bk3无任何其他偏压来源时提供偏压进行调整，以避免影响写入和读取的功能。
每一个第二偏压电路44具有一个如图9所示的开关元件，所述开关元件对应一行上的可控制读取元件41分成多组，每一个开关元件两端分别电连接其中一个第二读取位元线r_bit0_bk0～r_bit31_bk3及接收该第二预定电压，所述开关元件对应一行上的可控制读取元件41依区块分成多组，每一组开关元件对应该组可控制读取元件41的该非输出致能状态和该输出致能状态而于导通及不导通间切换，然而，该第一偏压电路43也能是具有一个电连接于其中一个第一读取位元线311及该第一预定电压间的电阻(图未示)，或是具有其他能提供偏压的电路，并不限于此。
于本实施例中，所述第二偏压电路44对应该行上的可控制读取元件41分成多组而导通及不导通，然而，为增进控制上的方便性，也能不将所述第二偏压电路44分组而直接全部一起导通及不导通，并不限于此。
值得一提的是，所述第二偏压电路44为选择性元件，例如于本实施例中将每一个区块的位元分别接到所述多工器9后再输出时，也可以省略设置所述第二偏压电路44，若不设置所述第二偏压电路44时，也能将该第二读取位元线r_bit0_bk0～r_bit31_bk3所需的偏压交由后续电路处理。
每一个控制讯号线组合5分别对应一个读取控制讯号线单元51(见图3)及一个写入控制讯号线单元52(见图4)，然而，每一个控制讯号线组合5也能仅为一个读取控制讯号线单元51或仅为一个写入控制讯号线单元52，依所应用的存储器元件211架构不同而选择应用，并不限于此。
每一个读取控制讯号线单元51对应一行可控制读取元件41，并包括多个读取控制讯号线r_ctr0_bk0～r_ctr255_bk3，于图3中，为了说明方便起见，所述读取控制讯号线分别依区块标示为r_ctr0_bk0～r_ctr255_bk0、r_ctr0_bk1～r_ctr255_bk1、r_ctr0_bk2～r_ctr255_bk2、r_ctr0_bk3～r_ctr255_bk3，每一个读取控制讯号线r_ctr0_bk0～r_ctr255_bk3分配电连接一行中其中一组可控制读取元件41的该控制端416。
每一个写入控制讯号线单元52对应一行可控制写入元件42，并包括多个写入控制讯号线w_ctr0_bk0～w_ctr255_bk3，每一个写入控制讯号线w_ctr0_bk0～w_ctr255_bk3分配电连接一行中其中一组可控制写入元件42。
参阅图5及图9，该偏压控制讯号线单元6包括多个第一偏压控制讯号线模块61，及一个第二偏压控制讯号线模块62。
每一个第一偏压控制讯号线模块61对应一行第一偏压电路43(于本实施例中为如图9的开关元件)，并包括多个第一偏压控制讯号线611，每一个第一偏压控制讯号线611分配电连接一行中其中一组第一偏压电路43。
该第二偏压控制讯号线模块62包括多个第二偏压控制讯号线621，每一个第二偏压控制讯号线621分配电连接一行中其中一组第二偏压电路44(于本实施例中为如图9的开关元件)。
参阅图3，一般使用时，当所述存储器元件211于该读取模式时，假设所要选择读取的32位元存储器元件211属于第1行第1区块，则须将对应的读取控制讯号线r_ctr0_bk0致能(enable)，以使对应的所述可控制读取元件41被致能，使所选择的所述存储器元件211输出的该读取数据能分别经由所述第一读取位元线311、所述可控制读取元件41、所述第二读取位元线r_bit0_bk0～r_bit31_bk0而传送至对应的该多工器9以输出至该传输讯号线bit0～bit31，此时，由于将所述读取控制讯号线r_ctr0_bk0～r_ctr0_bk3搭配区块数目分为4组，因此每一行上所导通的可控制读取元件41仅为原本的四分之一，所对应受充放电的第二读取位元线r_bit0_bk0～r_bit31_bk0数目也仅为原本四分之一，相较于现有技术一次会使所有的第二读取位元线r_bit0_bk0～r_bit31_bk3开始耗电，本实施例能大幅减少无谓的功率消耗。
参阅图4，当所述存储器元件211于一个写入模式时，若所要选择写入的32位元存储器元件211属于第1行第1区块，则须将对应的写入控制讯号线w_ctr0_bk0致能，以使对应的所述可控制写入元件42被致能，将一个写入数据分别经由对应的所述第一写入位元线w_bit0_bk0～w_bit31_bk0、对应的所述可控制写入元件42、该第二写入位元线321输入至所选择的所述存储器元件211，此时，由于将所述写入控制讯号线w_ctr0_bk0～w_ctr0_bk3搭配区块数目分为4组，因此每一行上所导通的可控制写入元件42仅为原本的四分之一，所对应受充放电的第一写入位元线w_bit0_bk0～w_bit31_bk0数目也仅为原本四分之一，相较于现有技术一次会使所有的第二读取位元线w_bit0_bk0～w_bit31_bk3开始耗电，本实施例能大幅减少无谓的功率消耗。
其中，所述第一写入位元线w_bit0_bk0～w_bit31_bk3于所对应的存储器元件211被选取时才进行传输该写入数据，如此，可以避免无谓的功率消耗。
参阅图3、图4及图11，由于目前的存储器制程不断地压缩高度，因此每一个存储器元件211的高度在同一层金属层中约只能布局2～3条讯号线，于本实施例中，由于将多个存储器元件211集合为一个存储器模块21并电连接至一个可控制读取元件41及一个可控制写入元件42，接着再对每一行上的所述可控制读取元件41、所述可控制写入元件42作分组控制，因此，即使分组控制会使控制讯号线增加，但分摊到每一个存储器元件211的高度中时，平均只分配到2条控制讯号线，如图11中即是以第一行的读取控制讯号线r_ctr0_bk0～r_ctr0_bk3及写入控制讯号线w_ctr0_bk0～w_ctr0_bk3作为说明，藉此，可以在现有存储器的规格中，将所述读取控制讯号线r_ctr0_bk0～r_ctr255_bk3及所述写入控制讯号线w_ctr0_bk0～w_ctr255_bk3直接于电路布局上设置在同一个金属层，所以十分具有产业应用上的潜力。
经由以上的说明，能将本实施例的优点归纳如下：
一、通过将多个存储器元件211集合作为一个存储器模块21并电连接至其中一个第一读取位元线311，再经由该可控制读取元件41输出至该第二读取位元线r_bit0_bk0～r_bit31_bk3，能视为将存储器元件211串列切开为较小的单位，例如于本实施例中是将每四个存储器元件211电连接至一个第一读取位元线311，即能视为将256个存储器元件211切分为64个单位，如此，每一个小单位的寄生电容即降为原本的64分之一，且由于在该第一读取位元线311只会看到四个存储器元件211，所以看到的电容值很小，而在该第二读取位元线r_bit0_bk0～r_bit31_bk3上所看到的电阻值为其本身的线电阻及该可控制读取元件41的输出电阻，由于所述可控制读取元件41必须有一定的驱动能力，因此其输出电阻很小，所以所看到的总电阻值很小，能推知时间延迟极小，因此可以操作在很高的频率，再加上所述可控制读取元件41也能帮助驱动该第二读取位元线r_bit0_bk0～r_bit31_bk3，因此不需在电路中额外加入感测放大器(图未示)即能正常运作，能大幅下降耗电量。
二、通过将每一个读取控制讯号线r_ctr0_bk0～r_ctr255_bk3及写入控制讯号线w_ctr0_bk0～w_ctr255_bk3各自分组电连接所述可控制读取元件41及可控制写入元件42，可以减少于读取/写入所述存储器元件211时的耗电量，与现有技术(见图2)相较，现有技术一次会导通一行上所有的存储器元件13并对各自对应的讯号位元线bit0_bk0～bit31_bk3开始充放电，也就是说有4(区块)x32(位元)＝128(讯号位元线)一起耗电，于本实施例中，仅有32(位元)＝32(第二读取位元线)同时耗电，所以能大幅减少无谓的功率消耗。
综上所述，所以确实能达成本发明的目的。
以上所述者，仅为本发明的实施例而已，当不能以此限定本发明实施的范围，即凡依本发明权利要求书及说明书内容所作的简单的等效变化与修饰，皆仍属本发明的范围。

Claims (16)

1.一种低功率存储器，包含一个存储器单元、多个读取位元线单元、一个可控制单元，及多个读取控制讯号线单元；
其特征在于：
该存储器单元包括多个呈行列排列的存储器模块，每一个存储器模块具有至少一个存储器元件；
每一个读取位元线单元对应一列存储器模块，并包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接其中一个存储器模块所具有的存储器元件；
该可控制单元包括多个对应所述存储器模块呈行列排列的可控制读取元件，每一行的可控制读取元件分成多组，且每一个可控制读取元件具有一个电连接于其中一个第一读取位元线的输入端、一个电连接对应的该第二读取位元线的输出端，及一个控制端；
每一个读取控制讯号线单元对应一行可控制读取元件，并包括多个读取控制讯号线，每一个读取控制讯号线分配电连接一行中其中一组可控制读取元件的该控制端；
每一个可控制读取元件依下述其中一种方式动作：
每一个可控制读取元件根据其控制端的电压而于一个输出致能状态及一个非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个相关于该输入端的电压的电压；及
每一个可控制读取元件根据其控制端的电压及其输入端的电压而于该输出致能状态及该非输出致能状态间切换，于该输出致能状态时，于该输出端输出一个预定参考电压。
2.根据权利要求1所述的低功率存储器，其特征在于：所述可控制读取元件具有驱动能力。
3.根据权利要求2所述的低功率存储器，其特征在于：所述可控制读取元件具有至少一个用于提供驱动能力的晶体管，及至少一个电连接该晶体管的开关元件。
4.根据权利要求2所述的低功率存储器，其特征在于：所述可控制读取元件为三态缓冲器，每一个三态缓冲器具有该输入端、该输出端，及该控制端。
5.根据权利要求4所述的低功率存储器，其特征在于：每一个可控制读取元件具有一个缓冲器，及一个电连接该缓冲器的输出端的开关元件。
6.根据权利要求2所述的低功率存储器，其特征在于：所述可控制读取元件为反相三态缓冲器，每一个反相三态缓冲器具有该输入端、该输出端，及该控制端。
7.根据权利要求6所述的低功率存储器，其特征在于：每一个可控制读取元件具有一个反相缓冲器，及一个电连接该反相缓冲器的输出端的开关元件。
8.根据权利要求2所述的低功率存储器，其特征在于：该可控制单元还包括多个对应所述存储器模块呈行列排列且分别电连接于所述第一读取位元线的第一偏压电路，于所述存储器元件为一个读取模式时，每一个第一偏压电路于电连接的第一读取位元线所电连接的存储器元件皆不输出一个读取数据时，提供偏压将该第一读取位元线的电压调整至一个第一预定电压。
9.根据权利要求8所述的低功率存储器，其特征在于：每一个第一偏压电路具有一个开关元件，每一个开关元件两端分别电连接其中一个第一读取位元线及接收该第一预定电压。
10.根据权利要求2所述的低功率存储器，其特征在于：该可控制单元还包括多个分别电连接于所述第二读取位元线的第二偏压电路，于所述存储器元件为一个读取模式时，每一个第二偏压电路于电连接的第二读取位元线不传输一个读取数据时，提供偏压将该第二读取位元线的电压调整至一个第二预定电压。
11.根据权利要求10所述的低功率存储器，其中，每一个第二偏压电路具有一个开关元件，每一个开关元件两端分别电连接其中一个第二读取位元线及接收该第二预定电压。
12.根据权利要求1所述的低功率存储器，其特征在于：所述读取控制讯号线于电路布局上位于同一个金属层。
13.根据权利要求1所述的低功率存储器，其特征在于：每一个可控制读取元件具有一个开关元件。
14.根据权利要求1所述的低功率存储器，其特征在于：该低功率存储器还包含：
多个写入位元线单元，每一个写入位元线单元对应一列存储器模块，并包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接其中一个存储器模块所具有的存储器元件；
该可控制单元还包括多个对应所述存储器模块呈行列排列的可控制写入元件，每一行的可控制写入元件分成多组，且每一个可控制写入元件电连接于其中一个第二写入位元线与对应的该第一写入位元线间；及
多个写入控制讯号线单元，每一个写入控制讯号线单元对应一行可控制写入元件，并包括多个写入控制讯号线，每一个写入控制讯号线分配电连接一行中其中一组可控制写入元件；
每一个可控制写入元件受所电连接的写入控制讯号线控制于一个致能状态和一个非致能状态间切换，于该致能状态时，所述可控制写入元件将所电连接的第一写入位元线的一个写入数据传输至电连接的第二写入位元线；于该非致能状态时，所述可控制写入元件不将所电连接的第一写入位元线的该写入数据传输至电连接的第二写入位元线。
15.根据权利要求14所述的低功率存储器，其特征在于：所述可控制写入元件为开关元件。
16.根据权利要求14所述的低功率存储器，其特征在于：所述写入控制讯号线及所述读取控制讯号线于电路布局上位于同一个金属层。
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