KR20120127009A - 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 결함없는 폴리실리콘막을 형성하고, 매립비트라인 형성시 액티브 펀치를 방지하기 위한 것으로, 기판을 식각하여 트렌치에 의해 분리되는 복수의 바디를 형성하는 단계; 상기 바디를 매립하는 비정질실리콘막을 형성하는 단계; 실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하여 폴리실리콘막으로 결정화시키는 단계; 상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계; 상기 폴리실리콘막을 식각하여 상기 트렌치의 일부에 매립되는 제1갭필막패턴을 형성하는 단계; 상기 제1갭필막패턴 상에 상기 바디의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 제2갭필막패턴을 형성하는 단계; 상기 돌출부를 포함한 전면에 식각장벽막을 형성하는 단계; 상기 식각장벽막에 틸트이온주입을 진행하는 단계; 상기 식각장벽막 중 이온주입되지 않은 부분을 선택적으로 제거하는 단계; 및 상기 바디의 일측 측벽을 개방시키는 오픈부를 형성하는 단계를 포함하여, 미세공극을 방지하고, 심 또는 보이드 프리(seam free or void free)한 결함없는 폴리실리콘막을 형성하는 효과가 있다. 따라서, 매립비트라인 형성시 액티브 펀치를 방지하는 효과가 있다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 폴리실리콘막 형성방법 및 매립비트라인 제조 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)에서 매립비트라인(Buried bitline; BBL)을 사용하는 경우 하나의 매립비트라인(BBL)에 2개의 셀이 인접하게 된다. 하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact) 공정이 필요하다. 이하, 'OSC 공정'은 측벽콘택 공정이라 약칭하기로 한다. 측벽콘택 공정을 이용한 수직트랜지스터 구조의 셀에서 활성영역은 트렌치에 의해 분리된 바디(body) 및 바디 상에 형성된 필라(pillar)로 이루어진다. 매립비트라인(BBL)은 바디 사이의 트렌치를 매립하고, 워드라인(또는 수직게이트)은 필라의 측벽에 인접하여 매립비트라인과 교차하는 방향으로 연장된다. 워드라인에 의해 수직방향의 채널이 형성된다.
측벽콘택 공정은 활성영역과 매립비트라인(BBL)간의 연결을 위해 활성영역인 바디의 어느 하나의 측벽(One sidewall) 일부를 노출시켜야 한다. 측벽콘택을 형성하기 위해, 바디 사이의 트렌치를 매립하되 단차를 갖도록 갭필막을 형성하며 갭필막으로 폴리실리콘막을 적용하고 있다.
그러나, 폴리실리콘막 형성시 좁은 콘택의 선폭으로 인해 심(Seam)이 발생하며 에치백(Etch back)시 균일도(Uniformity) 불량을 유발시켜 매립비트라인과의 절연을 위해 형성한 라이너산화막에 어택(Attack)을 줄 뿐 아니라, 트렌치 하부의 기판 역시 어택에 의해 액티브 펀치(Active Punch)가 발생하는 문제점이 있다.
도 1a 및 도 1b는 종래 기술의 문제점을 설명하기 위한 TEM사진이다.
도 1a을 참조하면, 폴리실리콘막 가운데 심(seam)으로 인해 움푹 패인 부분이 있는 걸 확인할 수 있다.
도 1b를 참조하면, 도 1a에서 발생한 폴리실리콘막의 심으로 인해 에치백시 라이너산화막 및 트렌치 하부 기판이 어택을 받아 액티브 펀치(Active Punch)가 발생한 것을 확인할 수 있다.
따라서, 폴리실리콘막 형성시 심(Seam) 등의 결함이 없는 폴리실리콘막을 형성할 필요성이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 결함없는 폴리실리콘막을 형성하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 매립비트라인 형성시 액티브 펀치를 방지하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 폴리실리콘 형성방법은 기판 상부에 비정질실리콘막을 형성하는 단계; 실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하는 단계; 및 상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 실리콘이 포함된 가스는 실란(SiH4)를 포함하고, 상기 비정질실리콘막을 형성하는 단계는, 300℃?500℃의 온도에서 진행하는 것을 특징으로 한다.
또한, 상기 1차 열처리는 상기 비정질실리콘막을 형성하는 단계와 동일한 온도로 진행하되, 상기 1차 열처리는 300℃?500℃의 온도에서 진행하고, 상기 2차 열처리는 600℃?800℃의 온도에서 진행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판에 일정 깊이의 오픈부를 형성하는 단계; 상기 오픈부를 매립하는 비정질실리콘막을 형성하는 단계; 실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하는 단계; 및 상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 매립비트라인 제조 방법은 기판을 식각하여 트렌치에 의해 분리되는 복수의 바디를 형성하는 단계; 상기 바디를 매립하는 비정질실리콘막을 형성하는 단계; 실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하여 폴리실리콘막으로 결정화시키는 단계; 상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계; 상기 폴리실리콘막을 식각하여 상기 트렌치의 일부에 매립되는 제1갭필막패턴을 형성하는 단계; 상기 제1갭필막패턴 상에 상기 바디의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 제2갭필막패턴을 형성하는 단계; 상기 돌출부를 포함한 전면에 식각장벽막을 형성하는 단계; 상기 식각장벽막에 틸트이온주입을 진행하는 단계; 상기 식각장벽막 중 이온주입되지 않은 부분을 선택적으로 제거하는 단계; 및 상기 바디의 일측 측벽을 개방시키는 오픈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 식각장벽막은 언도우프드 폴리실리콘으로 형성하고, 상기 오픈부를 형성하는 단계 후, 상기 오픈부에 연결되고 상기 트렌치의 일부를 매립하는 매립비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 저온에서 비정질실리콘막을 형성하여 증착속도를 감소시켜 증착 프로파일을 개선하고, 실란가스를 포함하는 1차 열처리와 1차 열처리보다 고온에서 진행되는 2차 열처리를 통해 막질이 향상되고, 미세공극을 방지하고, 심 또는 보이드 프리(seam free or void free)한 결함없는 폴리실리콘막을 형성하는 효과가 있다. 따라서, 매립비트라인 형성시 액티브 펀치를 방지하는 효과가 있다.
도 1a 및 도 1b는 종래 기술의 문제점을 설명하기 위한 TEM사진,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 평판 상에 폴리실리콘막 형성방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 콘택 내에 폴리실리콘막 형성방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4m는 본 발명의 실시예에 따른 매립비트라인 제조 방법을 설명하기 위한 공정 단면도,
도 5a 및 도 5b는 본 발명의 실시예에 따른 폴리실리콘막을 나타내는 TEM사진,
도 6a 내지 도 6e는 매립비트라인 이후 공정을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 평판 상에 폴리실리콘막 형성방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(101) 상에 비정질실리콘막(102)을 형성한다. 비정질실리콘막(102)은 증착속도 조절 즉, 증착속도를 감소시키기 위해 저온에서 형성하되, 바람직하게 300℃?500℃의 온도에서 형성한다.
도 2b에 도시된 바와 같이, 1차 열처리를 진행하여 폴리실리콘막(102A)으로 결정화시킨다. 이때, 실란(SiH4)가스를 함께 주입하여 열처리를 진행한다.
1차 열처리는 비정질실리콘막(102, 도 2a 참조)을 폴리실리콘막(102A)으로 결정화시키기 위한 것으로, 비정질실리콘막의 증착과 동일한 온도인 300℃?500℃에서 30분?3시간 동안 진행한다. 이때, 실란 가스를 함께 주입하여 열처리를 진행하면 결정화 되면서 발생하는 미세공극에 실리콘 원소가 침투하여 결정화질을 향상시킬 수 있다. 또한, 대기중의 산소와 수소(H)가 반응하면서 결정화시 발생할 수 있는 표면 산화를 방지할 수 있다.
도 2c에 도시된 바와 같이, 2차 열처리를 진행한다. 2차 열처리는 1차 열처리에 의해 결정화된 폴리실리콘막(102A)의 안정성을 향상시키기 위한 것으로, 600℃?800℃의 온도에서 20분?1시간 동안 진행한다. 2차 열처리에 의해 여러가지 부산물 등이 휘발되어 제거되고, 1차 열처리시 미세공극에 대체된 실리콘 원소와 폴리실리콘막(102A) 간의 결합을 안정화시킬 수 있다.
위와 같이, 저온에서 비정질실리콘막(102)을 형성하여 증착속도를 감소시켜 증착 프로파일을 개선하고, 실란가스를 포함하는 1차 열처리와 1차 열처리보다 고온에서 진행되는 2차 열처리를 통해 막질이 향상되고, 미세공극을 방지하는 폴리실리콘막(102A)을 형성할 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 콘택 내에 폴리실리콘막 형성방법을 설명하기 위한 공정 단면도,
도 3a에 도시된 바와 같이, 일정 깊이의 콘택을 포함하는 기판(201)에 콘택을 매립하는 비정질실리콘막(202)을 형성한다. 비정질실리콘막(202)은 증착속도 조절 즉, 증착속도를 감소시키기 위해 저온에서 형성하되, 바람직하게 300℃?500℃의 온도에서 형성한다.
300℃?500℃의 온도에서 낮은 증착속도로 비정질실리콘막(202)을 형성하면, 증착 프로파일이 개선되어 심(Seam) 또는 보이드(Void)의 발생을 방지할 수 있다. 즉, 600℃ 이상의 온도에서 비정질실리콘막(202)을 증착하면 증착과 동시에 폴리실리콘막으로 결정화되거나, 증착속도가 빨라 콘택의 입구부분을 막아 심 또는 보이드가 발생할 수 있으나, 300℃?500℃의 온도에서 증착을 진행함으로써 결정화와 심 또는 보이드의 발생을 방지한다.
도 3b에 도시된 바와 같이, 1차 열처리를 진행하여 폴리실리콘막(202A)으로 결정화시킨다. 이때, 실란(SiH4)가스를 함께 주입하여 열처리를 진행한다.
1차 열처리는 비정질실리콘막(202, 도 2a 참조)을 폴리실리콘막(202A)으로 결정화시키기 위한 것으로, 비정질실리콘막의 증착과 동일한 온도인 300℃?500℃에서 30분?3시간 동안 진행한다. 이때, 실란 가스를 함께 주입하여 열처리를 진행하면 결정성장(Grain growth)에 의해 생기는 갭(Gap) 또는 결함 형성을 실리콘원소의 주입으로 방지할 수 있다. 또한, 결정화되면서 발생하는 미세공극에 실리콘 원소가 침투하여 결정화질을 향상시킬 수 있고, 대기중의 산소와 수소(H)가 반응하면서 결정화시 발생할 수 있는 표면 산화를 방지할 수 있다.
도 3c에 도시된 바와 같이, 2차 열처리를 진행한다. 2차 열처리는 1차 열처리에 의해 결정화된 폴리실리콘막(202A)의 안정성을 향상시키기 위한 것으로, 600℃?800℃의 온도에서 20분?1시간 동안 진행한다. 2차 열처리에 의해 여러가지 부산물 등이 휘발되어 제거되고, 1차 열처리시 주입된 실리콘 원소와 폴리실리콘막(202A) 간의 결합을 안정화시킬 수 있다.
위와 같이, 저온에서 비정질실리콘막(202)을 형성하여 증착속도를 감소시켜 증착 프로파일을 개선하고, 실란가스를 포함하는 1차 열처리와 1차 열처리보다 고온에서 진행되는 2차 열처리를 통해 막질이 향상되고, 심 또는 보이드 프리(seam free or void free)한 폴리실리콘막(202A)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 콘택의 일부에 매립되도록 폴리실리콘막(202A)을 식각한다. 이를 위해, 기판(201) 표면을 타겟으로 평탄화를 진행한 후, 콘택의 일부에 매립되도록 에치백(Etch back)을 진행한다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
이와 같은, 콘택 내에 심 또는 보이드 프리한 폴리실리콘막 형성 방법은 콘택 플러그 또는 매립비트라인 등의 여러가지 실시예에 응용될 수 있으며, 본 발명의 실시예에서는 매립비트라인 제조 방법에 적용하여 설명하기로 한다.
도 4a 내지 도 4m는 본 발명의 실시예에 따른 매립비트라인 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 하드마스크막패턴(404)을 식각배리어로 기판(401)을 식각하여 바디(402)를 형성한다. 바디(402)는 트렌치(403)에 의해 분리된다. 바디(402)를 포함한 전면에 절연막으로서 라이너산화막(405)을 형성한다. 라이너 산화막(405)은 실리콘산화막 등의 산화막을 포함한다.
라이너산화막(405) 상에 트렌치(403)를 갭필하는 비정질실리콘막(406)을 형성한다. 비정질실리콘막(406)은 후속 바디의 일부 측벽을 오픈시키는 오픈부를 형성하기 위한 갭필막으로 사용하기 위한 것으로, 오픈부를 일정한 위치로 형성하고 후속 에치백공정에서 기판(401)의 어택을 방지하기 위해 심 프리(Seam free)하게 형성하는 것이 바람직하다.
이를 위해, 비정질실리콘막(406)은 증착속도 조절 즉, 증착속도를 감소시키기 위해 저온에서 형성하되, 바람직하게 300℃?500℃의 온도에서 형성한다.
300℃?500℃의 온도에서 낮은 증착속도로 비정질실리콘막(406)을 형성하면, 증착 프로파일이 개선되어 심(Seam) 또는 보이드(Void)의 발생을 방지할 수 있다. 즉, 600℃ 이상의 온도에서 비정질실리콘막(406)을 증착하면 증착과 동시에 폴리실리콘막으로 결정화되거나, 증착속도가 빨라 콘택의 입구부분을 막아 심 또는 보이드가 발생할 수 있으나, 300℃?500℃의 온도에서 증착을 진행함으로써 결정화와 심 또는 보이드의 발생을 방지한다.
도 4b에 도시된 바와 같이, 1차 열처리를 진행하여 폴리실리콘막(406A)으로 결정화시킨다. 이때, 실란(SiH4)가스를 함께 주입하여 열처리를 진행한다.
1차 열처리는 비정질실리콘막(406, 도 4a 참조)을 폴리실리콘막(406A)으로 결정화시키기 위한 것으로, 비정질실리콘막의 증착과 동일한 온도인 300℃?500℃에서 30분?3시간 동안 진행한다. 이때, 실란 가스를 함께 주입하여 열처리를 진행하면 결정성장(Grain growth)에 의해 생기는 갭(Gap) 또는 결함 형성을 실리콘원소의 주입으로 방지할 수 있다. 또한, 결정화되면서 발생하는 미세공극에 실리콘 원소가 침투하여 결정화질을 향상시킬 수 있고, 대기중의 산소와 수소(H)가 반응하면서 결정화시 발생할 수 있는 표면 산화를 방지할 수 있다.
도 4c에 도시된 바와 같이, 2차 열처리를 진행한다. 2차 열처리는 1차 열처리에 의해 결정화된 폴리실리콘막(406A)의 안정성을 향상시키기 위한 것으로, 600℃?800℃의 온도에서 20분?1시간 동안 진행한다. 2차 열처리에 의해 여러가지 부산물 등이 휘발되어 제거되고, 1차 열처리시 주입된 실리콘 원소와 폴리실리콘막(406A) 간의 결합을 안정화시킬 수 있다.
위와 같이, 저온에서 비정질실리콘막(406)을 형성하여 증착속도를 감소시켜 증착 프로파일을 개선하고, 실란가스를 포함하는 1차 열처리와 1차 열처리보다 고온에서 진행되는 2차 열처리를 통해 막질이 향상되고, 심 또는 보이드 프리(seam free or void free)한 폴리실리콘막(406A)을 형성할 수 있다. 이에 대하여는 후속 도 5a 및 도 5b의 TEM사진에서 자세히 설명하기로 한다.
도 4d에 도시된 바와 같이, 콘택의 일부에 매립되도록 폴리실리콘막(406A)을 식각하여 제1갭필막패턴(207)을 형성한다. 이를 위해, 하드마스크막패턴(404) 표면을 타겟으로 평탄화를 진행한 후, 콘택의 일부에 매립되도록 에치백(Etch back)을 진행한다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다.
이와 같은 에치백 공정 후에 제1갭필막패턴(407)은 제1리세스(R1)를 제공한다. 화학적기계적연마(CMP) 공정시 하드마스크패턴(404) 상의 라이너산화막(405)이 연마될 수 있다. 이에 따라, 하드마스크패턴(404)과 트렌치(403)의 양쪽 측벽을 덮는 라이너산화막패턴(405A)이 잔류한다. 라이너산화막패턴(405A)은 트렌치(13)의 바닥도 덮는다.
이어서, 습식식각(Wech etch)을 이용하여 라이너산화막패턴(405A)을 슬리밍(Slimming)한다. 따라서, 제1갭필막패턴(407)을 둘러싸고 있는 라이너산화막패턴(405A)보다 제1리세스(R1)의 측벽에 잔류하는 라이너산화막패턴(405A)의 두께가 더 얇은 형태가 된다.
도 4e에 도시된 바와 같이, 제1갭필막패턴(407)을 포함한 전면에 절연막으로서 라이너질화막(408)을 형성한다. 라이너질화막(408)은 실리콘질화막 등의 질화막을 포함한다.
도 4f에 도시된 바와 같이, 라이너질화막(408)을 식각한다. 이에 따라 라이너질화막패턴(408A)이 형성된다. 계속해서 라이너질화막패턴(408A)을 식각장벽으로 하여 제1갭필막패턴(407)을 일정 깊이 리세스시킨다. 이에 따라, 제2리세스(R2)가 형성된다. 제2리세스(R2)가 형성된 제1갭필막패턴은 도면부호 '407A'가 된다.
제2리세스(R2)의 형성으로 제1갭필막패턴(407A)이 리세스 됨에 따라 라이너질화막패턴(408A)과 제1갭필막패턴(407A) 사이에 라이너산화막패턴(405A)이 노출된다.
도 4g에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀(Conformal)하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 스페이서(409)를 형성한다. 스페이서(409)는 바디(402)의 양쪽 측벽, 즉 제2리세스(R2)의 양쪽 측벽에 형성된다. 스페이서(409)는 티타늄질화막(TiN)을 포함한다.
스페이서(409)가 형성된 제2리세스(R2)를 갭필하는 제2갭필막(410)을 형성한다. 제2갭필막(410)은 산화막을 포함한다. 제2갭필막(410)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
도 4h에 도시된 바와 같이, 제2갭필막(410)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 제2갭필막패턴(410A)이 형성된다.
제2갭필막패턴(410A)을 포함한 전면에 식각장벽막(411)을 형성한다. 식각장벽막(411)은 언도우프드 폴리실리콘을 포함한다.
도 4i에 도시된 바와 같이, 틸트이온주입(Tilt implant, 412)을 진행한다.
틸트이온주입(412)은 일정 각도로 틸트를 주어 도펀트(Dopant)를 이온주입하는 것으로, 식각장벽막(411)의 일부에 도펀트가 주입되도록 에너지를 조절한다.
틸트이온주입(412) 공정은 소정 각도를 갖고 진행된다. 소정 각도는 약 5°?30°를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(404)에 의해 일부가 새도우(Shadow)된다. 따라서, 식각장벽막(411)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 식각장벽막(411)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(404)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(412)에 의해 식각장벽막 중 하드마스크막패턴(404)의 상부면에 형성된 부분과 하드마스크막패턴(404)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프트 식각장벽막(Doped etch barrier, 411A)이 된다. 도펀트가 주입되지 않은 식각장벽막은 언도우프드 식각장벽막(411B)이 된다.
도 4j에 도시된 바와 같이, 언도우프드 식각장벽막(411B)을 제거한다. 여기서, 식각장벽막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 식각장벽막(411B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 식각장벽막(411B)을 제거하면, 도우프드 식각장벽막(411A)만 잔류한다.
도 4k에 도시된 바와 같이, 스페이서(409) 중 어느 하나를 제거한다. 즉, 도우프드 식각장벽막(411A) 사이에 오픈된 스페이서(409)를 제거한다. 이에 따라, 갭(Gap, 413)이 형성된다. 스페이서(409)는 습식식각을 이용하여 제거한다. 이에 따라, 반대편에 하나의 스페이서(409A)가 잔류한다.
도 4l에 도시된 바와 같이, 바디(402)의 어느 하나의 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 라이너산화막패턴(405A)의 일부가 제거되어 바디를 노출시키는 오픈부(414)가 형성된다. 오픈부(414) 형성시 제2갭필막패턴(410A)도 함께 제거된다.
상술한 바와 같이, 하드마스크막패턴(404), 라이너산화막패턴(405A), 라이너질화막패턴(408A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(402)의 어느 하나의 측벽 일부를 노출시키는 오픈부(414)를 제공한다.
도 4m에 도시된 바와 같이, 스페이서(409A) 및 도우프드 식각장벽막(411A)을 제거한다. 식각장벽막(411A) 제거시에 제1갭필막패턴(407A)도 동시에 제거된다.
후속 공정으로, 오픈부(414)에 의해 노출된 바디의 측벽 일부에 접합영역을 형성하고, 접합영역에 연결되면서 트렌치(403)의 일부를 매립하는 매립비트라인을 형성한다. 그리고, 매립비트라인 상에 비트라인보호막 및 층간절연막 등을 형성할 수 있으며, 이에 대하여는 도 6a 내지 도 6e에서 자세히 설명하기로 한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 폴리실리콘막을 나타내는 TEM사진이다.
도 5a 및 도 5b를 참조하면, 폴리실리콘막 즉, 에치백 공정이 완료된 제1갭필막패턴 형성시 심 또는 보이드가 발생하지 않고, 아울러 라이너산화막과 기판의 어택 역시 발생하지 않은 것을 확인할 수 있다.
도 6a 내지 도 6e는 매립비트라인 이후의 제조 방법을 도시한 도면이다. 도 6a 내지 도 6e는 도 4m의 B-B'선 및 C-C'선에 따른 공정 단면도를 동시에 도시하고 있다.
도 6a에 도시된 바와 같이, 라이너산화막(405A) 상에 트렌치(403)의 일부를 매립하는 매립비트라인(416)을 형성하고, 매립비트라인(416)을 포함하는 전체구조의 단차를 따라 비트라인보호막(417)을 형성한다. 이어서, 비트라인보호막(417)을 포함한 전면에 제1층간절연막(418)을 형성한다. 이어서, 하드마스크막패턴(404)의 표면이 노출될때까지 제1층간절연막(418)을 평탄화한다.
도 6b에 도시된 바와 같이, 워드라인트렌치(419)를 형성한다. 워드라인트렌치(419)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 제1층간절연막(418)을 일정 깊이 식각한다. 제1층간절연막(418) 식각시 하드마스크막패턴(404) 및 바디(402)도 일정 깊이 식각한다. 이에 따라, 바디(402A) 위에 필라(402B)가 형성된다. 바디(402A)와 필라(402B)는 활성영역이 된다. 바디(402A)는 접합영역(415)이 형성된 부분으로서, 매립비트라인(416)과 동일한 방향으로 연장된 라인 형태이다. 필라(402B)는 바디(402A) 상에서 수직방향으로 연장된 필라이다. 필라(402B)는 셀 단위로 형성된다. 제1층간절연막(418)의 잔류 두께(R1)는 매립비트라인(416)과 수직워드라인간 분리막 역할을 한다.
도 6c에 도시된 바와 같이, 워드라인트렌치(도 6b의 419)를 갭필하도록 워드라인도전막(421)을 형성한다. 이후, 평탄화 및 에치백을 진행하여 워드라인트렌치(419)를 일부 갭필하는 높이로 워드라인도전막(421)을 잔류시킨다. 워드라인도전막(421) 형성전에 게이트절연막(420)을 형성한다.
도 6d에 도시된 바와 같이, 질화막 증착후 에치백을 실시하여 스페이서(422)를 형성한다. 스페이서(422)를 식각장벽으로 하여 워드라인도전막(421)을 식각한다. 이에 따라, 필라(402B)의 측벽에 인접하는 수직워드라인(421A)이 형성된다. 수직워드라인(421A)은 수직게이트를 겸한다. 다른 실시예에서, 필라(402B)를 에워싸는 환형의 수직게이트를 형성한 후에 이웃하는 수직게이트들을 서로 연결하는 수직워드라인(421A)을 형성할 수도 있다. 수직워드라인(421A)은 매립비트라인(416)과 교차하는 방향으로 형성된다.
도 6e에 도시된 바와 같이, 수직워드라인(421A)을 포함한 전면에 제2층간절연막(423)을 형성한다.
스토리지노드콘택식각을 실시하여 필라(402B)의 상부를 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 425)를 형성한다. 스토리지노드콘택플러그(425)를 형성하기 전에 이온주입을 실시하여 드레인(Drain, 424)을 형성할 수 있다. 이에 따라, 드레인(424), 접합영역(415) 및 수직워드라인(421A)에 의해 수직채널트랜지스터가 형성된다. 수직워드라인(421A)에 의해 드레인(424)과 접합영역(415) 사이에 수직방향의 채널이 형성된다. 접합영역(415)은 수직채널트랜지스터의 소스가 된다.
스토리지노드콘택플러그(425) 상에 스토리지노드(Storage node, 426)를 형성한다. 스토리지노드(426)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(426)는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 후속하여 유전막 및 상부전극을 형성한다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 비정질실리콘막
102A : 폴리실리콘막

Claims (20)

  1. 기판 상부에 비정질실리콘막을 형성하는 단계;
    실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하는 단계; 및
    상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계
    를 포함하는 폴리실리콘 형성방법.
  2. 제1항에 있어서,
    상기 실리콘이 포함된 가스는 실란(SiH4)를 포함하는 폴리실리콘 형성방법.
  3. 제1항에 있어서,
    상기 비정질실리콘막을 형성하는 단계는,
    300℃?500℃의 온도에서 진행하는 폴리실리콘 형성방법.
  4. 제1항에 있어서,
    상기 1차 열처리는 상기 비정질실리콘막을 형성하는 단계와 동일한 온도로 진행하는 폴리실리콘 형성방법.
  5. 제1항에 있어서,
    상기 1차 열처리는 300℃?500℃의 온도에서 진행하는 폴리실리콘 형성방법.
  6. 제1항에 있어서,
    상기 2차 열처리는 600℃?800℃의 온도에서 진행하는 폴리실리콘 형성방법.
  7. 기판에 일정 깊이의 오픈부를 형성하는 단계;
    상기 오픈부를 매립하는 비정질실리콘막을 형성하는 단계;
    실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하는 단계; 및
    상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계
    를 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘이 포함된 가스는 실란(SiH4)를 포함하는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    상기 비정질실리콘막을 형성하는 단계는,
    300℃?500℃의 온도에서 진행하는 반도체 장치 제조 방법.
  10. 제7항에 있어서,
    상기 1차 열처리는 상기 비정질실리콘막을 형성하는 단계와 동일한 온도로 진행하는 반도체 장치 제조 방법.
  11. 제7항에 있어서,
    상기 1차 열처리는 300℃?500℃의 온도에서 진행하는 반도체 장치 제조 방법.
  12. 제7항에 있어서,
    상기 2차 열처리는 600℃?800℃의 온도에서 진행하는 반도체 장치 제조 방법.
  13. 기판을 식각하여 트렌치에 의해 분리되는 복수의 바디를 형성하는 단계;
    상기 바디를 매립하는 비정질실리콘막을 형성하는 단계;
    실리콘(Si)이 포함된 가스를 주입하여 1차 열처리를 진행하여 폴리실리콘막으로 결정화시키는 단계;
    상기 1차 열처리보다 높은 온도로 2차 열처리를 진행하는 단계;
    상기 폴리실리콘막을 식각하여 상기 트렌치의 일부에 매립되는 제1갭필막패턴을 형성하는 단계;
    상기 제1갭필막패턴 상에 상기 바디의 상부에 돌출부를 형성하도록 상기 트렌치 내부에 제2갭필막패턴을 형성하는 단계;
    상기 돌출부를 포함한 전면에 식각장벽막을 형성하는 단계;
    상기 식각장벽막에 틸트이온주입을 진행하는 단계;
    상기 식각장벽막 중 이온주입되지 않은 부분을 선택적으로 제거하는 단계; 및
    상기 바디의 일측 측벽을 개방시키는 오픈부를 형성하는 단계
    를 포함하는 반도체 장치의 매립비트라인 제조 방법.
  14. 제13항에 있어서,
    상기 실리콘이 포함된 가스는 실란(SiH4)를 포함하는 반도체 장치의 매립비트라인 제조 방법.
  15. 제13항에 있어서,
    상기 비정질실리콘막을 형성하는 단계는,
    300℃?500℃의 온도에서 진행하는 반도체 장치의 매립비트라인 제조 방법.
  16. 제13항에 있어서,
    상기 1차 열처리는 상기 비정질실리콘막을 형성하는 단계와 동일한 온도로 진행하는 반도체 장치의 매립비트라인 제조 방법.
  17. 제13항에 있어서,
    상기 1차 열처리는 300℃?500℃의 온도에서 진행하는 반도체 장치의 매립비트라인 제조 방법.
  18. 제13항에 있어서,
    상기 2차 열처리는 600℃?800℃의 온도에서 진행하는 반도체 장치의 매립비트라인 제조 방법.
  19. 제13항에 있어서,
    상기 식각장벽막은 언도우프드 폴리실리콘으로 형성하는 반도체 장치의 매립비트라인 제조 방법.
  20. 제13항에 있어서,
    상기 오픈부를 형성하는 단계 후,
    상기 오픈부에 연결되고 상기 트렌치의 일부를 매립하는 매립비트라인을 형성하는 단계를 더 포함하는 반도체 장치의 매립비트라인 제조 방법.
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