JP2000196087A - 半導体素子のゲ―ト電極形成方法 - Google Patents
半導体素子のゲ―ト電極形成方法Info
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Abstract
(57)【要約】
【目的】 ドープしたポリシリコン膜及びチタンシリサ
イド膜からなるゲート電極表面が再酸化する際、チタン
シリサイド膜の非正常的な酸化を防止できる半導体素子
のゲート電極形成方法を提供する。 【構成】 半導体基板上にゲート酸化膜、ポリシリコン
膜、高融点導電層及びマスク膜を順次積層してエッチン
グし、ゲート電極を形成する段階；ゲート電極側壁にの
みシリコンが存在するようにシリコン膜を非等方性エッ
チングする段階；半導体結果物表面を再酸化する段階を
含み、半導体基板上にゲート酸化膜，ポリシリコン膜，
第１ＴｉＳｉｘ膜，シリコン膜、第２ＴｉＳｉｘ膜を順
次蒸着する段階；熱処理工程によりポリシリコン膜上に
結晶質のＴｉＳｉ2膜を形成する段階；ＴｉＳｉ2膜上に
絶縁膜を蒸着した後、絶縁膜、ＴｉＳｉ2膜、ポリシリ
コン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ
2膜／ポリシリコン膜の積層構造のゲート電極を形成し
た後、ゲート再酸化工程を行う段階を含む構成とする。
イド膜からなるゲート電極表面が再酸化する際、チタン
シリサイド膜の非正常的な酸化を防止できる半導体素子
のゲート電極形成方法を提供する。 【構成】 半導体基板上にゲート酸化膜、ポリシリコン
膜、高融点導電層及びマスク膜を順次積層してエッチン
グし、ゲート電極を形成する段階；ゲート電極側壁にの
みシリコンが存在するようにシリコン膜を非等方性エッ
チングする段階；半導体結果物表面を再酸化する段階を
含み、半導体基板上にゲート酸化膜，ポリシリコン膜，
第１ＴｉＳｉｘ膜，シリコン膜、第２ＴｉＳｉｘ膜を順
次蒸着する段階；熱処理工程によりポリシリコン膜上に
結晶質のＴｉＳｉ2膜を形成する段階；ＴｉＳｉ2膜上に
絶縁膜を蒸着した後、絶縁膜、ＴｉＳｉ2膜、ポリシリ
コン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ
2膜／ポリシリコン膜の積層構造のゲート電極を形成し
た後、ゲート再酸化工程を行う段階を含む構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のゲート
電極形成方法に関し、特にポリシリコン膜とチタンシリ
サイド膜の積層構造からなるゲート電極の形成方法に関
する。
電極形成方法に関し、特にポリシリコン膜とチタンシリ
サイド膜の積層構造からなるゲート電極の形成方法に関
する。
【０００２】
【従来の技術】一般に、ゲート電極はＭＯＳトランジス
タを選択する電極であって、主に不純物のドープしたポ
リシリコン膜で形成されたり、不純物のドープしたポリ
シリコン膜とタングステンシリサイド膜（ＷＳｉ2）の
積層膜で形成されたりする。
タを選択する電極であって、主に不純物のドープしたポ
リシリコン膜で形成されたり、不純物のドープしたポリ
シリコン膜とタングステンシリサイド膜（ＷＳｉ2）の
積層膜で形成されたりする。
【０００３】しかし、前記不純物のドープしたポリシリ
コン膜及び不純物のドープしたポリシリコン膜／タング
ステンシリサイド膜は、集積度の低い半導体素子には使
用しやすいが、現在の低い抵抗値特性の要求される高集
積半導体素子の微細ゲート電極には使用し難い。
コン膜及び不純物のドープしたポリシリコン膜／タング
ステンシリサイド膜は、集積度の低い半導体素子には使
用しやすいが、現在の低い抵抗値特性の要求される高集
積半導体素子の微細ゲート電極には使用し難い。
【０００４】よって、従来はタングステンシリサイド膜
よりも電導特性に優れたチタンシリサイド膜（ＴｉＳｉ
2）をポリシリコン膜上に積層してゲート電極を形成す
る方法が提案された。ＴｉＳｉ2膜を形成するために、
従来は、ポリシリコン膜上にＴｉ膜を蒸着し、前記Ｔｉ
膜とポリシリコン膜を熱的に反応させてＴｉＳｉ2膜を
形成する方法や、ＴｉＳｉｘターゲットを用いた物理的
気相蒸着法（PhysicalVapor Deposition :以下、ＰＶ
Ｄ）によりポリシリコン膜上にＴｉＳｉｘ膜を蒸着した
後、熱処理することにより、前記ＴｉＳｉｘ膜をＴｉＳ
ｉ2膜に相変化させる方法が行われている。
よりも電導特性に優れたチタンシリサイド膜（ＴｉＳｉ
2）をポリシリコン膜上に積層してゲート電極を形成す
る方法が提案された。ＴｉＳｉ2膜を形成するために、
従来は、ポリシリコン膜上にＴｉ膜を蒸着し、前記Ｔｉ
膜とポリシリコン膜を熱的に反応させてＴｉＳｉ2膜を
形成する方法や、ＴｉＳｉｘターゲットを用いた物理的
気相蒸着法（PhysicalVapor Deposition :以下、ＰＶ
Ｄ）によりポリシリコン膜上にＴｉＳｉｘ膜を蒸着した
後、熱処理することにより、前記ＴｉＳｉｘ膜をＴｉＳ
ｉ2膜に相変化させる方法が行われている。
【０００５】図１乃至図５はＴｉＳｉｘターゲットを用
いたＰＶＤ法により、ＴｉＳｉ2膜／ポリシリコン膜の
積層構造でゲート電極を形成する従来技術による半導体
素子のゲート電極形成方法を説明するための工程断面図
である。
いたＰＶＤ法により、ＴｉＳｉ2膜／ポリシリコン膜の
積層構造でゲート電極を形成する従来技術による半導体
素子のゲート電極形成方法を説明するための工程断面図
である。
【０００６】図１を参照すれば、半導体基板１上にゲー
ト酸化膜２を熱成長または蒸着方式によって形成した
後、ゲート酸化膜２上に不純物をドープしたポリシリコ
ン膜３を所定厚で蒸着する。
ト酸化膜２を熱成長または蒸着方式によって形成した
後、ゲート酸化膜２上に不純物をドープしたポリシリコ
ン膜３を所定厚で蒸着する。
【０００７】その後、図２に示すように、ポリシリコン
膜３上にＰＶＤ法により、チタンシリサイド膜４を蒸着
する。このとき、蒸着時チタンシリサイド膜４は非晶質
状態である。
膜３上にＰＶＤ法により、チタンシリサイド膜４を蒸着
する。このとき、蒸着時チタンシリサイド膜４は非晶質
状態である。
【０００８】続いて、図３に示すように、基板結果物を
所定温度で、数秒間、急速熱処理工程（rapid thermal
process）を行い、非晶質状態のチタンシリサイド膜４
を結晶質状態のチタンシリサイド膜５に相変化させる。
所定温度で、数秒間、急速熱処理工程（rapid thermal
process）を行い、非晶質状態のチタンシリサイド膜４
を結晶質状態のチタンシリサイド膜５に相変化させる。
【０００９】続いて、図４に示すように、チタンシリサ
イド膜５上に犠牲膜６として酸化膜または窒化膜を蒸着
する。次に、公知のフォトリソグラフィー方式によっ
て、犠牲膜６、チタンシリサイド膜５、ドープしたポリ
シリコン膜３及びゲート絶縁膜２をエッチングしてゲー
ト電極を形成する。
イド膜５上に犠牲膜６として酸化膜または窒化膜を蒸着
する。次に、公知のフォトリソグラフィー方式によっ
て、犠牲膜６、チタンシリサイド膜５、ドープしたポリ
シリコン膜３及びゲート絶縁膜２をエッチングしてゲー
ト電極を形成する。
【００１０】続いて、図５に示すように、ゲート電極形
成のためのエッチング工程における膜表面に発生した欠
陥（damage）及びエッチング残留物を除去する、ゲート
酸化膜２の信頼性を回復するために、ゲート電極が形成
された基板１の結果物を再酸化（re-oxidation）する。
この様な再酸化工程は所定温度、例えば８００℃以上で
熱酸化するもので、この再酸化工程によって露出した基
板１表面、ゲート酸化膜２、ポリシリコン膜３及びチタ
ンシリサイド膜５の側壁部分に酸化膜７が形成される。
次に、図は示さないが、再酸化によって形成された酸化
膜７を選択的に除去することで、欠陥及びエッチング残
留物を除去し、ゲート酸化膜の信頼性を回復する。
成のためのエッチング工程における膜表面に発生した欠
陥（damage）及びエッチング残留物を除去する、ゲート
酸化膜２の信頼性を回復するために、ゲート電極が形成
された基板１の結果物を再酸化（re-oxidation）する。
この様な再酸化工程は所定温度、例えば８００℃以上で
熱酸化するもので、この再酸化工程によって露出した基
板１表面、ゲート酸化膜２、ポリシリコン膜３及びチタ
ンシリサイド膜５の側壁部分に酸化膜７が形成される。
次に、図は示さないが、再酸化によって形成された酸化
膜７を選択的に除去することで、欠陥及びエッチング残
留物を除去し、ゲート酸化膜の信頼性を回復する。
【００１１】
【発明が解決しようとする課題】しかしながら、前記再
酸化工程時に、ポリシリコン膜の酸化速度と、チタンシ
リサイド膜の酸化速度とが互いに著しく異なる。このた
め、ポリシリコン膜３側壁に形成された酸化膜７の厚さ
と、チタンシリサイド膜５側壁に形成された酸化膜７の
厚さとが互いに異なる。
酸化工程時に、ポリシリコン膜の酸化速度と、チタンシ
リサイド膜の酸化速度とが互いに著しく異なる。このた
め、ポリシリコン膜３側壁に形成された酸化膜７の厚さ
と、チタンシリサイド膜５側壁に形成された酸化膜７の
厚さとが互いに異なる。
【００１２】特に、ゲート電極の電導性を決定するチタ
ンシリサイド膜５は、ポリシリコン膜３よりも酸化速度
が非常に速く、図５に示すように、ポリシリコン膜が所
定厚さだけ反応に参加する時、チタンシリサイド膜５の
殆どが酸化反応に参加することになる。
ンシリサイド膜５は、ポリシリコン膜３よりも酸化速度
が非常に速く、図５に示すように、ポリシリコン膜が所
定厚さだけ反応に参加する時、チタンシリサイド膜５の
殆どが酸化反応に参加することになる。
【００１３】これにより、ゲート電極を構成するチタン
シリサイド膜の線幅が極端に減少して、ゲート電極の電
導特性を確保し難いという問題点がある。
シリサイド膜の線幅が極端に減少して、ゲート電極の電
導特性を確保し難いという問題点がある。
【００１４】一方、上記のように、ＴｉＳｉ2 膜／ポリ
シリコン膜の積層構造のゲート電極形成時において、下
記の事項を考慮すべきである。
シリコン膜の積層構造のゲート電極形成時において、下
記の事項を考慮すべきである。
【００１５】図６はＴｉＳｉｘターゲットのＳｉ:Ｔｉ
のモル比によってＰＶＤスパッタリング蒸着時に発生す
るパーティクルの発生頻度を示すグラフである。
のモル比によってＰＶＤスパッタリング蒸着時に発生す
るパーティクルの発生頻度を示すグラフである。
【００１６】なお、横軸はＳｉ:Ｔｉのモル比、縦軸は
パーティクル数を示す。また、直線ＡはＳｉ:Ｔｉのモ
ル比の大きい場合で余分のＳｉによるパーティクルの発
生頻度、直線ＢはＳｉ:Ｔｉのモル比の小さい場合でＳ
ｉの不足による気孔のため発生するパーティクルの発生
頻度、線ＣはＳｉ:Ｔｉのモル比による実際パーティク
ルの発生頻度を示す。
パーティクル数を示す。また、直線ＡはＳｉ:Ｔｉのモ
ル比の大きい場合で余分のＳｉによるパーティクルの発
生頻度、直線ＢはＳｉ:Ｔｉのモル比の小さい場合でＳ
ｉの不足による気孔のため発生するパーティクルの発生
頻度、線ＣはＳｉ:Ｔｉのモル比による実際パーティク
ルの発生頻度を示す。
【００１７】ＴｉＳｉｘターゲットはＳｉ:Ｔｉのモル
比（ｘ）が種々の造成を持つように製作され、一般的に
はＳｉ:Ｔｉのモル比（ｘ）が１.８乃至２.５程度の造
成を持つように製作される。ところが、図６に示すよう
に、Ｓｉ:Ｔｉのモル比がほぼ２．０５乃至２．１０の
ＴｉＳｉｘターゲットを用いる場合が最少のパーティク
ルを発生させることがわかる。
比（ｘ）が種々の造成を持つように製作され、一般的に
はＳｉ:Ｔｉのモル比（ｘ）が１.８乃至２.５程度の造
成を持つように製作される。ところが、図６に示すよう
に、Ｓｉ:Ｔｉのモル比がほぼ２．０５乃至２．１０の
ＴｉＳｉｘターゲットを用いる場合が最少のパーティク
ルを発生させることがわかる。
【００１８】よって、余分のＳｉの多いＴｉＳｉｘター
ゲットを用いる場合が、ゲート再酸化により形成された
酸化膜７の厚さがポリシリコン膜３及びチタンシリサイ
ド膜５の側壁でともに一定することがわかる。
ゲットを用いる場合が、ゲート再酸化により形成された
酸化膜７の厚さがポリシリコン膜３及びチタンシリサイ
ド膜５の側壁でともに一定することがわかる。
【００１９】従って、本発明の目的は、ドープしたポリ
シリコン膜及びチタンシリサイド膜からなるゲート電極
表面が再酸化するとき、チタンシリサイド膜の非正常的
な酸化を防止できる半導体素子のゲート電極形成方法を
提供することにある。
シリコン膜及びチタンシリサイド膜からなるゲート電極
表面が再酸化するとき、チタンシリサイド膜の非正常的
な酸化を防止できる半導体素子のゲート電極形成方法を
提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するため
に本発明は、ゲート再酸化時、チタン、モリブデン、タ
ングステン等からなる金属シリサイド層の側壁で前記金
属が酸化する代わりに、前記金属シリサイド層内部また
は側壁に形成されたシリコンが酸化するようにすること
により、上記の問題点を克服できる半導体素子のゲート
電極形成方法とする。
に本発明は、ゲート再酸化時、チタン、モリブデン、タ
ングステン等からなる金属シリサイド層の側壁で前記金
属が酸化する代わりに、前記金属シリサイド層内部また
は側壁に形成されたシリコンが酸化するようにすること
により、上記の問題点を克服できる半導体素子のゲート
電極形成方法とする。
【００２１】本発明は、半導体基板上にゲート酸化膜、
ポリシリコン膜、チタンシリサイド膜及びマスク膜を順
次積層する段階、前記マスク膜、チタンシリサイド膜、
ポリシリコン膜及びゲート酸化膜を所定部分エッチング
してゲート電極を形成する段階、前記半導体基板表面及
びゲート電極表面にシリコン膜を被覆する段階、前記ゲ
ート電極側壁にのみシリコンが存在するようにシリコン
膜を非等方性エッチングする段階、及び前記半導体結果
物表面が再酸化される段階を含む。
ポリシリコン膜、チタンシリサイド膜及びマスク膜を順
次積層する段階、前記マスク膜、チタンシリサイド膜、
ポリシリコン膜及びゲート酸化膜を所定部分エッチング
してゲート電極を形成する段階、前記半導体基板表面及
びゲート電極表面にシリコン膜を被覆する段階、前記ゲ
ート電極側壁にのみシリコンが存在するようにシリコン
膜を非等方性エッチングする段階、及び前記半導体結果
物表面が再酸化される段階を含む。
【００２２】ここで、前記ゲート電極の形成段階と、前
記シリコン膜の被覆段階との間に、前記チタンシリサイ
ド膜の側壁を所定幅だけ除去する工程をさらに含むこと
ができる。このとき、チタンシリサイド膜はＨＦ希釈液
またはＢＯＥ希釈液に浸漬させて側壁部分を２０乃至１
００Å程度除去するのが望ましい。
記シリコン膜の被覆段階との間に、前記チタンシリサイ
ド膜の側壁を所定幅だけ除去する工程をさらに含むこと
ができる。このとき、チタンシリサイド膜はＨＦ希釈液
またはＢＯＥ希釈液に浸漬させて側壁部分を２０乃至１
００Å程度除去するのが望ましい。
【００２３】また、前記チタンシリサイド膜はチタンシ
リサイドターゲットを用いてＰＶＤ法で形成し、チタン
シリサイドターゲットはシリコンとチタンのモル比が
２．０乃至２．５である。
リサイドターゲットを用いてＰＶＤ法で形成し、チタン
シリサイドターゲットはシリコンとチタンのモル比が
２．０乃至２．５である。
【００２４】また、前記チタンシリサイド膜の蒸着段階
の後に、前記チタンシリサイド膜を結晶化するための熱
処理工程をさらに行うのが望ましく、前記熱処理工程は
７００乃至９００℃で、１０乃至６０秒間行うのが望ま
しい。
の後に、前記チタンシリサイド膜を結晶化するための熱
処理工程をさらに行うのが望ましく、前記熱処理工程は
７００乃至９００℃で、１０乃至６０秒間行うのが望ま
しい。
【００２５】また、前記ゲート酸化膜は３０Å以上で蒸
着されるのが望ましい。
着されるのが望ましい。
【００２６】本発明によれば、ポリシリコン膜とチタン
シリサイド膜の積層膜を用いてゲート電極を形成した
後、再酸化工程の前に、ゲート電極の側壁にシリコン膜
を形成し、再酸化工程時に、ゲート電極の側壁ではシリ
コン膜のみが酸化するようにする。これにより、再酸化
工程時にチタンシリサイド膜の急激な酸化が防止でき、
チタンシリサイドの線幅が保持できるのでゲート電極の
電導特性が保持される。
シリサイド膜の積層膜を用いてゲート電極を形成した
後、再酸化工程の前に、ゲート電極の側壁にシリコン膜
を形成し、再酸化工程時に、ゲート電極の側壁ではシリ
コン膜のみが酸化するようにする。これにより、再酸化
工程時にチタンシリサイド膜の急激な酸化が防止でき、
チタンシリサイドの線幅が保持できるのでゲート電極の
電導特性が保持される。
【００２７】また、本発明の半導体素子のゲート電極形
成方法は、半導体基板上にゲート酸化膜及びポリシリコ
ン膜を形成する段階；前記ポリシリコン膜上に第１Ｔｉ
Ｓｉｘ膜を蒸着する段階；前記第１ＴｉＳｉｘ膜上にシ
リコン膜を蒸着する段階；前記シリコン膜上に第２Ｔｉ
Ｓｉｘ膜を蒸着する段階；熱処理工程によって前記ポリ
シリコン膜上に結晶質のＴｉＳｉ2膜を形成する段階；
前記ＴｉＳｉ2膜上に絶縁膜を蒸着する段階；前記絶縁
膜、ＴｉＳｉ2膜、ポリシリコン膜及びゲート酸化膜を
パターニングして、ＴｉＳｉ2膜／ポリシリコン膜の積
層構造のゲート電極を形成する段階；及びエッチング工
程による欠陥除去、パーティクルの除去及びゲート酸化
膜の信頼性を向上させるために、ゲート再酸化工程を行
う段階を含んでなされる。
成方法は、半導体基板上にゲート酸化膜及びポリシリコ
ン膜を形成する段階；前記ポリシリコン膜上に第１Ｔｉ
Ｓｉｘ膜を蒸着する段階；前記第１ＴｉＳｉｘ膜上にシ
リコン膜を蒸着する段階；前記シリコン膜上に第２Ｔｉ
Ｓｉｘ膜を蒸着する段階；熱処理工程によって前記ポリ
シリコン膜上に結晶質のＴｉＳｉ2膜を形成する段階；
前記ＴｉＳｉ2膜上に絶縁膜を蒸着する段階；前記絶縁
膜、ＴｉＳｉ2膜、ポリシリコン膜及びゲート酸化膜を
パターニングして、ＴｉＳｉ2膜／ポリシリコン膜の積
層構造のゲート電極を形成する段階；及びエッチング工
程による欠陥除去、パーティクルの除去及びゲート酸化
膜の信頼性を向上させるために、ゲート再酸化工程を行
う段階を含んでなされる。
【００２８】本発明によれば、Ｓｉ:Ｔｉのモル比が２.
０乃至２.２の造成を持つＴｉＳｉｘターゲットを用い
ると同時に、二つのＴｉＳｉｘ膜間にシリコン膜を挟ん
で前記ＴｉＳｉｘ膜のシリコンが過剰状態となるように
することで、膜質特性に優れたＴｉＳｉ2膜／ポリシリ
コン膜の積層構造のゲート電極を形成できる。
０乃至２.２の造成を持つＴｉＳｉｘターゲットを用い
ると同時に、二つのＴｉＳｉｘ膜間にシリコン膜を挟ん
で前記ＴｉＳｉｘ膜のシリコンが過剰状態となるように
することで、膜質特性に優れたＴｉＳｉ2膜／ポリシリ
コン膜の積層構造のゲート電極を形成できる。
【００２９】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を詳細に説明する。図７乃至図１３は本発
明の一実施例による半導体素子のゲート電極形成方法を
説明するための各工程別断面図である。
の好適実施例を詳細に説明する。図７乃至図１３は本発
明の一実施例による半導体素子のゲート電極形成方法を
説明するための各工程別断面図である。
【００３０】まず、図７を参照すれば、半導体基板１１
上にゲート酸化膜１２を公知の熱成長または蒸着方式に
よって形成した後、ゲート酸化膜１２上に比抵抗の低い
ポリシリコン膜、すなわち不純物のドープしたポリシリ
コン膜１３を所定厚さで蒸着する。このとき、ゲート酸
化膜１２は次工程のために、約３０Å以上で蒸着し、望
ましくは３０乃至１００Å厚さで蒸着する。また、ポリ
シリコン膜１３はＬＰＣＶＤ（low pressure chemical
vapor deposition）方式で形成される。
上にゲート酸化膜１２を公知の熱成長または蒸着方式に
よって形成した後、ゲート酸化膜１２上に比抵抗の低い
ポリシリコン膜、すなわち不純物のドープしたポリシリ
コン膜１３を所定厚さで蒸着する。このとき、ゲート酸
化膜１２は次工程のために、約３０Å以上で蒸着し、望
ましくは３０乃至１００Å厚さで蒸着する。また、ポリ
シリコン膜１３はＬＰＣＶＤ（low pressure chemical
vapor deposition）方式で形成される。
【００３１】その後、図８に示すように、ポリシリコン
膜１３上にチタンシリサイドターゲット（target）を用
いたＰＶＤ法でチタンシリサイド膜（ＴｉＳｉｘ）を蒸
着する。このとき、蒸着時にチタンシリサイド膜は非晶
質状態である。その後、所定温度例えば７００乃至９０
０℃で、１０乃至６０秒間熱処理して、非晶質状態のチ
タンシリサイド膜を結晶質状態のチタンシリサイド膜
（ＴｉＳｉ2）１５に相変化させる。ここで、ＰＶＤ蒸
着時にシリコンとチタンのモル比（Ｓｉ／Ｔｉ）が２.
０乃至２.５の造成のスパッタターゲットを使用し、チ
タンシリサイド膜は５００乃至１０００Å厚さで蒸着す
る。
膜１３上にチタンシリサイドターゲット（target）を用
いたＰＶＤ法でチタンシリサイド膜（ＴｉＳｉｘ）を蒸
着する。このとき、蒸着時にチタンシリサイド膜は非晶
質状態である。その後、所定温度例えば７００乃至９０
０℃で、１０乃至６０秒間熱処理して、非晶質状態のチ
タンシリサイド膜を結晶質状態のチタンシリサイド膜
（ＴｉＳｉ2）１５に相変化させる。ここで、ＰＶＤ蒸
着時にシリコンとチタンのモル比（Ｓｉ／Ｔｉ）が２.
０乃至２.５の造成のスパッタターゲットを使用し、チ
タンシリサイド膜は５００乃至１０００Å厚さで蒸着す
る。
【００３２】続いて、図９に示すように、チタンシリサ
イド膜１５上にマスク膜１６を所定厚さで蒸着する。マ
スク膜１６は酸化膜あるいは窒化膜である。その後、公
知のフォトリソグラフィー方式によって、マスク膜１６
上にゲート電極形態のレジストパターン（図示せず）を
形成した後、このレジストパターンをマスクとして、前
記マスク膜１６をパターニングする。次に、パターニン
グしたマスク膜１６をさらにマスクとして、チタンシリ
サイド膜１５、ポリシリコン膜１３及びゲート酸化膜１
２をパターニングしてゲート電極を形成する。
イド膜１５上にマスク膜１６を所定厚さで蒸着する。マ
スク膜１６は酸化膜あるいは窒化膜である。その後、公
知のフォトリソグラフィー方式によって、マスク膜１６
上にゲート電極形態のレジストパターン（図示せず）を
形成した後、このレジストパターンをマスクとして、前
記マスク膜１６をパターニングする。次に、パターニン
グしたマスク膜１６をさらにマスクとして、チタンシリ
サイド膜１５、ポリシリコン膜１３及びゲート酸化膜１
２をパターニングしてゲート電極を形成する。
【００３３】続いて、図１０に示すように、ゲート電極
の形成された半導体基板をＨＦ希釈液またはＢＯＥ（bu
ffered oxide etchant）希釈液に所定時間浸漬させ、チ
タンシリサイド膜１５の側壁を所定部分エッチングす
る。このとき、ＨＦ希釈液またはＢＯＥ希釈液への浸漬
時間はチタンシリサイド膜１５が約２０乃至１００Å程
度エッチングされるだけである。ここで、前記チタンシ
リサイド膜１５のエッチング速度がゲート酸化膜１２に
比べて極に速いため、前記ＨＦ希釈液またはＢＯＥ希釈
液への浸漬の間にゲート酸化膜１２の縁部は殆どエッチ
ングされない。かつ、エッチングされる恐れの発生を防
止する為に、ゲート酸化膜１２は膜厚３０Å以上、望ま
しくは膜厚３０乃至１００Åで形成される。
の形成された半導体基板をＨＦ希釈液またはＢＯＥ（bu
ffered oxide etchant）希釈液に所定時間浸漬させ、チ
タンシリサイド膜１５の側壁を所定部分エッチングす
る。このとき、ＨＦ希釈液またはＢＯＥ希釈液への浸漬
時間はチタンシリサイド膜１５が約２０乃至１００Å程
度エッチングされるだけである。ここで、前記チタンシ
リサイド膜１５のエッチング速度がゲート酸化膜１２に
比べて極に速いため、前記ＨＦ希釈液またはＢＯＥ希釈
液への浸漬の間にゲート酸化膜１２の縁部は殆どエッチ
ングされない。かつ、エッチングされる恐れの発生を防
止する為に、ゲート酸化膜１２は膜厚３０Å以上、望ま
しくは膜厚３０乃至１００Åで形成される。
【００３４】このように、チタンシリサイド膜１５をＨ
Ｆ希釈液またはＢＯＥ希釈液でエッチングすることは、
次工程におけるゲート再酸化工程時にチタンシリサイド
膜１５の酸化を一層効果的に防止するためであり、図１
０の工程は省略可能である。
Ｆ希釈液またはＢＯＥ希釈液でエッチングすることは、
次工程におけるゲート再酸化工程時にチタンシリサイド
膜１５の酸化を一層効果的に防止するためであり、図１
０の工程は省略可能である。
【００３５】続いて、図１１に示すように、結果物表面
すなわち半導体基板１１上及びゲート電極表面にシリコ
ン膜１７が形成される。シリコン膜１７は１００Å以
下、例えば１０乃至１００Å程度で形成され、一部エッ
チングされたチタンシリサイド膜１５側壁にシリコン膜
１７が十分に埋め込まれるように形成される。また、こ
のシリコン膜１７はドープしたシリコン膜よりも相対的
に酸化速度の遅いドープしないシリコン膜を用いるのが
望ましく、シリコン膜の結晶状態は薄膜で形成できる非
晶質シリコン膜を用いるのが望ましい。
すなわち半導体基板１１上及びゲート電極表面にシリコ
ン膜１７が形成される。シリコン膜１７は１００Å以
下、例えば１０乃至１００Å程度で形成され、一部エッ
チングされたチタンシリサイド膜１５側壁にシリコン膜
１７が十分に埋め込まれるように形成される。また、こ
のシリコン膜１７はドープしたシリコン膜よりも相対的
に酸化速度の遅いドープしないシリコン膜を用いるのが
望ましく、シリコン膜の結晶状態は薄膜で形成できる非
晶質シリコン膜を用いるのが望ましい。
【００３６】続いて、図１２に示すように、シリコン膜
１７を非等方性エッチングしてゲート電極側壁にのみ残
るようにする。未説明符号１７Ａは側壁に残っている酸
化膜である。
１７を非等方性エッチングしてゲート電極側壁にのみ残
るようにする。未説明符号１７Ａは側壁に残っている酸
化膜である。
【００３７】続いて、図１３に示すように、エッチング
欠陥を除去し、微細に残ったポリシリコン残留物を除去
し、ゲート酸化膜バーズビークを通したゲート酸化膜の
信頼性向上のために半導体基板表面を再酸化させる。こ
こで、前記再酸化工程は７００乃至８５０℃で、ドライ
雰囲気下で行われ、約２０乃至２００Å程度の酸化膜が
発生するまで再酸化するのが望ましい。このとき、相対
的に酸化の速いチタンシリサイド膜１５の側壁にはシリ
コン膜１７がキャッピング（capping）されているの
で、チタンシリサイド膜１５の側壁部分は酸化しなくな
る。また、本実施例のように、再酸化工程を行うと、ゲ
ート電極の側壁に形成されているシリコン膜１７Ａのみ
が酸化するので、酸化膜が均等に形成される。これによ
り、非正常に酸化しない。
欠陥を除去し、微細に残ったポリシリコン残留物を除去
し、ゲート酸化膜バーズビークを通したゲート酸化膜の
信頼性向上のために半導体基板表面を再酸化させる。こ
こで、前記再酸化工程は７００乃至８５０℃で、ドライ
雰囲気下で行われ、約２０乃至２００Å程度の酸化膜が
発生するまで再酸化するのが望ましい。このとき、相対
的に酸化の速いチタンシリサイド膜１５の側壁にはシリ
コン膜１７がキャッピング（capping）されているの
で、チタンシリサイド膜１５の側壁部分は酸化しなくな
る。また、本実施例のように、再酸化工程を行うと、ゲ
ート電極の側壁に形成されているシリコン膜１７Ａのみ
が酸化するので、酸化膜が均等に形成される。これによ
り、非正常に酸化しない。
【００３８】以下、本発明の他の実施例を説明する。ま
ず、図１４を参照すれば、半導体基板２１上に表面熱酸
化方式によりゲート絶縁膜２２を形成する。次に、ゲー
ト絶縁膜２２上にドープしたポリシリコン膜２３、拡散
防止膜２４、高融点金属薄膜２５及びマスク膜２６を順
次形成する。このとき、拡散防止膜２４としてはタング
ステンナイトライド（ＷＮ）またはチタンナイトライド
（ＴｉＮ）等を用い、膜厚約５０乃至３００Åで蒸着す
る。また、高融点金属薄膜２５としてはタングステン
（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を用
い、膜厚約５００乃至２０００Åで蒸着する。また、マ
スク膜２６は、以後ゲート電極エッチング時にマスクと
して用い、例えば化学気相蒸着法で形成する。
ず、図１４を参照すれば、半導体基板２１上に表面熱酸
化方式によりゲート絶縁膜２２を形成する。次に、ゲー
ト絶縁膜２２上にドープしたポリシリコン膜２３、拡散
防止膜２４、高融点金属薄膜２５及びマスク膜２６を順
次形成する。このとき、拡散防止膜２４としてはタング
ステンナイトライド（ＷＮ）またはチタンナイトライド
（ＴｉＮ）等を用い、膜厚約５０乃至３００Åで蒸着す
る。また、高融点金属薄膜２５としてはタングステン
（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等を用
い、膜厚約５００乃至２０００Åで蒸着する。また、マ
スク膜２６は、以後ゲート電極エッチング時にマスクと
して用い、例えば化学気相蒸着法で形成する。
【００３９】続いて、図１５に示すように、マスク膜２
６上に公知のフォトリソグラフィー工程によってゲート
電極形成用レジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして、前記マスク
膜２６をパターニングする。次に、所定部分パターニン
グした酸化膜２６をさらにマスクとして、高融点金属薄
膜２５、拡散防止膜２４及びドープしたポリシリコン膜
２３をドライエッチングしてゲート電極を形成する。
６上に公知のフォトリソグラフィー工程によってゲート
電極形成用レジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして、前記マスク
膜２６をパターニングする。次に、所定部分パターニン
グした酸化膜２６をさらにマスクとして、高融点金属薄
膜２５、拡散防止膜２４及びドープしたポリシリコン膜
２３をドライエッチングしてゲート電極を形成する。
【００４０】続いて図１６に示すように、ゲート電極の
形成された半導体基板２１結果物上にシリコン膜を５０
乃至２００Å厚さで蒸着する。しかる後、このシリコン
膜を非等方性エッチングして、ゲート電極側壁にシリコ
ンスペーサ２７を形成する。
形成された半導体基板２１結果物上にシリコン膜を５０
乃至２００Å厚さで蒸着する。しかる後、このシリコン
膜を非等方性エッチングして、ゲート電極側壁にシリコ
ンスペーサ２７を形成する。
【００４１】続いて、図１７に示すように、ゲート電極
及びその側壁にシリコンスペーサ２７の形成された半導
体基板構造物を所定温度で熱処理する。すると、上記の
熱処理工程によって、マスク膜２６、拡散防止膜２４及
びドープしたポリシリコン膜２３の側壁部分のシリコン
スペーサ２７は熱酸化膜２８に変化し、高融点金属薄膜
２５側壁のシリコンスペーサ２７は高融点金属薄膜２５
と反応してシリサイド膜２９となる。このとき、シリサ
イド膜２９の形成時、高融点金属薄膜２５が一部提供さ
れるので、シリサイド膜２９の線幅は前記シリコンスペ
ーサ２７の線幅より大きくなる。よって、高融点金属薄
膜２５は、シリサイド膜２９によって露出する部分がな
くなる。次に、露出した半導体基板２１内に低濃度不純
物イオンを注入する。
及びその側壁にシリコンスペーサ２７の形成された半導
体基板構造物を所定温度で熱処理する。すると、上記の
熱処理工程によって、マスク膜２６、拡散防止膜２４及
びドープしたポリシリコン膜２３の側壁部分のシリコン
スペーサ２７は熱酸化膜２８に変化し、高融点金属薄膜
２５側壁のシリコンスペーサ２７は高融点金属薄膜２５
と反応してシリサイド膜２９となる。このとき、シリサ
イド膜２９の形成時、高融点金属薄膜２５が一部提供さ
れるので、シリサイド膜２９の線幅は前記シリコンスペ
ーサ２７の線幅より大きくなる。よって、高融点金属薄
膜２５は、シリサイド膜２９によって露出する部分がな
くなる。次に、露出した半導体基板２１内に低濃度不純
物イオンを注入する。
【００４２】続いて、図１８に示すように、結果物全面
に酸化膜を所定厚さで蒸着した後、この酸化膜を非等方
性エッチングし、ゲート電極側壁に酸化膜スペーサ３０
を形成する。このとき、酸化膜スペーサ３０は、公知の
ようにソース及びドレイン領域をＬＤＤ（lightly dope
d drain）構造で作る役割を果たすもので、本実施例で
は、前記酸化膜１８とシリサイド膜２９の線幅を考慮し
てその線幅を決定するのが望ましい。しかる後、前記酸
化膜スペーサ３０をマスとして、露出した半導体基板２
１内に高農度不純物イオンを注入する。
に酸化膜を所定厚さで蒸着した後、この酸化膜を非等方
性エッチングし、ゲート電極側壁に酸化膜スペーサ３０
を形成する。このとき、酸化膜スペーサ３０は、公知の
ようにソース及びドレイン領域をＬＤＤ（lightly dope
d drain）構造で作る役割を果たすもので、本実施例で
は、前記酸化膜１８とシリサイド膜２９の線幅を考慮し
てその線幅を決定するのが望ましい。しかる後、前記酸
化膜スペーサ３０をマスとして、露出した半導体基板２
１内に高農度不純物イオンを注入する。
【００４３】以下、本発明のまた他の実施例を説明す
る。図１９乃至図２２は本発明の他の実施例による半導
体素子のゲート電極形成方法を説明するための工程断面
図である。
る。図１９乃至図２２は本発明の他の実施例による半導
体素子のゲート電極形成方法を説明するための工程断面
図である。
【００４４】図１９に示すように、半導体基板３１上に
熱酸化工程によってゲート酸化膜３２を成長させ、前記
ゲート酸化膜３２上にＬＰＣＶＤ法によって比抵抗の低
いポリシリコン膜３３を蒸着させる。
熱酸化工程によってゲート酸化膜３２を成長させ、前記
ゲート酸化膜３２上にＬＰＣＶＤ法によって比抵抗の低
いポリシリコン膜３３を蒸着させる。
【００４５】続いて、図２０に示すように、ＴｉＳｉｘ
ターゲットを用いたＰＶＤ法により前記ポリシリコン膜
３３上に３００乃至８００Å厚さで第１ＴｉＳｉｘ膜３
４を形成する。ここで、ＴｉＳｉｘターゲットはＰＶＤ
蒸着時にパーティクルの発生が最小化するように、Ｓ
ｉ：Ｔｉのモル比（ｘ）が２．０乃至２．２のものを用
いる。次に、第１ＴｉＳｉｘ膜３４上に５０乃至３００
Å厚さでシリコン膜３５を形成し、前記シリコン膜３５
上に、さらにＳｉ：Ｔｉのモル比（ｘ）が２．０乃至
２．２のＴｉＳｉｘターゲットを用いたＰＶＤ法によっ
て、３００乃至８００Å厚さで第２ＴｉＳｉｘ膜３６を
形成する。
ターゲットを用いたＰＶＤ法により前記ポリシリコン膜
３３上に３００乃至８００Å厚さで第１ＴｉＳｉｘ膜３
４を形成する。ここで、ＴｉＳｉｘターゲットはＰＶＤ
蒸着時にパーティクルの発生が最小化するように、Ｓ
ｉ：Ｔｉのモル比（ｘ）が２．０乃至２．２のものを用
いる。次に、第１ＴｉＳｉｘ膜３４上に５０乃至３００
Å厚さでシリコン膜３５を形成し、前記シリコン膜３５
上に、さらにＳｉ：Ｔｉのモル比（ｘ）が２．０乃至
２．２のＴｉＳｉｘターゲットを用いたＰＶＤ法によっ
て、３００乃至８００Å厚さで第２ＴｉＳｉｘ膜３６を
形成する。
【００４６】上述したように、第１及び第２ＴｉＳｉｘ
膜３４、３６は非晶質状態である。シリコン膜３５は非
晶質シリコン膜、結晶質シリコン膜、ドープしないシリ
コン膜、ドープしたシリコン膜等、種類によらず使用で
きる。
膜３４、３６は非晶質状態である。シリコン膜３５は非
晶質シリコン膜、結晶質シリコン膜、ドープしないシリ
コン膜、ドープしたシリコン膜等、種類によらず使用で
きる。
【００４７】続いて、図２１に示すように、熱処理工程
によって非晶質状態の第１及び第２ＴｉＳｉｘ膜を結晶
質のＴｉＳｉ2膜３７に相変化させる。ここで、熱処理
工程の間に、第１及び第２ＴｉＳｉｘ膜とシリコン膜の
間の固相反応が起こり、これにより、ＴｉＳｉ2膜３７
内には余分のシリコンが残っていることで、シリコン過
剰状態のＴｉＳｉ2膜３７が形成される。
によって非晶質状態の第１及び第２ＴｉＳｉｘ膜を結晶
質のＴｉＳｉ2膜３７に相変化させる。ここで、熱処理
工程の間に、第１及び第２ＴｉＳｉｘ膜とシリコン膜の
間の固相反応が起こり、これにより、ＴｉＳｉ2膜３７
内には余分のシリコンが残っていることで、シリコン過
剰状態のＴｉＳｉ2膜３７が形成される。
【００４８】一方、熱処理工程は炉熱処理または急速熱
処理工程で行う。なお、炉熱処理の場合は７００乃至９
００℃で５乃至３０分間、急速熱処理の場合は７００乃
至１，０００℃で１０乃至６０秒間行う。また、炉熱処
理と急速熱処理を組み合わせて使用する事も出来る。
処理工程で行う。なお、炉熱処理の場合は７００乃至９
００℃で５乃至３０分間、急速熱処理の場合は７００乃
至１，０００℃で１０乃至６０秒間行う。また、炉熱処
理と急速熱処理を組み合わせて使用する事も出来る。
【００４９】続いて、図２２に示すように、ＴｉＳｉ2
膜３７上に酸化膜または窒化膜からなる絶縁膜３８を蒸
着し、公知の写真エッチング工程によってＴｉＳｉ2膜
／ポリシリコン膜の積層構造のゲート電極を形成する。
膜３７上に酸化膜または窒化膜からなる絶縁膜３８を蒸
着し、公知の写真エッチング工程によってＴｉＳｉ2膜
／ポリシリコン膜の積層構造のゲート電極を形成する。
【００５０】続いて、図２３に示すように、エッチング
工程による欠陥除去、残留しているポリシリコン膜の残
留物除去、及びゲート酸化膜の信頼性向上のためにゲー
ト再酸化工程を行う。その結果、半導体基板３１表面上
及びＴｉＳｉ2膜／ポリシリコン膜構造のゲート電極の
側壁に酸化膜３９が形成される。このとき、酸化膜３９
はＴｉＳｉ2膜３７及びポリシリコン膜３３の側壁で同
じ厚さで形成される。これはＴｉＳｉ2膜３７内に過剰
で存在するシリコンが酸化するため、ＴｉＳｉ2膜３７
の酸化速度とポリシリコン膜３３の酸化速度とが類似し
ていることに起因する。
工程による欠陥除去、残留しているポリシリコン膜の残
留物除去、及びゲート酸化膜の信頼性向上のためにゲー
ト再酸化工程を行う。その結果、半導体基板３１表面上
及びＴｉＳｉ2膜／ポリシリコン膜構造のゲート電極の
側壁に酸化膜３９が形成される。このとき、酸化膜３９
はＴｉＳｉ2膜３７及びポリシリコン膜３３の側壁で同
じ厚さで形成される。これはＴｉＳｉ2膜３７内に過剰
で存在するシリコンが酸化するため、ＴｉＳｉ2膜３７
の酸化速度とポリシリコン膜３３の酸化速度とが類似し
ていることに起因する。
【００５１】上述したように、ゲート再酸化工程は、７
００乃至８５０℃で、ドライ雰囲気下で酸化膜３９が２
０乃至２００Å厚さで成長するように行われる。
００乃至８５０℃で、ドライ雰囲気下で酸化膜３９が２
０乃至２００Å厚さで成長するように行われる。
【００５２】本発明の実施例では、Ｓｉ：Ｔｉのモル比
が２．０乃至２．２のＴｉＳｉｘターゲットを用いるた
め、パーティクルの発生頻度を最小化することができ、
しかも、ＴｉＳｉｘ膜間にシリコン膜を挟むことによ
り、ＴｉＳｉ2膜内に過剰のシリコンが残存することに
なるため、ゲート再酸化工程により形成される酸化膜の
厚さがＴｉＳｉ2膜とポリシリコン膜の側部で均一とな
る。
が２．０乃至２．２のＴｉＳｉｘターゲットを用いるた
め、パーティクルの発生頻度を最小化することができ、
しかも、ＴｉＳｉｘ膜間にシリコン膜を挟むことによ
り、ＴｉＳｉ2膜内に過剰のシリコンが残存することに
なるため、ゲート再酸化工程により形成される酸化膜の
厚さがＴｉＳｉ2膜とポリシリコン膜の側部で均一とな
る。
【００５３】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００５４】
【発明の効果】以上説明のように本発明によれば、ポリ
シリコン膜とチタンシリサイド膜の積層膜でゲート電極
を形成した後、再酸化工程の前にゲート電極の側壁にシ
リコン膜を形成し、再酸化工程時にゲート電極の側壁で
はシリコン膜のみを酸化させるようにする。これによ
り、再酸化工程時にチタンシリサイド膜の急激な酸化を
防止でき、チタンシリサイドの線幅を保持できるので、
ゲート電極の電導特性が保持される。
シリコン膜とチタンシリサイド膜の積層膜でゲート電極
を形成した後、再酸化工程の前にゲート電極の側壁にシ
リコン膜を形成し、再酸化工程時にゲート電極の側壁で
はシリコン膜のみを酸化させるようにする。これによ
り、再酸化工程時にチタンシリサイド膜の急激な酸化を
防止でき、チタンシリサイドの線幅を保持できるので、
ゲート電極の電導特性が保持される。
【００５５】また、本発明は、Ｓｉ：Ｔｉのモル比が
２．０乃至２．２のＴｉＳｉｘターゲットを用いると同
時に、ＴｉＳｉｘ膜間にシリコン膜を挟むことにより、
パーティクルの発生頻度を最小化できる。しかも、ゲー
ト再酸化工程時にＴｉＳｉ2膜の側壁で酸化膜が非正常
に成長することを防止できる。
２．０乃至２．２のＴｉＳｉｘターゲットを用いると同
時に、ＴｉＳｉｘ膜間にシリコン膜を挟むことにより、
パーティクルの発生頻度を最小化できる。しかも、ゲー
ト再酸化工程時にＴｉＳｉ2膜の側壁で酸化膜が非正常
に成長することを防止できる。
【図１】従来の半導体素子のゲート電極形成方法を説明
するための各工程別断面図である。
するための各工程別断面図である。
【図２】従来の半導体素子のゲート電極形成方法を説明
するための各工程別断面図である。
するための各工程別断面図である。
【図３】従来の半導体素子のゲート電極形成方法を説明
するための各工程別断面図である。
するための各工程別断面図である。
【図４】従来の半導体素子のゲート電極形成方法を説明
するための各工程別断面図である。
するための各工程別断面図である。
【図５】従来の半導体素子のゲート電極形成方法を説明
するための各工程別断面図である。
するための各工程別断面図である。
【図６】Ｓｉ:Ｔｉのモル比によるパーティクルの発生
頻度を示すグラフである。
頻度を示すグラフである。
【図７】本発明の一実施例による半導体素子のゲート電
極形成方法を説明するための各工程別断面図である。
極形成方法を説明するための各工程別断面図である。
【図８】本発明の一実施例による半導体素子のゲート電
極形成方法を説明するための各工程別断面図である。
極形成方法を説明するための各工程別断面図である。
【図９】本発明の一実施例による半導体素子のゲート電
極形成方法を説明するための各工程別断面図である。
極形成方法を説明するための各工程別断面図である。
【図１０】本発明の一実施例による半導体素子のゲート
電極形成方法を説明するための各工程別断面図である。
電極形成方法を説明するための各工程別断面図である。
【図１１】本発明の一実施例による半導体素子のゲート
電極形成方法を説明するための各工程別断面図である。
電極形成方法を説明するための各工程別断面図である。
【図１２】本発明の一実施例による半導体素子のゲート
電極形成方法を説明するための各工程別断面図である。
電極形成方法を説明するための各工程別断面図である。
【図１３】本発明の一実施例による半導体素子のゲート
電極形成方法を説明するための各工程別断面図である。
電極形成方法を説明するための各工程別断面図である。
【図１４】本発明の他の実施例による半導体素子のゲー
ト電極形成方法を説明するための各工程別断面図であ
る。
ト電極形成方法を説明するための各工程別断面図であ
る。
【図１５】本発明の他の実施例による半導体素子のゲー
ト電極形成方法を説明するための各工程別断面図であ
る。
ト電極形成方法を説明するための各工程別断面図であ
る。
【図１６】本発明の他の実施例による半導体素子のゲー
ト電極形成方法を説明するための各工程別断面図であ
る。
ト電極形成方法を説明するための各工程別断面図であ
る。
【図１７】本発明の他の実施例による半導体素子のゲー
ト電極形成方法を説明するための各工程別断面図であ
る。
ト電極形成方法を説明するための各工程別断面図であ
る。
【図１８】本発明の他の実施例による半導体素子のゲー
ト電極形成方法を説明するための各工程別断面図であ
る。
ト電極形成方法を説明するための各工程別断面図であ
る。
【図１９】本発明のまた他の実施例による半導体素子の
ゲート電極形成方法を説明するための工程断面図であ
る。
ゲート電極形成方法を説明するための工程断面図であ
る。
【図２０】本発明のまた他の実施例による半導体素子の
ゲート電極形成方法を説明するための工程断面図であ
る。
ゲート電極形成方法を説明するための工程断面図であ
る。
【図２１】本発明のまた他の実施例による半導体素子の
ゲート電極形成方法を説明するための工程断面図であ
る。
ゲート電極形成方法を説明するための工程断面図であ
る。
【図２２】本発明のまた他の実施例による半導体素子の
ゲート電極形成方法を説明するための工程断面図であ
る。
ゲート電極形成方法を説明するための工程断面図であ
る。
【図２３】本発明のまた他の実施例による半導体素子の
ゲート電極形成方法を説明するための工程断面図であ
る。
ゲート電極形成方法を説明するための工程断面図であ
る。
１１，２１，３１ 半導体基板 １２，２２，３２ ゲート酸化膜 １３，２３，３３ ポリシリコン膜 １５ チタンシリサイド膜 １６，２６ マスク膜 １７ シリコン膜 １８，３９ 酸化膜 ２４ 拡散防止膜 ２５ 高融点金属薄膜 ２７ シリコンスペーサ ２８ 熱酸化膜 ３０ 酸化膜スペーサ ３４ 第１ＴｉＳｉｘ膜 ３５ シリコン膜 ３６ 第２ＴｉＳｉｘ膜 ３７ ＴｉＳｉ2 膜 ３８ 絶縁膜
Claims (32)
- 【請求項１】 半導体基板上にゲート酸化膜、ポリシリ
コン膜、高融点導電層及びマスク膜を順次積層する段
階；前記マスク膜、高融点導電層、ポリシリコン膜及び
ゲート酸化膜を所定部分エッチングしてゲート電極を形
成する段階；前記半導体基板表面及びゲート電極表面に
シリコン膜を被覆する段階；前記ゲート電極側壁にのみ
シリコンが存在するように、シリコン膜を非等方性エッ
チングする段階；及び、 前記半導体結果物表面を再酸化する段階を含むことを特
徴とする半導体素子のゲート電極形成方法。 - 【請求項２】 前記高融点導電層はチタンシリサイド膜
であることを特徴とする請求項１記載の半導体素子のゲ
ート電極形成方法。 - 【請求項３】 前記ゲート電極の形成段階と、前記シリ
コン膜の被覆段階との間に、前記チタンシリサイド膜の
側壁を所定幅だけ除去する工程をさらに含むことを特徴
とする請求項２記載の半導体素子のゲート電極形成方
法。 - 【請求項４】 前記チタンシリサイド膜はＨＦ希釈液ま
たはＢＯＥ希釈液に浸漬させて側壁部分を除去すること
を特徴とする請求項３記載の半導体素子のゲート電極形
成方法。 - 【請求項５】 前記チタンシリサイド膜の側壁は２０乃
至１００Å厚さだけ除去することを特徴とする請求項３
記載の半導体素子のゲート電極形成方法。 - 【請求項６】 前記チタンシリサイド膜はチタンシリサ
イドターゲットを用いて物理的蒸着方式で形成されるこ
とを特徴とする請求項２記載の半導体素子のゲート電極
形成方法。 - 【請求項７】 前記チタンシリサイドターゲットは、シ
リコンとチタンのモル比が２．０乃至２．５であること
を特徴とする請求項６記載の半導体素子のゲート電極形
成方法。 - 【請求項８】 前記チタンシリサイド膜は５００乃至１
０００Å厚さで蒸着されることを特徴とする請求項２記
載の半導体素子のゲート電極形成方法。 - 【請求項９】 前記チタンシリサイド膜の蒸着段階と、
マスク膜の形成段階との間に、前記チタンシリサイド膜
を結晶化するための熱処理工程がさらに行われることを
特徴とする請求項２記載の半導体素子のゲート電極形成
方法。 - 【請求項１０】 前記熱処理工程は、７００乃至９００
℃で、１０乃至６０秒間行われることを特徴とする請求
項９記載の半導体素子のゲート電極形成方法。 - 【請求項１１】 前記ゲート酸化膜は３０乃至１００Å
厚さで蒸着されることを特徴とする請求項１記載の半導
体素子のゲート電極形成方法。 - 【請求項１２】 前記シリコン膜は１０乃至１００Å程
度で形成されることを特徴とする請求項２記載の半導体
素子のゲート電極形成方法。 - 【請求項１３】 前記シリコン膜はドープしない非晶質
シリコン膜であることを特徴とする請求項１記載の半導
体素子のゲート電極形成方法。 - 【請求項１４】 前記再酸化工程は、７００乃至８５０
℃で、この再酸化工程によって酸化膜が２０乃至２００
Å程度成長するようにドライ雰囲気下で行われることを
特徴とする請求項１記載の半導体素子のゲート電極形成
方法。 - 【請求項１５】 前記高融点導電層はタングステン、タ
ンタル、モリブデンのうちで選択される一つで形成され
ることを特徴とする請求項１記載の半導体素子のゲート
電極形成方法。 - 【請求項１６】 前記高融点導電層は５００乃至２００
０Å厚さで形成されることを特徴とする請求項１５記載
の半導体素子のゲート電極形成方法。 - 【請求項１７】 前記ポリシリコン膜の形成段階と、高
融点導電層の形成段階との間に、拡散防止膜の形成段階
をさらに含むことを特徴とする請求項１５記載の半導体
素子のゲート電極形成方法。 - 【請求項１８】 前記拡散防止膜はタングステンナイト
ライドまたはチタンナイトライドであることを特徴とす
る請求項１７記載の半導体素子のゲート電極形成方法。 - 【請求項１９】 前記拡散防止膜は５０乃至３００Å厚
さで形成されることを特徴とする請求項１８記載の半導
体素子のゲート電極形成方法。 - 【請求項２０】 前記再酸化段階の前に、前記半導体基
板の全体構造を熱処理して、前記ポリシリコン側壁及び
マスク膜側壁のシリコン膜部分は熱酸化膜に変化され、
前記高融点導電層側壁のシリコン膜部分はシリサイド膜
に変化されることを特徴とする請求項１記載の半導体素
子のゲート電極形成方法。 - 【請求項２１】 前記再酸化段階の後に、前記ゲート電
極及びゲート電極側壁の熱酸化膜と前記高融点導電層側
壁のシリサイド膜をマスクとして、露出した半導体基板
内にソース及びドレイン用低濃度不純物をイオン注入す
る段階と、前記ゲート電極側壁の熱酸化膜と前記高融点
導電層側壁のシリサイド膜に酸化膜からなるスペーサを
形成する段階と、前記酸化膜からなるスペーサをマスク
として、露出した半導体基板内にソース及びドレイン用
高農度不純物をイオン注入する段階とを含むことを特徴
とする請求項２０記載の半導体素子のゲート電極形成方
法。 - 【請求項２２】 前記シリコン膜は５０乃至２００Å厚
さで蒸着されることを特徴とする請求項１記載の半導体
素子のゲート電極形成方法。 - 【請求項２３】 半導体基板上にゲート酸化膜及びポリ
シリコン膜を形成する段階；前記ポリシリコン膜上に第
１ＴｉＳｉｘ膜を蒸着する段階；前記第１ＴｉＳｉｘ膜
上にシリコン膜を蒸着する段階；前記シリコン膜上に第
２ＴｉＳｉｘ膜を蒸着する段階；熱処理工程によって前
記ポリシリコン膜上に結晶質のＴｉＳｉ2膜を形成する
段階；前記ＴｉＳｉ2 膜上に絶縁膜を蒸着する段階；前
記絶縁膜、ＴｉＳｉ2 膜、ポリシリコン膜及びゲート酸
化膜をパターニングして、ＴｉＳｉ2膜／ポリシリコン
膜の積層構造のゲート電極を形成する段階；及び、 エッチング工程による欠陥除去、パーティクル除去及び
ゲート酸化膜の信頼性を向上させるために、ゲート再酸
化工程を行う段階を含むことを特徴とする半導体素子の
ゲート電極形成方法。 - 【請求項２４】 前記第１及び第２ＴｉＳｉｘ膜は、Ｓ
ｉ：Ｔｉのモル比が２．０乃至２．２のＴｉＳｉｘター
ゲットを用いる物理的気相蒸着法で形成されることを特
徴とする請求項２３記載の半導体素子のゲート電極形成
方法。 - 【請求項２５】 前記第１及び第２ＴｉＳｉｘ膜は３０
０乃至８００Å厚さで形成されることを特徴とする請求
項２３または２４記載の半導体素子のゲート電極形成方
法。 - 【請求項２６】 前記シリコン膜は５０乃至３００Å厚
さで形成されることを特徴とする請求項２３記載の半導
体素子のゲート電極形成方法。 - 【請求項２７】 前記シリコン膜は非晶質シリコン膜、
結晶質シリコン膜、ドープしないシリコン膜、ドープし
たシリコン膜のうちで選択される一つであることを特徴
とする請求項２３記載の半導体素子のゲート電極形成方
法。 - 【請求項２８】 前記熱処理工程は炉熱処理または急速
熱処理のうちで選択される一つで行われることを特徴と
する請求項２３記載の半導体素子のゲート電極形成方
法。 - 【請求項２９】 前記炉熱処理工程は、７００乃至９０
０℃で、５乃至３０分間行われることを特徴とする請求
項２８記載の半導体素子のゲート電極形成方法。 - 【請求項３０】 前記急速熱処理工程は、７００乃至
１，０００℃で、１０乃至６０秒間行われることを特徴
とする請求項２８記載の半導体素子のゲート電極形成方
法。 - 【請求項３１】 前記ゲート再酸化工程は、７００乃至
８５０℃で、ドライ雰囲気下で行われることを特徴とす
る請求項２３記載の半導体素子のゲート電極形成方法。 - 【請求項３２】 前記ゲート再酸化工程は、酸化膜の厚
さが２０乃至１００Åとなるように行われることを特徴
とする請求項２３記載の半導体素子のゲート電極形成方
法。
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| KR1998/P59944 | 1998-12-30 | ||
| KR10-1998-0061862A KR100480907B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의게이트전극형성방법 |
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|---|---|
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| KR100909628B1 (ko) | 2007-10-26 | 2009-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 폴리메탈게이트 형성방법 |
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| JPS62277771A (ja) * | 1986-05-26 | 1987-12-02 | Sony Corp | 半導体装置の製造方法 |
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