JP2000243726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 高温スパッタリング法を用いてシリコン基板
表面に、下地の依存性なく、従来法よりも低抵抗の高融
点金属シリサイド膜を形成する。 【解決手段】 Ｐ型ゲート電極上、あるいはソース・ド
レイン領域上で金属シリサイド膜が高抵抗化する要因
は、スパッタ時の温度が高く、核成長が不十分なＣｏ2
Ｓｉが容易にＣｏＳｉとなることにあると知見に基づ
き、コバルト膜を２００℃程度の温度でスパッタ成膜し
た後に引き続き大気にさらすことなく、別のスパッタチ
ャンバにてコバルト膜を３００℃以上４００℃以下の温
度でスパッタ成膜する、あるいは別のチャンバにてコバ
ルト膜を３００℃以上４００℃以下の温度で２分以上加
熱処理を行う。
表面に、下地の依存性なく、従来法よりも低抵抗の高融
点金属シリサイド膜を形成する。 【解決手段】 Ｐ型ゲート電極上、あるいはソース・ド
レイン領域上で金属シリサイド膜が高抵抗化する要因
は、スパッタ時の温度が高く、核成長が不十分なＣｏ2
Ｓｉが容易にＣｏＳｉとなることにあると知見に基づ
き、コバルト膜を２００℃程度の温度でスパッタ成膜し
た後に引き続き大気にさらすことなく、別のスパッタチ
ャンバにてコバルト膜を３００℃以上４００℃以下の温
度でスパッタ成膜する、あるいは別のチャンバにてコバ
ルト膜を３００℃以上４００℃以下の温度で２分以上加
熱処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシリコン基板のＰ型ゲート電極、Ｐ型ソ
ース・ドレイン領域とＮ型ゲート電極、Ｎ型ソース・ド
レイン領域との各上部を同時に自己整合的にシリサイド
化することにより、低抵抗化を図るＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）の製造方法に関するもので
ある。
法に関し、特にシリコン基板のＰ型ゲート電極、Ｐ型ソ
ース・ドレイン領域とＮ型ゲート電極、Ｎ型ソース・ド
レイン領域との各上部を同時に自己整合的にシリサイド
化することにより、低抵抗化を図るＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置の製造方法の一つとして知ら
れる従来のシリサイドプロセスでは、特開平８−０６９
４９７号公報に開示された方法がある。この従来の半導
体装置の製造方法について、図４（ａ）〜（ｄ）の工程
順に示した縦断面図を参照して説明する。
れる従来のシリサイドプロセスでは、特開平８−０６９
４９７号公報に開示された方法がある。この従来の半導
体装置の製造方法について、図４（ａ）〜（ｄ）の工程
順に示した縦断面図を参照して説明する。
【０００３】先ず、図４（ａ）に示すように、シリコン
基板２０１にＮウェル２０２を既知の方法により形成す
る。次いで、フィールド酸化膜２０３を選択酸化法によ
り形成する。このフィールド酸化膜２０３に囲まれた活
性領域に、順次シリコン酸化膜等のゲート絶縁膜２０４
と多結晶シリコンとを成長し、多結晶シリコンにリンを
既知の手法によりドープして多結晶シリコンの電気抵抗
の低減を図る。次いで、既知の手法であるフォトリソグ
ラフィー法とドライエッチング法により、多結晶シリコ
ンをパターニングして図４（ａ）に示すようにゲート電
極２０５を形成する。
基板２０１にＮウェル２０２を既知の方法により形成す
る。次いで、フィールド酸化膜２０３を選択酸化法によ
り形成する。このフィールド酸化膜２０３に囲まれた活
性領域に、順次シリコン酸化膜等のゲート絶縁膜２０４
と多結晶シリコンとを成長し、多結晶シリコンにリンを
既知の手法によりドープして多結晶シリコンの電気抵抗
の低減を図る。次いで、既知の手法であるフォトリソグ
ラフィー法とドライエッチング法により、多結晶シリコ
ンをパターニングして図４（ａ）に示すようにゲート電
極２０５を形成する。
【０００４】次に、フォトリソグラフィー法とイオン注
入法により、低濃度のＮ型不純物層２０６と低濃度のＰ
型不純物層２０７とを形成する。次いで、ゲート電極２
０５の側面にシリコン酸化膜あるいはシリコン窒化膜か
ら成るサイドウォール・スペーサ２０８を既知のＣＶＤ
技術とエッチング技術を用いて形成する。
入法により、低濃度のＮ型不純物層２０６と低濃度のＰ
型不純物層２０７とを形成する。次いで、ゲート電極２
０５の側面にシリコン酸化膜あるいはシリコン窒化膜か
ら成るサイドウォール・スペーサ２０８を既知のＣＶＤ
技術とエッチング技術を用いて形成する。
【０００５】次に、図４（ｂ）に示すように、フォトリ
ソグラフィー法とイオン注入法により、Ｎ型不純物層の
ソース・ドレイン領域とＰ型不純物層のソース・ドレイ
ン領域を形成する。かかるプロセスによって、ＬＤＤ構
造としてＮ型ソース・ドレイン領域２０９、Ｐ型ソース
・ドレイン領域２１０が形成される。
ソグラフィー法とイオン注入法により、Ｎ型不純物層の
ソース・ドレイン領域とＰ型不純物層のソース・ドレイ
ン領域を形成する。かかるプロセスによって、ＬＤＤ構
造としてＮ型ソース・ドレイン領域２０９、Ｐ型ソース
・ドレイン領域２１０が形成される。
【０００６】次いで、ゲート電極である多結晶シリコン
の表面とシリコン基板表面の自然酸化膜（図示せず）を
除去し、マグネトロンスパッタ装置を用いて、高融点金
属であるコバルトを２００℃以上５００℃以下の温度
（例えば、４５０℃）でスパッタ堆積して、コバルト膜
２１１を形成し、さらに同時に表面反応によって多結晶
シリコン膜であるゲート電極２０５の表面及び、ソース
・ドレイン領域２０９，２１０と接触するコバルト膜２
１１のみが反応し、ダイコバルトモノシリサイド膜２１
２が形成される。このとき、Ｐ型ゲート電極上、ソース
・ドレイン領域上では、ダイコバルトモノシリサイドの
一部がコバルトモノシリサイド（２１３）になる一方
で、最表層にはコバルト膜２１１が残っている。
の表面とシリコン基板表面の自然酸化膜（図示せず）を
除去し、マグネトロンスパッタ装置を用いて、高融点金
属であるコバルトを２００℃以上５００℃以下の温度
（例えば、４５０℃）でスパッタ堆積して、コバルト膜
２１１を形成し、さらに同時に表面反応によって多結晶
シリコン膜であるゲート電極２０５の表面及び、ソース
・ドレイン領域２０９，２１０と接触するコバルト膜２
１１のみが反応し、ダイコバルトモノシリサイド膜２１
２が形成される。このとき、Ｐ型ゲート電極上、ソース
・ドレイン領域上では、ダイコバルトモノシリサイドの
一部がコバルトモノシリサイド（２１３）になる一方
で、最表層にはコバルト膜２１１が残っている。
【０００７】次に、図４（ｃ）に示すように、窒素雰囲
気中で５００℃以上の急速熱処理（ＲＴＡ）することに
より、多結晶シリコン膜であるゲート電極２０５の表面
および、ソース・ドレイン領域２０９，２１０と接触す
るダイコバルトモノシリサイド膜、コバルトモノシリサ
イド膜のみがコバルトモノシリサイド若しくはコバルト
ダイシリサイドの膜２１３を形成する。またこの際、フ
ィールド酸化膜２０３およびサイドウォール・スペーサ
２０８と接触するコバルト膜２１１、Ｐ型ゲート電極
上、ソース・ドレイン領域上の最表層に存在するコバル
ト膜２１１は一部酸化された膜となる。
気中で５００℃以上の急速熱処理（ＲＴＡ）することに
より、多結晶シリコン膜であるゲート電極２０５の表面
および、ソース・ドレイン領域２０９，２１０と接触す
るダイコバルトモノシリサイド膜、コバルトモノシリサ
イド膜のみがコバルトモノシリサイド若しくはコバルト
ダイシリサイドの膜２１３を形成する。またこの際、フ
ィールド酸化膜２０３およびサイドウォール・スペーサ
２０８と接触するコバルト膜２１１、Ｐ型ゲート電極
上、ソース・ドレイン領域上の最表層に存在するコバル
ト膜２１１は一部酸化された膜となる。
【０００８】次に、図４（ｄ）に示すように、塩酸およ
び過酸化水素の混合水溶液にシリコン基板を液浸するこ
とにより、選択的にウェットエッチングし、未反応若し
くは一部酸化されたコバルト膜のみを除去する。次い
で、前述のＲＴＡよりも高温のＲＴＡ（８００℃）を行
い、コバルトダイシリサイド膜２１４を形成する。
び過酸化水素の混合水溶液にシリコン基板を液浸するこ
とにより、選択的にウェットエッチングし、未反応若し
くは一部酸化されたコバルト膜のみを除去する。次い
で、前述のＲＴＡよりも高温のＲＴＡ（８００℃）を行
い、コバルトダイシリサイド膜２１４を形成する。
【０００９】この従来のサリサイドプロセスでは、スパ
ッタリングを１段階で行いシリサイド化する構成になっ
ている。この場合、Ｎ型ゲート電極上、ソース・ドレイ
ン領域上、Ｐ型ゲート電極上、ソース・ドレイン領域上
でそれぞれ、反応速度が異なるため、スパッタ直後に形
成されているコバルトシリサイドの相が異なっている。
すなわち、図４（ｂ）に示す従来のサリサイドプロセス
で形成されるダイコバルトモノシリサイド（以下、Ｃｏ
2 Ｓｉと記す）層２１２は、Ｎ型ゲート電極上、ソース
・ドレイン領域上では熱力学的に安定であるため、スパ
ッタリング時の温度領域ではシリコンと反応してコバル
トモノシリサイド（以下ＣｏＳｉ）層になることはほと
んどない。
ッタリングを１段階で行いシリサイド化する構成になっ
ている。この場合、Ｎ型ゲート電極上、ソース・ドレイ
ン領域上、Ｐ型ゲート電極上、ソース・ドレイン領域上
でそれぞれ、反応速度が異なるため、スパッタ直後に形
成されているコバルトシリサイドの相が異なっている。
すなわち、図４（ｂ）に示す従来のサリサイドプロセス
で形成されるダイコバルトモノシリサイド（以下、Ｃｏ
2 Ｓｉと記す）層２１２は、Ｎ型ゲート電極上、ソース
・ドレイン領域上では熱力学的に安定であるため、スパ
ッタリング時の温度領域ではシリコンと反応してコバル
トモノシリサイド（以下ＣｏＳｉ）層になることはほと
んどない。
【００１０】これに対し、Ｐ型ゲート電極上、ソース・
ドレイン領域上では、Ｃｏ2 ＳｉはＣｏＳｉあるいは金
属Ｃｏに比べて熱力学的なポテンシャルが高い。このた
め、従来のスパッタリング時の温度領域では、Ｐ型ゲー
ト電極上、ソース・ドレイン領域上に堆積した金属Ｃｏ
がシリコンと反応してＣｏ2 Ｓｉとなる一方で、形成さ
れたＣｏ2 Ｓｉの一部もシリコンと反応しＣｏＳｉとな
る反応が同時に起こっている。この結果、Ｐ型ゲート電
極上、ソース・ドレイン領域上では、先に堆積したＣｏ
が反応して形成されたＣｏ2 ＳｉがＣｏＳｉとなる反応
が起こることになって、Ｃｏが堆積するに従い、新たに
堆積した最表面のＣｏは拡散しにくくなる。
ドレイン領域上では、Ｃｏ2 ＳｉはＣｏＳｉあるいは金
属Ｃｏに比べて熱力学的なポテンシャルが高い。このた
め、従来のスパッタリング時の温度領域では、Ｐ型ゲー
ト電極上、ソース・ドレイン領域上に堆積した金属Ｃｏ
がシリコンと反応してＣｏ2 Ｓｉとなる一方で、形成さ
れたＣｏ2 Ｓｉの一部もシリコンと反応しＣｏＳｉとな
る反応が同時に起こっている。この結果、Ｐ型ゲート電
極上、ソース・ドレイン領域上では、先に堆積したＣｏ
が反応して形成されたＣｏ2 ＳｉがＣｏＳｉとなる反応
が起こることになって、Ｃｏが堆積するに従い、新たに
堆積した最表面のＣｏは拡散しにくくなる。
【００１１】従って、後から堆積されたＣｏほどＣｏ2
Ｓｉ形成反応が起こりにくくなり、一部は反応が進まな
いまま冷却、大気に暴露されるため酸化反応が起こり、
スパッタ後のＲＴＡを施してもシリサイド化されず、次
のウエットエッチングにより除去されてしまう。このた
め、Ｐ型ゲート電極上、ソース・ドレイン領域上では、
最終的に形成されるコバルトダイシリサイド（以下Ｃｏ
Ｓｉ2 ）の膜厚が減少してしまう。
Ｓｉ形成反応が起こりにくくなり、一部は反応が進まな
いまま冷却、大気に暴露されるため酸化反応が起こり、
スパッタ後のＲＴＡを施してもシリサイド化されず、次
のウエットエッチングにより除去されてしまう。このた
め、Ｐ型ゲート電極上、ソース・ドレイン領域上では、
最終的に形成されるコバルトダイシリサイド（以下Ｃｏ
Ｓｉ2 ）の膜厚が減少してしまう。
【００１２】
【発明が解決しようとする課題】然るに、上記の従来の
半導体装置の製造方法では、高温でウェハ表面に高融点
金属をスパッタリングして形成した高融点金属シリサイ
ド膜の層抵抗値が、Ｎ型ゲート電極上、あるいはソース
・ドレイン領域上に比べＰ型ゲート電極上、あるいはソ
ース・ドレイン領域上で高抵抗になり、Ｐ型トランジス
タ側の起動電流値が小さくなるという問題があった。
半導体装置の製造方法では、高温でウェハ表面に高融点
金属をスパッタリングして形成した高融点金属シリサイ
ド膜の層抵抗値が、Ｎ型ゲート電極上、あるいはソース
・ドレイン領域上に比べＰ型ゲート電極上、あるいはソ
ース・ドレイン領域上で高抵抗になり、Ｐ型トランジス
タ側の起動電流値が小さくなるという問題があった。
【００１３】本発明の目的は、高温スパッタリング法を
用いてシリコン基板表面に、下地の依存性なく、従来法
よりも低抵抗の高融点金属シリサイド膜を形成する半導
体装置の製造方法を提供することである。
用いてシリコン基板表面に、下地の依存性なく、従来法
よりも低抵抗の高融点金属シリサイド膜を形成する半導
体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板上に選択的に形成された絶縁膜間に高融点金属シリ
サイド層を形成する半導体装置の製造方法であって、コ
バルト膜を２００℃程度の温度でスパッタ成膜する工程
と、しかる後に、引き続き大気にさらすことなく前記コ
バルト膜を３００℃以上４００℃以下の温度でスパッタ
成膜する工程とを含むことを特徴とする半導体装置の製
造方法が得られる。
基板上に選択的に形成された絶縁膜間に高融点金属シリ
サイド層を形成する半導体装置の製造方法であって、コ
バルト膜を２００℃程度の温度でスパッタ成膜する工程
と、しかる後に、引き続き大気にさらすことなく前記コ
バルト膜を３００℃以上４００℃以下の温度でスパッタ
成膜する工程とを含むことを特徴とする半導体装置の製
造方法が得られる。
【００１５】また、本発明によれば、半導体基板上に選
択的に形成された絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法であって、コバルト膜を
２００℃程度の温度でスパッタ成膜する工程と、しかる
後に、引き続き大気にさらすことなく３００℃以上４０
０℃以下の温度で２分以上加熱する工程とを含むことを
特徴とする半導体装置の製造方法が得られる。
択的に形成された絶縁膜間に高融点金属シリサイド層を
形成する半導体装置の製造方法であって、コバルト膜を
２００℃程度の温度でスパッタ成膜する工程と、しかる
後に、引き続き大気にさらすことなく３００℃以上４０
０℃以下の温度で２分以上加熱する工程とを含むことを
特徴とする半導体装置の製造方法が得られる。
【００１６】更に本発明によれば、半導体素子の拡散層
電極、ゲート電極の少なくとも一つが形成されたシリコ
ン基板の全面に、コバルトを堆積してコバルト膜を形成
後、熱処理して前記コバルト膜との界面にコバルトシリ
サイド層を形成する半導体装置の製造方法であって、前
記コバルト膜を２００℃程度の温度でスパッタ成膜する
工程と、しかる後に引き続き大気にさらすことなくコバ
ルト膜を３００℃以上４００℃以下の温度でスパッタ成
膜する工程とを含むことを特徴とする半導体装置の製造
方法が得られる。
電極、ゲート電極の少なくとも一つが形成されたシリコ
ン基板の全面に、コバルトを堆積してコバルト膜を形成
後、熱処理して前記コバルト膜との界面にコバルトシリ
サイド層を形成する半導体装置の製造方法であって、前
記コバルト膜を２００℃程度の温度でスパッタ成膜する
工程と、しかる後に引き続き大気にさらすことなくコバ
ルト膜を３００℃以上４００℃以下の温度でスパッタ成
膜する工程とを含むことを特徴とする半導体装置の製造
方法が得られる。
【００１７】更にはまた本発明によれば、半導体素子の
拡散層電極、ゲート電極の少なくとも一つが形成された
シリコン基板の全面に、コバルトを堆積してコバルト膜
を形成後、熱処理して前記コバルト膜との界面にコバル
トシリサイド層を形成する半導体装置の製造方法であっ
て、前記コバルト膜を２００℃程度の温度でスパッタ成
膜する工程と、しかる後に引き続き大気にさらすことな
く３００℃以上４００℃以下の温度で２分以上加熱する
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。
拡散層電極、ゲート電極の少なくとも一つが形成された
シリコン基板の全面に、コバルトを堆積してコバルト膜
を形成後、熱処理して前記コバルト膜との界面にコバル
トシリサイド層を形成する半導体装置の製造方法であっ
て、前記コバルト膜を２００℃程度の温度でスパッタ成
膜する工程と、しかる後に引き続き大気にさらすことな
く３００℃以上４００℃以下の温度で２分以上加熱する
工程とを含むことを特徴とする半導体装置の製造方法が
得られる。
【００１８】そして、前記基板のＰ型ゲート電極、Ｐ型
ソース・ドレイン領域、Ｎ型ゲート電極、Ｎ型ソース・
ドレイン領域上に同時にスパッタ成膜することを特徴と
する。
ソース・ドレイン領域、Ｎ型ゲート電極、Ｎ型ソース・
ドレイン領域上に同時にスパッタ成膜することを特徴と
する。
【００１９】本発明の作用を述べる。本発明者は、上述
した本発明の目的を達成できる半導体装置の製造方法を
実現するために、研究の末、Ｐ型ゲート電極上、あるい
はソース・ドレイン領域上で金属シリサイド膜が高抵抗
化する要因は、スパッタ時の温度が高く、核成長が不十
分なＣｏ2 Ｓｉが容易にＣｏＳｉとなることにあると見
出した。そこで、コバルト膜を２００℃程度の温度でス
パッタ成膜した後に引き続き大気にさらすことなく、別
のスパッタチャンバにてコバルト膜を３００℃以上４０
０℃以下の温度でスパッタ成膜する、あるいは別のチャ
ンバにてコバルト膜を３００℃以上４００℃以下の温度
で２分以上加熱処理を行うようにしたものである。
した本発明の目的を達成できる半導体装置の製造方法を
実現するために、研究の末、Ｐ型ゲート電極上、あるい
はソース・ドレイン領域上で金属シリサイド膜が高抵抗
化する要因は、スパッタ時の温度が高く、核成長が不十
分なＣｏ2 Ｓｉが容易にＣｏＳｉとなることにあると見
出した。そこで、コバルト膜を２００℃程度の温度でス
パッタ成膜した後に引き続き大気にさらすことなく、別
のスパッタチャンバにてコバルト膜を３００℃以上４０
０℃以下の温度でスパッタ成膜する、あるいは別のチャ
ンバにてコバルト膜を３００℃以上４００℃以下の温度
で２分以上加熱処理を行うようにしたものである。
【００２０】更に詳述すると、シリコン基板表面の自然
酸化膜を弗化水素酸水溶液を用いてエッチングした後、
シリコン基板をスパッタチャンバに搬送し、コバルトを
高温でスパッタ堆積し、次いで、第一次の熱処理と、ウ
ェットエッチングによってスペーサ上などにスパッタ堆
積されたコバルトを除去する工程と、第二次の熱処理と
を行った後に測定した、Ｐ型ゲート電極上ならびにＮ型
ゲート電極上の層抵抗値を、１段階の高温スパッタリン
グ（例えば、４５０℃）を行った場合と、２００℃程度
の温度でスパッタ成膜した後に引き続き大気にさらすこ
となく、別のスパッタチャンバにてコバルト膜を３００
℃以上４００℃以下の温度でスパッタ成膜した場合と、
２００℃程度の温度でスパッタ成膜した後に引き続き大
気にさらすことなく、別のチャンバにてコバルト膜を３
００℃以上４００℃以下の温度で２分以上加熱処理を行
った場合について比較する。
酸化膜を弗化水素酸水溶液を用いてエッチングした後、
シリコン基板をスパッタチャンバに搬送し、コバルトを
高温でスパッタ堆積し、次いで、第一次の熱処理と、ウ
ェットエッチングによってスペーサ上などにスパッタ堆
積されたコバルトを除去する工程と、第二次の熱処理と
を行った後に測定した、Ｐ型ゲート電極上ならびにＮ型
ゲート電極上の層抵抗値を、１段階の高温スパッタリン
グ（例えば、４５０℃）を行った場合と、２００℃程度
の温度でスパッタ成膜した後に引き続き大気にさらすこ
となく、別のスパッタチャンバにてコバルト膜を３００
℃以上４００℃以下の温度でスパッタ成膜した場合と、
２００℃程度の温度でスパッタ成膜した後に引き続き大
気にさらすことなく、別のチャンバにてコバルト膜を３
００℃以上４００℃以下の温度で２分以上加熱処理を行
った場合について比較する。
【００２１】２００℃程度でコバルトをスパッタ成膜し
た後、大気にさらすことなく別のチャンバで３００℃以
上４００℃以下の温度でスパッタ成膜した場合、あるい
は２分程度の加熱処理を行った場合の層抵抗値は、４５
０℃程度の温度の下１段階で高温スパッタリングを行っ
た場合に比べ、１０％ほどＰ型ゲート電極上の層抵抗値
が低くなる。Ｎ型ゲート電極上の層抵抗値については、
いずれの場合の間にも有意な差は見られない。
た後、大気にさらすことなく別のチャンバで３００℃以
上４００℃以下の温度でスパッタ成膜した場合、あるい
は２分程度の加熱処理を行った場合の層抵抗値は、４５
０℃程度の温度の下１段階で高温スパッタリングを行っ
た場合に比べ、１０％ほどＰ型ゲート電極上の層抵抗値
が低くなる。Ｎ型ゲート電極上の層抵抗値については、
いずれの場合の間にも有意な差は見られない。
【００２２】ここで、２００℃程度でコバルトをスパッ
タ成膜した後、大気にさらすことなく別のチャンバで３
００℃以上４００℃以下の温度でスパッタ成膜を行う
と、当初生成されるダイコバルトシリサイド（Ｃｏ2 Ｓ
ｉ）の核成長が十分進んだ後に、コバルトモノシリサイ
ド（ＣｏＳｉ）に相変化するために、最初のシリサイド
化反応であるダイコバルトシリサイド（Ｃｏ2 Ｓｉ）の
生成が進みやすく、未反応のコバルトが残らない。ダイ
コバルトシリサイド膜は、引き続き行う第一次の熱処理
によりシリコン基板と反応しコバルトモノシリサイド
（ＣｏＳｉ）膜になり、次工程のウェットエッチング液
により液中に溶出しないため、以降の第二次の熱処理に
より形成されるコバルトダイシリサイド膜（ＣｏＳｉ2
）の膜厚が減少しない。この結果、シリサイド膜の層
抵抗値は低くなる。
タ成膜した後、大気にさらすことなく別のチャンバで３
００℃以上４００℃以下の温度でスパッタ成膜を行う
と、当初生成されるダイコバルトシリサイド（Ｃｏ2 Ｓ
ｉ）の核成長が十分進んだ後に、コバルトモノシリサイ
ド（ＣｏＳｉ）に相変化するために、最初のシリサイド
化反応であるダイコバルトシリサイド（Ｃｏ2 Ｓｉ）の
生成が進みやすく、未反応のコバルトが残らない。ダイ
コバルトシリサイド膜は、引き続き行う第一次の熱処理
によりシリコン基板と反応しコバルトモノシリサイド
（ＣｏＳｉ）膜になり、次工程のウェットエッチング液
により液中に溶出しないため、以降の第二次の熱処理に
より形成されるコバルトダイシリサイド膜（ＣｏＳｉ2
）の膜厚が減少しない。この結果、シリサイド膜の層
抵抗値は低くなる。
【００２３】これに対し、コバルトを１段階で高温スパ
ッタ堆積し、金属シリサイド膜を形成した場合、当初生
成されるダイコバルトシリサイド（Ｃｏ2 Ｓｉ）の核成
長が十分進まないまま、コバルトモノシリサイド（Ｃｏ
Ｓｉ）膜が形成されることにより、堆積した金属コバル
トがシリコンと反応してダイコバルトシリサイドになる
反応が抑制される。このため、未反応の金属コバルトが
残存し、その酸化が起こってコバルト酸化物の膜が形成
される。このコバルト酸化物の膜は第一次の熱処理を行
っても化学反応によって変化せず、引き続き行う工程
で、ウェットエッチング液により液中に溶出する。その
結果、以降の第二次の熱処理により形成されるＰ型ゲー
ト電極上のコバルトダイシリサイド（ＣｏＳｉ2 ）膜の
膜厚が減少し、シリサイド膜の層抵抗値は高くなる。
ッタ堆積し、金属シリサイド膜を形成した場合、当初生
成されるダイコバルトシリサイド（Ｃｏ2 Ｓｉ）の核成
長が十分進まないまま、コバルトモノシリサイド（Ｃｏ
Ｓｉ）膜が形成されることにより、堆積した金属コバル
トがシリコンと反応してダイコバルトシリサイドになる
反応が抑制される。このため、未反応の金属コバルトが
残存し、その酸化が起こってコバルト酸化物の膜が形成
される。このコバルト酸化物の膜は第一次の熱処理を行
っても化学反応によって変化せず、引き続き行う工程
で、ウェットエッチング液により液中に溶出する。その
結果、以降の第二次の熱処理により形成されるＰ型ゲー
ト電極上のコバルトダイシリサイド（ＣｏＳｉ2 ）膜の
膜厚が減少し、シリサイド膜の層抵抗値は高くなる。
【００２４】
【発明の実施の形態】次に本発明の各実施の形態につい
て図面を用いて説明する。本発明に係る半導体装置の製
造方法の第一の実施形態を図１（ａ）〜（ｄ）に示し、
その（ａ）〜（ｄ）は本発明による半導体装置の製造方
法の第一の実施形態の各工程の素子断面図を示す。
て図面を用いて説明する。本発明に係る半導体装置の製
造方法の第一の実施形態を図１（ａ）〜（ｄ）に示し、
その（ａ）〜（ｄ）は本発明による半導体装置の製造方
法の第一の実施形態の各工程の素子断面図を示す。
【００２５】まず、図１（ａ）に示すように、シリコン
基板１０１にＮウェル１０２を既知の方法により形成す
る。次いで、フィールド酸化膜としてフィールド酸化膜
１０３を選択酸化法により形成する。このフィールド酸
化膜１０３に囲まれた活性領域に、順次シリコン酸化膜
などのゲート絶縁膜１０４と多結晶シリコンを成長し、
多結晶シリコンにリンを既知の手法によりドープして多
結晶シリコンの電気抵抗の低減を図る。
基板１０１にＮウェル１０２を既知の方法により形成す
る。次いで、フィールド酸化膜としてフィールド酸化膜
１０３を選択酸化法により形成する。このフィールド酸
化膜１０３に囲まれた活性領域に、順次シリコン酸化膜
などのゲート絶縁膜１０４と多結晶シリコンを成長し、
多結晶シリコンにリンを既知の手法によりドープして多
結晶シリコンの電気抵抗の低減を図る。
【００２６】次いで、既知の手法であるフォトリソグラ
フィー法とドライエッチング法により、多結晶シリコン
をパターニングして、図１（ａ）に示すように、ゲート
電極１０５を形成する。次に、フォトリソグラフィー法
とイオン注入法により、低濃度のＮ型不純物層１０６と
低濃度のＰ型不純物層１０７を形成する。次いで、ゲー
ト電極の側面にシリコン酸化膜あるいはシリコン窒化膜
から成るサイドウォール・スペーサ１０８を既知のＣＶ
Ｄ技術とエッチング技術を用いて形成する。
フィー法とドライエッチング法により、多結晶シリコン
をパターニングして、図１（ａ）に示すように、ゲート
電極１０５を形成する。次に、フォトリソグラフィー法
とイオン注入法により、低濃度のＮ型不純物層１０６と
低濃度のＰ型不純物層１０７を形成する。次いで、ゲー
ト電極の側面にシリコン酸化膜あるいはシリコン窒化膜
から成るサイドウォール・スペーサ１０８を既知のＣＶ
Ｄ技術とエッチング技術を用いて形成する。
【００２７】次に、図１（ｂ）に示すように、フォトリ
ソグラフィー法とイオン注入法により、Ｎ型不純物層の
ソース・ドレイン領域とＰ型不純物層のソース・ドレイ
ン領域を形成する。かかるプロセスによって、ＬＤＤ構
造としてＮ型ソース・ドレイン領域１０９、Ｐ型ソース
・ドレイン領域１１０が形成される。
ソグラフィー法とイオン注入法により、Ｎ型不純物層の
ソース・ドレイン領域とＰ型不純物層のソース・ドレイ
ン領域を形成する。かかるプロセスによって、ＬＤＤ構
造としてＮ型ソース・ドレイン領域１０９、Ｐ型ソース
・ドレイン領域１１０が形成される。
【００２８】次いで、ゲート電極である多結晶シリコン
の表面とシリコン基板表面の自然酸化膜を除去し、マグ
ネトロンスパッタ装置を用いて、高融点金属であるコバ
ルトを２００℃程度の温度で加熱しながらスパッタを行
い、コバルト膜１１１を形成し、さらに同時に表面反応
によって多結晶シリコン膜であるゲート電極１０５の表
面および、ソース・ドレイン領域１０９，１１０と接触
するコバルト膜１１１のみが反応し、Ｐ型ならびにＮ型
ゲート電極およびソース・ドレイン領域上でダイコバル
トモノシリサイド膜１１２のみが形成される。然る後に
大気にさらすことなく別に設けたスパッタチャンバにて
さらにコバルトを３００℃以上４００℃以下の温度で加
熱しながらスパッタ成膜することにより、ダイコバルト
モノシリサイド膜１１２の核成長が起こる。
の表面とシリコン基板表面の自然酸化膜を除去し、マグ
ネトロンスパッタ装置を用いて、高融点金属であるコバ
ルトを２００℃程度の温度で加熱しながらスパッタを行
い、コバルト膜１１１を形成し、さらに同時に表面反応
によって多結晶シリコン膜であるゲート電極１０５の表
面および、ソース・ドレイン領域１０９，１１０と接触
するコバルト膜１１１のみが反応し、Ｐ型ならびにＮ型
ゲート電極およびソース・ドレイン領域上でダイコバル
トモノシリサイド膜１１２のみが形成される。然る後に
大気にさらすことなく別に設けたスパッタチャンバにて
さらにコバルトを３００℃以上４００℃以下の温度で加
熱しながらスパッタ成膜することにより、ダイコバルト
モノシリサイド膜１１２の核成長が起こる。
【００２９】次に、図１（ｃ）に示すように、窒素雰囲
気中で５００℃以上の急速熱処理（ＲＴＡ）することに
より、多結晶シリコン膜であるゲート電極１０５の表面
および、ソース・ドレイン領域１０９，１１０と接触す
るダイコバルトモノシリサイド膜のみがコバルトモノシ
リサイド若しくはコバルトダイシリサイドの膜１１３を
形成する。またこの際、フィールド酸化膜１０３および
サイドウォール・スペーサ１０８と接触するコバルト膜
１１１は一部酸化された膜となる。
気中で５００℃以上の急速熱処理（ＲＴＡ）することに
より、多結晶シリコン膜であるゲート電極１０５の表面
および、ソース・ドレイン領域１０９，１１０と接触す
るダイコバルトモノシリサイド膜のみがコバルトモノシ
リサイド若しくはコバルトダイシリサイドの膜１１３を
形成する。またこの際、フィールド酸化膜１０３および
サイドウォール・スペーサ１０８と接触するコバルト膜
１１１は一部酸化された膜となる。
【００３０】次に、図１（ｄ）に示すように、塩酸およ
び過酸化水素の混合水溶液にシリコン基板を液浸するこ
とにより、選択的にウェットエッチングし、未反応若し
くは一部酸化されたコバルト膜のみを除去する。次い
で、前述のＲＴＡよりも高温のＲＴＡ（８００℃）を行
い、コバルトダイシリサイド膜（１１４）を形成する。
び過酸化水素の混合水溶液にシリコン基板を液浸するこ
とにより、選択的にウェットエッチングし、未反応若し
くは一部酸化されたコバルト膜のみを除去する。次い
で、前述のＲＴＡよりも高温のＲＴＡ（８００℃）を行
い、コバルトダイシリサイド膜（１１４）を形成する。
【００３１】このようにして製造されたＭＯＳ型電界効
果トランジスタの、Ｎ型ソース・ドレイン領域、Ｐ型ソ
ース・ドレイン領域、Ｎ型ゲート電極、Ｐ型ゲート電極
上に自己整合的に形成されたコバルトダイシリサイド層
は、良好な表面形状でかつ低抵抗化されている。
果トランジスタの、Ｎ型ソース・ドレイン領域、Ｐ型ソ
ース・ドレイン領域、Ｎ型ゲート電極、Ｐ型ゲート電極
上に自己整合的に形成されたコバルトダイシリサイド層
は、良好な表面形状でかつ低抵抗化されている。
【００３２】本発明による半導体装置の製造方法の第二
の実施形態の各工程の素子断面図を示す。まず、上記の
第一の実施形態と同一の工程にて、ゲート電極１０５、
サイドウォール・スペーサ１０８ならびにＬＤＤ構造と
してＮ型ソース・ドレイン領域１０９、Ｐ型ソース・ド
レイン領域１１０を形成する。
の実施形態の各工程の素子断面図を示す。まず、上記の
第一の実施形態と同一の工程にて、ゲート電極１０５、
サイドウォール・スペーサ１０８ならびにＬＤＤ構造と
してＮ型ソース・ドレイン領域１０９、Ｐ型ソース・ド
レイン領域１１０を形成する。
【００３３】次いで、ゲート電極である多結晶シリコン
の表面とシリコン基板表面の自然酸化膜を除去し、マグ
ネトロンスパッタ装置を用いて、高融点金属であるコバ
ルトを２００℃程度の温度で加熱しながらスパッタを行
い、コバルト膜１１１を形成し、さらに同時に表面反応
によって多結晶シリコン膜であるゲート電極１０５の表
面および、ソース・ドレイン領域１０９，１１０と接触
するコバルト膜１１１のみが反応し、Ｐ型ならびにＮ型
ゲート電極およびソース・ドレイン領域上でダイコバル
トモノシリサイド膜１１２のみが形成される。然る後
に、大気にさらすことなく別に設けたスパッタチャンバ
にてさらにコバルトを３００℃以上４００℃以下の温度
で加熱することにより、ダイコバルトモノシリサイド膜
１１２の核成長が進み、結晶化が促進される。
の表面とシリコン基板表面の自然酸化膜を除去し、マグ
ネトロンスパッタ装置を用いて、高融点金属であるコバ
ルトを２００℃程度の温度で加熱しながらスパッタを行
い、コバルト膜１１１を形成し、さらに同時に表面反応
によって多結晶シリコン膜であるゲート電極１０５の表
面および、ソース・ドレイン領域１０９，１１０と接触
するコバルト膜１１１のみが反応し、Ｐ型ならびにＮ型
ゲート電極およびソース・ドレイン領域上でダイコバル
トモノシリサイド膜１１２のみが形成される。然る後
に、大気にさらすことなく別に設けたスパッタチャンバ
にてさらにコバルトを３００℃以上４００℃以下の温度
で加熱することにより、ダイコバルトモノシリサイド膜
１１２の核成長が進み、結晶化が促進される。
【００３４】次に、本発明の第一の実施形態と同一の工
程にて、窒素雰囲気中で５００℃以上の急速熱処理（Ｒ
ＴＡ）、塩酸および過酸化水素の混合水溶液を用いた選
択的ウェットエッチング、高温のＲＴＡ（８００℃）を
行い、コバルトダイシリサイド膜２１４を形成する。
程にて、窒素雰囲気中で５００℃以上の急速熱処理（Ｒ
ＴＡ）、塩酸および過酸化水素の混合水溶液を用いた選
択的ウェットエッチング、高温のＲＴＡ（８００℃）を
行い、コバルトダイシリサイド膜２１４を形成する。
【００３５】このようにして製造されたＭＯＳ型電界効
果トランジスタの、Ｎ型ソース・ドレイン領域、Ｐ型ソ
ース・ドレイン領域、Ｎ型ゲート電極、Ｐ型ゲート電極
上に自己整合的に形成されたコバルトダイシリサイド層
は、良好な表面形状でかつ低抵抗化されている。
果トランジスタの、Ｎ型ソース・ドレイン領域、Ｐ型ソ
ース・ドレイン領域、Ｎ型ゲート電極、Ｐ型ゲート電極
上に自己整合的に形成されたコバルトダイシリサイド層
は、良好な表面形状でかつ低抵抗化されている。
【００３６】［実験例１］アネルバ（株）製のモデル番
号Ｉ−１０６０装置に２チャンバスパッタリングチャン
バを設置し実験を行った。以下に、実験装置の仕様を示
す。
号Ｉ−１０６０装置に２チャンバスパッタリングチャン
バを設置し実験を行った。以下に、実験装置の仕様を示
す。
【００３７】 スパッタリング成膜材料：コバルト ウェハー寸法：２００ｍｍ径 上述の実験装置で、シリコン基板上に以下の条件でコバ
ルトをスパッタし、ゲート電極ならびに拡散層上にコバ
ルト膜を成膜した。
ルトをスパッタし、ゲート電極ならびに拡散層上にコバ
ルト膜を成膜した。
【００３８】 スパッタリング条件 第１次スパッタチャンバホルダ温度：２００℃ 第２次スパッタチャンバホルダ温度：３５０℃ チャンバ圧力：３〜８ｍＴｏｒｒ 第２次スパッタ後チャンバ内加熱時間：２分 成膜量：５０オングストローム（第１次）、５０オング
ストローム（第２次） 計１００オングストローム。
ストローム（第２次） 計１００オングストローム。
【００３９】上述の実験条件でＰ型ゲート電極ならびに
拡散層上の層抵抗値を調べた。図２（ａ），（ｂ）に、
縦軸に層抵抗値を横軸にゲート幅（図２（ａ））、拡散
層幅（図２（ｂ））をとった結果を示す。参考データと
して、従来例である、スパッタ温度４５０℃にて１段階
で１００オングストロームスパッタ成膜した場合の結果
を併せて示してある。
拡散層上の層抵抗値を調べた。図２（ａ），（ｂ）に、
縦軸に層抵抗値を横軸にゲート幅（図２（ａ））、拡散
層幅（図２（ｂ））をとった結果を示す。参考データと
して、従来例である、スパッタ温度４５０℃にて１段階
で１００オングストロームスパッタ成膜した場合の結果
を併せて示してある。
【００４０】図２（ａ），（ｂ）からわかる通り、従来
例では、スパッタ温度４５０℃にて１段階で１００オン
グストロームスパッタ成膜した場合、Ｐ型ゲート電極
上、ソース・ドレイン領域上でスパッタ堆積したコバル
ト全量がシリサイド反応していないことにより、コバル
トダイシリサイド膜の膜厚が減少して高抵抗化している
が、本発明による本実施例では、低抵抗化していること
がわかる。
例では、スパッタ温度４５０℃にて１段階で１００オン
グストロームスパッタ成膜した場合、Ｐ型ゲート電極
上、ソース・ドレイン領域上でスパッタ堆積したコバル
ト全量がシリサイド反応していないことにより、コバル
トダイシリサイド膜の膜厚が減少して高抵抗化している
が、本発明による本実施例では、低抵抗化していること
がわかる。
【００４１】［実験例２］アネルバ（株）製のモデル番
号Ｉ−１０６０装置に２チャンバスパッタリングチャン
バを設置し実験を行った。以下に、実験装置の仕様を示
す。
号Ｉ−１０６０装置に２チャンバスパッタリングチャン
バを設置し実験を行った。以下に、実験装置の仕様を示
す。
【００４２】 スパッタリング成膜材料：コバルト ウェハー寸法：２００ｍｍ径 上述の実験装置で、シリコン基板上に以下の条件でコバ
ルトをスパッタし、ゲート電極ならびに拡散層上にコバ
ルト膜を成膜した。
ルトをスパッタし、ゲート電極ならびに拡散層上にコバ
ルト膜を成膜した。
【００４３】 スパッタリング条件 スパッタチャンバホルダ温度：２００℃ スパッタ後のアニール用チャンバホルダ温度：３５０℃ チャンバ圧力：３〜８ｍＴｏｒｒ アニールチャンバ内加熱時間：２分 成膜量：１００オングストローム。
【００４４】上述の実験条件でゲート電極ならびに拡散
層上の層抵抗値を調べた。図３（ａ），（ｂ）に、縦軸
に層抵抗値を横軸にゲート幅（図３（ａ））、拡散層幅
（図３（ｂ））をとった結果を示す。参考データとし
て、従来例である、スパッタ温度４５０℃にて１００オ
ングストロームスパッタ成膜し、そのまま２分間加熱保
持した場合の結果を併せて示してある。
層上の層抵抗値を調べた。図３（ａ），（ｂ）に、縦軸
に層抵抗値を横軸にゲート幅（図３（ａ））、拡散層幅
（図３（ｂ））をとった結果を示す。参考データとし
て、従来例である、スパッタ温度４５０℃にて１００オ
ングストロームスパッタ成膜し、そのまま２分間加熱保
持した場合の結果を併せて示してある。
【００４５】図３（ａ），（ｂ）からわかる通り、従来
例では、スパッタ温度４５０℃にて１００オングストロ
ームスパッタ成膜し、そのまま２分間加熱保持した場
合、Ｐ型ゲート電極上、ソース・ドレイン領域上でスパ
ッタ堆積したコバルト全量がシリサイド反応していない
ことにより、コバルトダイシリサイド膜の膜厚が減少し
て高抵抗化しているが、本発明による本実施例では、低
抵抗化していることがわかる。
例では、スパッタ温度４５０℃にて１００オングストロ
ームスパッタ成膜し、そのまま２分間加熱保持した場
合、Ｐ型ゲート電極上、ソース・ドレイン領域上でスパ
ッタ堆積したコバルト全量がシリサイド反応していない
ことにより、コバルトダイシリサイド膜の膜厚が減少し
て高抵抗化しているが、本発明による本実施例では、低
抵抗化していることがわかる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に選択的に形成される絶縁膜間に高融点金
属シリサイド層を形成する半導体装置の製造法におい
て、高温スパッタリング法により成膜したコバルト膜を
未反応の層なくすべてシリサイド化したため、Ｐ型ゲー
ト電極ならびにソース・ドレイン領域上で、低抵抗化を
図るＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を
より低抵抗化して製造することができる。
半導体基板上に選択的に形成される絶縁膜間に高融点金
属シリサイド層を形成する半導体装置の製造法におい
て、高温スパッタリング法により成膜したコバルト膜を
未反応の層なくすべてシリサイド化したため、Ｐ型ゲー
ト電極ならびにソース・ドレイン領域上で、低抵抗化を
図るＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を
より低抵抗化して製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の各工程での素子断面図で
ある。
ある。
【図２】本発明の第１の実施の形態で形成したコバルト
シリサイドの層抵抗値の配線幅依存性と、従来方法で形
成したコバルトシリサイドの層抵抗値の配線幅依存性を
比較して示した図である。
シリサイドの層抵抗値の配線幅依存性と、従来方法で形
成したコバルトシリサイドの層抵抗値の配線幅依存性を
比較して示した図である。
【図３】本発明の第２の実施の形態で形成したコバルト
シリサイドの層抵抗値の配線幅依存性と、従来方法で形
成したコバルトシリサイドの層抵抗値の配線幅依存性を
比較して示した図である。
シリサイドの層抵抗値の配線幅依存性と、従来方法で形
成したコバルトシリサイドの層抵抗値の配線幅依存性を
比較して示した図である。
【図４】従来方法の一例の各工程での素子断面図であ
る。
る。
１０１ シリコン基板 １０２ Ｎウェル １０３ フィールド酸化膜 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ Ｎ型不純物層 １０７ Ｐ型不純物層 １０８ サイドウォール・スペーサ １０９ Ｎ型ソース・ドレイン領域 １１０ Ｐ型ソース・ドレイン領域 １１１ コバルト膜 １１２ ダイコバルトモノシリサイド膜 １１３ コバルトモノシリサイド若しくはコバルトダイ
シリサイドの膜 １１４ コバルトダイシリサイド膜
シリサイドの膜 １１４ コバルトダイシリサイド膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC01 CC05 DD04 DD23 DD37 DD64 DD79 DD80 DD83 DD84 FF14 GG09 GG10 HH16 5F040 DC01 EC01 EC07 EC13 EF02 EH01 EH07 FA05 FA07 FB01 FC19
Claims (6)
- 【請求項１】 半導体基板上に選択的に形成された絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法であって、コバルト膜を２００℃程度の温度で
スパッタ成膜する工程と、しかる後に、引き続き大気に
さらすことなく前記コバルト膜を３００℃以上４００℃
以下の温度でスパッタ成膜する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に選択的に形成された絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法であって、コバルト膜を２００℃程度の温度で
スパッタ成膜する工程と、しかる後に、引き続き大気に
さらすことなく３００℃以上４００℃以下の温度で２分
以上加熱する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項３】 半導体素子の拡散層電極、ゲート電極の
少なくとも一つが形成されたシリコン基板の全面に、コ
バルトを堆積してコバルト膜を形成後、熱処理して前記
コバルト膜との界面にコバルトシリサイド層を形成する
半導体装置の製造方法であって、前記コバルト膜を２０
０℃程度の温度でスパッタ成膜する工程と、しかる後に
引き続き大気にさらすことなくコバルト膜を３００℃以
上４００℃以下の温度でスパッタ成膜する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体素子の拡散層電極、ゲート電極の
少なくとも一つが形成されたシリコン基板の全面に、コ
バルトを堆積してコバルト膜を形成後、熱処理して前記
コバルト膜との界面にコバルトシリサイド層を形成する
半導体装置の製造方法であって、前記コバルト膜を２０
０℃程度の温度でスパッタ成膜する工程と、しかる後に
引き続き大気にさらすことなく３００℃以上４００℃以
下の温度で２分以上加熱する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記基板のＰ型ゲート電極、Ｐ型ソース
・ドレイン領域、Ｎ型ゲート電極、Ｎ型ソース・ドレイ
ン領域上に同時にスパッタ成膜することを特徴とする請
求項１〜４いずれか記載の半導体装置の製造方法。 - 【請求項６】 前記Ｐ型ゲート電極、Ｐ型ソース・ドレ
イン領域、Ｎ型ゲート電極、Ｎ型ソース・ドレイン領域
上を同時に自己整合的にシリサイド化するようにしたこ
とを特徴とする請求項５記載の半導体装置の製造方法。
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| US6632750B2 (en) * | 2000-07-31 | 2003-10-14 | Hitachi, Ltd. | Manufacturing method of semiconductor integrated circuit device |
| US6797598B2 (en) * | 2002-08-22 | 2004-09-28 | The Board Of Trustees Of The University Of Illinois | Method for forming an epitaxial cobalt silicide layer on MOS devices |
| JP2004102367A (ja) * | 2002-09-04 | 2004-04-02 | Hitachi Ltd | 需給計画方法およびシステム |
| KR100562310B1 (ko) * | 2003-04-08 | 2006-03-22 | 동부아남반도체 주식회사 | 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자 |
| CN100437916C (zh) * | 2005-04-25 | 2008-11-26 | 恩益禧电子股份有限公司 | 半导体器件的制造方法 |
| JP5117740B2 (ja) * | 2007-03-01 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7700481B2 (en) * | 2007-06-25 | 2010-04-20 | Texas Instruments Incorporated | Method for reliably removing excess metal during metal silicide formation |
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|---|---|---|---|---|
| JPH0874045A (ja) | 1994-09-12 | 1996-03-19 | Mitsubishi Materials Corp | 成膜中にパーティクル発生の少ないスパッタリング用Ｃｏシリサイド焼結ターゲット材 |
| JP2586345B2 (ja) * | 1994-10-14 | 1997-02-26 | 日本電気株式会社 | コバルトシリサイド膜より成る半導体装置及び該装置の製造方法 |
| JPH08186085A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
| JP2820122B2 (ja) | 1995-06-23 | 1998-11-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5780361A (en) * | 1995-06-23 | 1998-07-14 | Nec Corporation | Salicide process for selectively forming a monocobalt disilicide film on a silicon region |
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| JP3629326B2 (ja) * | 1996-02-20 | 2005-03-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JPH09283464A (ja) * | 1996-04-09 | 1997-10-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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-
1999
- 1999-02-24 JP JP04563999A patent/JP3175725B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-17 US US09/505,666 patent/US6337272B1/en not_active Expired - Fee Related
- 2000-02-23 KR KR1020000008660A patent/KR100350600B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
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| US6337272B1 (en) | 2002-01-08 |
| KR20000062597A (ko) | 2000-10-25 |
| KR100350600B1 (ko) | 2002-08-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |