KR20080049483A - 확산 방지막을 포함하는 상변화 메모리 소자 및 그제조방법 - Google Patents
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Abstract
상변화 메모리 소자 및 그 제조방법에 관해 개시되어 있다. 여기서 본 발명은 스위칭 소자와 이에 연결되는 스토리지 노드를 포함하고, 상기 스토리지 노드는 하부전극과 상부전극, 상기 하부전극 및 상기 상부전극 사이에 개재된 상변화층, 상기 상부전극과 상기 상변화층 사이에 개재된 Ti-Te계 확산 방지막을 포함하는 것을 특징으로 하는 상변화 메모리 소자 및 그 제조 방법을 제공한다. 상기 Ti-Te계 확산 방지막은 TixTe1-x 막(0<x<0.5)일 수 있다.
Description
도 1은 종래 기술에 따른 상변화 메모리 소자의 스토리지 노드에 대한 투과 전자 현미경(TEM) 이미지이다.
도 2는 도 1의 스토리지 노드를 열처리한 후 측정한 HAADF-STEM 이미지이다.
도 3은 도 2의 a-a'선에 따른 성분 프로파일을 나타낸 EDS 데이터다.
도 4는 본 발명의 제1 구현예에 따른 상변화 메모리 소자의 개략적 단면도이다.
도 5는 본 발명의 제2 구현예에 따른 상변화 메모리 소자의 개략적 단면도이다.
도 6은 본 발명의 제1 구현예에 따른 상변화 메모리 소자의 스토리지 노드의 TEM 이미지이다.
도 7은 도 1의 스토리지 노드를 열처리한 후 측정한 HAADF-STEM 이미지이다.
도 8은 도 7의 a-a'선에 따른 성분 프로파일을 나타낸 EDS 데이터다.
도 9 내지 도 13은 본 발명의 제1 구현예에 따른 상변화 메모리 소자의 제조방법을 단계별로 나타낸 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
10:기판 12, 14:제1 및 제2 불순물영역
16:채널영역 18:게이트 절연막
19:게이트 전극 20:게이트 적층물
22, 32:제1 및 제2 층간 절연층 24:도전성 플러그
30:하부전극 30a:하부전극 콘택층
36:확산 방지막 38:상변화층
39:부착층 40:상부전극
P1:감광막 패턴 S:스토리지 노드
1. 발명의 분야
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 Ti 확산을 방지할 수 있는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
상변화 메모리(phase-change random access memory) 소자는 일반적으로 상변화층이 포함된 스토리지 노드와 이에 연결된 트랜지스터를 포함한다. 상기 상변화 층의 상태는 인가 전압에 따라 결정 상태에서 비정질 상태로 변화되거나 혹은 반대로 변화된다. 곧, 상기 인가 전압이 세트(set) 전압일 때, 상기 상변화층은 비정질 상태에서 결정 상태로 변화된다. 그리고 상기 인가 전압이 리세트(reset) 전압일 때, 상기 상변화층은 결정 상태에서 비정질 상태로 변화된다.
상기 상변화층이 가질 수 있는 결정 상태와 비정질 상태 중 하나는 데이터 1에 대응되고, 나머지는 데이터 0에 대응될 수 있다. 상기 상변화층이 결정 상태일 때의 상기 상변화층의 저항은 상기 상변화층이 비정질 상태에 있을 때의 저항보다 작다. 이는 곧 상기 상변화층이 결정상태일 때 측정되는 전류는 상기 상변화층이 비정질 상태일 때 측정되는 전류보다 작다는 것을 의미한다.
따라서 상기 상변화층에 읽기 전압을 인가하여 측정되는 전류를 기준 전류와 비교함으로써 상기 상변화층에 기록된 데이터를 읽을 수 있다.
현재까지 소개된 상변화 메모리 소자(이하, 종래의 상변화 메모리)는 스토리지 노드에서 상변화층, 예컨대 GST(GeSbTe)층 상에 티타늄(Ti)층과 티타늄 나이트라이드(TiN)층이 순차적으로 적층된다. 상기 TiN층은 상부전극 콘택층으로 사용된다. 그리고 상기 Ti층은 상기 TiN층의 부착력을 높이기 위한 부착층(adhesion layer)으로 사용된다.
그런데 상기 종래의 상변화 메모리에서 쓰기동작이나 읽기동작이 반복되면서 상기 Ti층에서 Ti가 상변화층으로 확산되는 현상이 나타난다. 이에 따라 상변화층의 조성 및 저항이 변하게 되고, 이러한 결과에 따라 종래의 상변화 메모리는 여러 결함이 나타난다. 예를 들면, 종래의 상변화 메모리는 내구성 시험(endurance test)에서 Ti의 확산에 따른 결과로 세트 스턱 결함(set stuck fail)과 리세트 스턱 결함(reset stuck fail)을 나타낸다.
종래 기술에 의한 상변화 메모리의 스토리지 노드에서 Ti가 상변화층으로 확산되는 것은 도 1 내지 도 3을 통해서 알 수 있다.
도 1은 350℃에서 1시간 동안 열처리된 종래의 상변화 메모리의 스토리지 노드에 대한 투과 전자 현미경(TEM) 이미지를 보여준다. 도 1에 보인 스토리지 노드에서 하부전극(2)은 TiN층이고, 상변화층(4)은 GST층이며, 부착층(6)은 Ti층이고, 상부전극(8)은 TiN 전극이다.
도 2는 도 1의 열처리된 스토리지 노드에 대한 HAADF-STEM 이미지를 보여준다. 그리고 도 3은 도 2의 a-a'선에 따른 성분 프로파일을 보여주는 EDS데이터다.
도 3의 Ti 성분 그래프(A1)를 참조하면, Ti이 GST막, 곧 상변화층(4)까지 확산된 것을 알 수 있다. 또한, Te 성분 그래프(A4)를 참조하면, Ti와 높은 결합특성을 가지는 Te이 부착층(6) 방향으로 이동된 것을 알 수 있다.
한편, Ge와 Sb 성분 그래프(A2, A3)를 참조하면, Sb 및 Ge는 Te의 이동과 반대 방향으로, 곧 부착층(6)과 반대되는 방향으로 이동된 것을 볼 수 있는데, 이는 Ti가 상변화층(4)으로 확산되면서 상변화층(4)의 조성이 변화되었음을 의미한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로, 상변화층 상에 적층된 상부 구조물에서 상변화층으로 상변화층의 특성을 저하시키는 불순물이 확산되는 것을 방지할 수 있는 상변화 메모리 소자 를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결되는 스토리지 노드를 포함하고, 상기 스토리지 노드는 하부전극과 상부전극, 상기 하부전극 및 상기 상부전극 사이에 개재된 상변화층, 상기 상부전극과 상기 상변화층 사이에 개재된 Ti-Te계 확산 방지막을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
본 발명의 구현예에 의하면, 상기 Ti-Te계 확산 방지막은 TixTe1-x막(0<x<0.5)일 수 있다. 그리고 상기 Ti-Te계 확산 방지막의 두께는 1∼20nm일 수 있다.
본 발명의 다른 구현예에 의하면, 상기 Ti-Te계 확산 방지막과 상기 상부전극 사이에 부착층이 더 구비될 수 있다. 이때, 상기 부착층은 Ti층일 수 있다.
상기 상변화층은 칼코게나이드 물질층일 수 있다. 이때, 상기 칼코게나이드 물질층은 GeSbTe 계열의 물질층일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서, 상기 스토리지 노드를 형성하는 단계는 하부전극을 형성하는 단계, 상기 하부전극 상에 상변화층을 형성하는 단계, 상기 상변화층 상에 Ti-Te계 확산 방지막을 형성하는 단계 및 상기 Ti-Te계 확산 방지막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법을 제공한다.
본 발명의 구현예에 따르면 상기 Ti-Te계 확산 방지막은 TixTe1-x 막(0<x<0.5)으로 형성할 수 있다. 그리고 상기 Ti-Te계 확산 방지막은 1∼20nm의 두께로 형성할 수 있다. 상기 Ti-Te계 확산 방지막은 스퍼터링, 화학 기상 증착법, 이베포레이터 또는 원자층 증착법으로 형성할 수 있다.
본 발명의 다른 구현예에 따르면, 상기 확산 방지막 상에 상부전극을 형성하는 단계는 상기 확산 방지막 상에 부착층을 형성하는 단계 및 상기 부착층 상에 상부전극을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 부착층은 Ti층일 수 있다.
상기 상변화층은 칼코게나이드 물질로 형성될 수 있다. 이때, 상기 칼코게나이드 물질은 GeSbTe 계열의 물질일 수 있다.
이러한 본 발명을 이용하면, 상변화층 상에 적층된 상부 구조물에서 상변화층으로 Ti이 확산되는 것을 방지할 수 있다. 때문에 Ti 확산에 따른 상변화 메모리소자의 여러 결함을 줄일 수 있는 바, 상변화 메모리 소자의 동작 신뢰성을 높일 수 있다.
이하, 본 발명의 구현예에 따른 상변화 메모리 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들 의 두께는 명세서의 명확성을 위하여 과장되게 도시된 것이다.
도 4는 본 발명의 제1 구현예에 따른 상변화 메모리 소자(이하, 제1 메모리 소자)를 보여준다.
도 4를 참조하면, 기판(10)에 제1 및 제2 불순물 영역(12, 14)이 이격되게 형성되어 있다. 제1 및 제2 불순물 영역(12, 14)은 소정의 도전성 불순물, 예를 들면 n형 불순물이 도핑되어 형성될 수 있다. 제1 및 제2 불순물 영역(12, 14) 중 하나는 소오스이고, 나머지는 드레인일 수 있다. 제1 및 제2 불순물 영역(12, 14) 사이의 기판(10) 상에 게이트 적층물(20)이 존재한다. 게이트 적층물(20) 아래에 채널영역(16)이 존재한다. 게이트 적층물(20)은 순차적으로 적층된 게이트 절연막(18)과 게이트 전극(19)을 포함한다. 제1 및 제2 불순물 영역(12, 14)이 형성된 기판(10)과 게이트 적층물(20)은 트랜지스터를 구성한다. 기판(10) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(22)이 형성되어 있다. 제1 층간 절연층(22)은 실리콘 산화물(SiOx) 또는 실리콘 옥시 나이트라이드(SiOxNy) 등과 같은 유전체 물질로 형성될 수 있다. 제1 층간 절연층(22)에 제2 불순물 영역(14)이 노출되는 제1 콘택홀(h1)이 형성되어 있다. 제1 콘택홀(h1)은 도전성 플러그(24)로 채워져 있다. 제1 층간 절연층(22) 상에 도전성 플러그(24)의 노출된 면을 덮는 하부전극(Bottom Electrode)(30)이 존재한다. 제1 층간 절연층(22) 상에 하부전극(30)을 덮는 제2 층간 절연층(32)이 적층되어 있다. 제2 층간 절연층(32)에 하부전극(30)의 일부 영역이 노출되는 제2 콘택홀(h2)이 형성되어 있다. 제2 콘택홀(h2)은 하부전극 콘택층(30a)으로 채워져 있다. 하부전극 콘택층(30a)은 TiN 또는 TiAlN 등과 같은 도전 성 물질층일 수 있다. 제2 층간 절연층(32)은 제1 층간 절연층(22)과 동일한 물질층일 수 있다. 제2 층간 절연층(32) 상에 하부전극 콘택층(30a)의 노출된 면을 덮는 상변화층(38)이 존재한다. 상변화층(38) 상에 확산 방지막(36) 및 상부전극(40)이 순차적으로 적층되어 있다. 하부전극(30), 하부전극 콘택층(30a), 상변화층(38), 확산 방지막(36) 및 상부전극(40)은 스토리지 노드(storage node)(S)를 이룬다. 이때, 확산 방지막(36)은 부착층 역할을 겸할 수 있다. 그리고 상부전극(40)은, 예를 들면 TiN 전극 또는 TiAlN 전극일 수 있다.
이러한 스토리지 노드(S)에서 상변화층(38)은 GST기반의 칼코게나이드(chalcogenide) 물질로 형성될 수 있다. 예를 들면, 상변화층(38)은 칼코게나이드 합금(chalcogenide alloys), 5A족 원소를 포함하는 안티몬-텔루륨(Sb-Te) 합금, 5A족 원소를 포함하는 안티몬-셀레늄(Sb-Se) 합금, 6A족 원소를 포함하는 안티몬-텔루륨(Sb-Te) 합금, 6A족 원소를 포함하는 안티몬-셀레늄(Sb-Se) 합금, 이원계 상변화 칼코게나이드 합금(binary phase-change chalcogenide alloys), 사원계 상변화 칼코게나이드 합금(quaternary phase-change chalcogenide alloys) 및 복수의 저항 상태를 갖는 전이 금속 산화물(transition metal oxide) 중 어느 하나로 형성될 수 있다.
상기 칼코게나이드 합금은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 질소-게르마늄-안티몬-텔루륨(N-Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 인듐-안티몬-텔레늄(In-Sb-Te), 게르마늄-비스무스-텔루륨(Ge-Bi-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 은-인듐-안티몬-텔루륨(Ag-In-Sb-Te), 금-인듐-안티몬-텔루륨(Au-In-Sb-Te), 게르마늄-인듐-안티몬-텔루륨(Ge-In-Sb-Te), 셀레늄-안티몬-텔레늄(Se-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te) 및 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 중 어느 하나일 수 있다.
상기 5A족 원소를 포함하는 안티몬-텔루륨 합금은 탄탈-안티몬-텔루륨(Ta-Sb-Te), 니오븀-안티몬-텔루륨(Nb-Sb-Te) 및 바나듐-안티몬-텔루륨(V-Sb-Te) 중 어느 하나일 수 있다.
상기 5A족 원소를 포함하는 안티몬-셀레늄 합금은 탄탈-안티몬-셀레늄(Ta-Sb-Se), 니오븀-안티몬-셀레늄(Nb-Sb-Se) 및 바나듐-안티몬-셀레늄 (V-Sb-Se) 중 어느 하나일 수 있다.
상기 6A족 원소를 포함하는 안티몬-텔루륨 합금은 텅스텐-안티몬-텔루륨(W-Sb-Te), 몰리브덴-안티몬-텔루륨(Mo-Sb-Te) 및 크롬-안티몬-텔루륨(Cr-Sb-Te) 중 어느 하나일 수 있다.
상기 6A족 원소를 포함하는 안티몬-셀레늄 합금은 텅스텐-안티몬-셀레늄(W-Sb-Se), 몰리브덴-안티몬-셀레늄(Mo-Sb-Se) 및 크롬-안티몬-셀레늄(Cr-Sb-Se) 중 어느 하나일 수 있다.
상기 이원계 상변화 칼코게나이드 합금은 Ga-Sb, Ge-Sb, In-Sb, In-Se, Sb2-Te3 및Ge-Te 중 어느 하나 이상을 포함할 수 있다.
상기 사원계 상변화 칼코게나이드 합금은 Ag-In-Sb-Te, (Ge-Sn)-Sb-Te, Ge-Sb-(Se-Te) 및 Te81-Ge15-Sb2-S2 중 어느 하나 이상을 포함할 수 있다.
상기 복수의 저항 상태를 갖는 전이 금속 산화물은 NiO, TiO2, HfO, Nb2O5, ZnO, WO3, CoO 및 PCMO(PrxCa(1-x)MnO3)으로 이루어지는 군 중 선택된 적어도 어느 하나일 수 있다.
한편, 상기한 스토리지 노드(S)에서 확산 방지막(36)은 Ti-Te계 물질막일 수 있다.
상기 Ti-Te계 물질막은 Ti 및 Te 성분을 포함하는 물질로 이루어지며, 바람직하게는 TixTe1-x (0<x<0.5)로 표시되는 물질로 이루어질 수 있다. 더욱 바람직하게는 상기 Ti-Te계 물질막은 TixTe1-x (0.2<x<0.4)으로 이루어질 수 있다.
Ti는 Te와 결합력이 높은 성질을 나타낸다. 따라서 Ti 성분이 Te 성분과 함께 박막을 형성하는 경우 Ti 성분이 고정되어, 상변화층(38) 내부로 Ti이 확산되는 것을 방지할 수 있다.
확산 방지막(36)의 두께는 1∼20nm, 바람직하게는 5∼15nm일 수 있다.
스토리지 노드(S)에 확산 방지막(36)을 구비함으로써 상변화층(38)과 상부전극(40) 사이에서 Ti의 확산 현상을 방지할 수 있다. 또는 상변화층(38)과 상부전극(40) 사이의 필링현상을 억제하는 것이 가능하다.
도 5는 본 발명의 제2 구현예에 따른 상변화 메모리 소자(이하, 제2 메모리 소자)를 보여준다.
도 5를 참조하면, 제2 메모리 소자의 주요 구성은 대부분 상기 제1 메모리 소자의 구성과 동일하다. 다만, 상기 제2 메모리 소자는 확산 방지막(36)과 상부전극(40) 사이에 부착층(39)을 구비한다. 부착층(39)은 Ti 계열의 물질층일 수 있다.
부착층(39)은 상변화층(38)과 상부전극(40) 사이의 필링현상을 개선시키는 역할을 한다. 확산 방지막(36)은 부착층(39)에서 상변화층(38)으로 Ti가 직접적으로 확산되는 것을 방지한다. 부착층(39)은 바람직하게는 Ti으로 형성된 단층일 수 있다. 부착층(39)의 두께는 5∼15nm정도이다.
본 발명자는 스토리지 노드(S)에 구비된 확산 방지막(36)의 Ti 확산 차단 특성을 확인하기 위한 실험을 실시하였다.
상기 실험에서는 상술한 바에 따라 스토리지 노드를 형성한 다음, 형성된 스토리지 노드를 350℃에서 1시간 동안 열처리하였다. 이후, 열처리된 스토리지 노드를 대상으로 Ti의 확산 여부를 측정하였다. 이 측정은 TEM, HAADF-STEM 등을 이용하여 수행하였다.
한편, 상기 실험에 사용한 스토리지 노드에서 하부전극 콘택층(30a)은 TiN을 이용하여 형성하였다. 그리고 상변화층(38)은 GST층, 확산 장벽막(36)은 TiTe막, 상부전극(40)은 Ti전극으로 각각 형성하였다.
도 6은 상기 실험에 사용한 열처리 후의 스토리지 노드에 대한 TEM 이미지를 보여주고, 도 7은 상기 열처리된 스토리지 노드에 대한 HAADF-STEM 이미지를 보여준다. 그리고 도 8은 도 7의 a-a'선을 따른 EDS 성분 분석 결과를 보여준다.
도 8에서, Ti 성분에 대한 그래프(G1)와 상변화층(38)의 구성 성분들인 Ge, Sb, Te 성분 그래프들(G2-G4)을 비교 해석하면 Ti는 GST막, 곧 상변화층(38)까지 확산되지 않았음을 알 수 있다.
이러한 사실은 또한 상기 실험과 같은 조건에서 실시한 종래 기술의 상변화 메모리에 대한 측정 결과를 나타내는 도 3의 Ti 성분 그래프(A1)와 도 8의 Ti 성분 그래프(G1)의 비교를 통해서도 쉽게 알 수 있다.
다음에는 본 발명의 제1 구현예에 따른 상변화 메모리 소자의 제조 방법에 대해 설명한다.
하기 설명에서 소개되는 물질층은 반도체 메모리 소자의 제조공정에서 통상적으로 이용되는 기상 증착법, 즉 PVD(physical vapor deposition)와 CVD(chemical vapor deposition)의 범주에 드는 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 또는 이베퍼레이션(evaporation) 방법에 의해 형성될 수 있다. 이들 공정은 널리 알려져 있으므로 이들에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 기판(10)의 주어진 영역 상에 게이트 적층물(20)을 형성한다. 게이트 적층물(20)은 게이트 절연막(18)과 게이트 전극(19)을 순차적으로 적층하여 형성할 수 있다. 게이트 적층물(20)을 마스크로 사용하고 기판(10)에 도전성 불순물을 이온 주입한다. 상기 도전성 불순물은, 예를 들면 n형 불순물일 수 있다. 상기 도전성 불순물 주입 결과, 게이트 적층물(20)을 사이에 두고 기판(10)에 제1 및 제2 불순물 영역(12, 14)이 형성된다. 제1 및 제2 불순물 영역(12, 14) 중 하나는 소오스로, 나머지는 드레인으로 사용될 수 있다. 따라서 제1 및 제2 불순물 영역(12, 14)이 형성되면서 기판(10)에 스위칭 소자의 하나인 트랜지스터가 형성된다. 기판(10)의 게이트 절연막(18) 바로 아래 영역, 곧 제1 및 제2 불순물 영역(12, 14) 사이의 영역은 채널영역(16)이 된다.
도 10을 참조하면, 기판(10) 상에 상기 트랜지스터를 덮는 제1 층간 절연 층(22)을 형성한다. 제1 층간 절연층(22)은 SiOx 또는 SiOxNy 등과 같은 유전체 물질로 형성할 수 있다. 제1 층간 절연층(22)에 제2 불순물 영역(14)이 노출되는 제1 콘택홀(h1)을 형성한다. 제1 콘택홀(h1)을 도전성 물질을 채워 도전성 플러그(24)를 형성한다. 제1 층간 절연층(22) 상에 도전성 플러그(24)의 노출된 면을 덮는 하부전극(30)을 형성한다. 하부전극(30)은 TiN 또는 TiAlN으로 형성할 수 있다. 또한, 하부전극(30)은 금속 이온으로 Ag, Au, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 및 Mg로 이루어진 군 중에서 선택된 어느 하나를 포함하는 실리사이드(silicide)로 형성할 수 있다. 하부전극(30)은 CVD, ALD, 금속이온 주입에 의한 열처리 등의 방법으로 형성할 수 있으나, 이러한 방법들로 제한되지 않는다.
도 11을 참조하면, 제1 층간절연층(22) 상에 하부 전극(30)을 덮는 제2 층간 절연층(32)을 형성한다. 제2 층간 절연층(32)은 SiOx 또는 SiOxNy 등과 같은 유전체 물질로 형성할 수 있다. 제2 층간 절연층(32)에 하부 전극(30)의 상부면의 일부가 노출되는 제2 콘택홀(h2)을 형성한다. 제2 콘택홀(h2)을 TiN 또는 TiAlN 물질로 채워 하부전극 콘택층(30a)을 형성한다. 하부전극 콘택층(30a)은 저항성 발열체(resistive heater)이다. 하부전극 콘택층(30a)의 상부면의 폭은 하부 전극(30)의 상부면의 폭보다 좁다.
도 12를 참조하면, 제2 층간 절연층(32) 상에 하부전극 콘택층(30a)의 상부면을 덮는 상변화층(38), 확산 방지막(36) 및 상부전극(40)을 순차적으로 적층한 다. 이와 같은 적층 구조에서 확산 방지막(36)은 부착층 역할을 겸할 수 있다. 상변화층(38), 확산 방지막(36) 및 상부전극(40)은 도 4의 설명에서 언급한 바와 같은 물질로 형성할 수 있다. 확산 방지막(36)의 두께 또한 도 4에서 설명한 바와 같다. 확산 방지막(36)은 기상 증착법(vapor deposition)으로 형성할 수 있는데, 예를 들면 스퍼터링, MOCVD 또는 이베퍼레이션 방법으로 형성할 수 있다. 상부전극(40)은 CVD, ALD, 스퍼터링 또는 이베퍼레이션 등의 방법으로 형성할 수 있다.
스퍼터링 방법으로 확산 방지막(36)을 형성하는 경우, Te 타겟에 대해 스퍼터링 파워(power)를 30W로 고정하고, Ti 타겟에 대해서는 스퍼터링 파워를 30~100W로 가변시킨다. 이렇게 하여 확산 방지막(36)의 조성을 변화시킬 수 있다. Ti 타겟에 인가되는 스퍼터링 파워(power)는 바람직하게는 50~80W로 제어할 수 있으나, 적정 파워 수치는 타겟의 크기에 따라 결정될 수 있다. 이러한 스퍼터링 방법에서 확산 방지막(36)의 증착 온도는 150℃∼350℃에서 제어하는 것이 바람직한데, 보다 바람직하게는 200℃정도로 제어할 수 있다.
상부전극(40)을 형성한 다음, 상부전극(40) 상에 도 4의 스토리지 노드(S)가 형성될 영역을 한정하는 감광막 패턴(P1)을 형성한다. 감광막 패턴(P1)을 식각 마스크로 사용하여 상부전극(40), 확산 방지막(36) 및 상변화층(38)을 순차적으로 식각한다. 이후, 감광막 패턴(P1)을 제거하면, 도 13에 도시한 바와 같이 하부전극(30), 하부전극 콘택층(30a), 상변화층(38), 확산 방지막(36) 및 상부전극(40)으로 이루어진 스토리지 노드(S)가 형성된다.
한편, 상기한 스토리지 노드(S) 형성 과정에 물질막을 추가할 수 있다. 예를 들면, 확산 방지막(36)과 상부전극(40) 사이에 Ti계 부착층을 더 형성할 수 있다. 따라서 스토리지 노드(S)는 확산 방지막(36), Ti계 부착층 및 상부전극(40)이 순차적으로 적층된 구조로 형성될 수도 있다. 이렇게 함으로써, 상변화층(38)과 상부전극(40) 사이의 부착력을 높일 수 있다. 부착층의 형성은 선택적이다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 확산 방지막을 구비하는 조건으로 스토리지 노드의 구성을 다양하게 변형할 수 있을 것이고, 하부전극과 도전성 플러그를 거치지 않고 하부전극 콘택층이 직접 트랜지스터에 접촉되도록 형성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자는 상변화층(38)의 상부면 상에 확산 방지막(36)을 구비한다. 이에 따라 상변화층(38) 상에 적층된 상부 구조물, 예컨대 상부전극(40) 및/또는 Ti계 부착층으로부터 상변화층(38)의 특성을 저하시키는 불순물, 예를 들면 Ti이 상변화층(38)으로 확산되는 것을 막을 수 있다.따라서 Ti이 상변화층(38)으로 확산됨에 따른 상변화층(38)의 특성 저하에 기인한 상변화 메모리 소자의 여러 결함들, 예컨대 세트/리세트 결함, 내구성 시험에서 나타나는 결함등을 개선할 수 있다. 따라서 본 발명의 상변화 메모리 소자를 이용하 면 상기 결함으로 인해 신뢰성이 낮아지는 것을 방지할 수 있는 바, 결국 소자의 신뢰성이 높아지게 된다.
Claims (15)
- 스위칭 소자; 및상기 스위칭 소자에 연결되는 스토리지 노드를 포함하고,상기 스토리지 노드는,하부전극과 상부전극, 상기 하부전극 및 상기 상부전극 사이에 개재된 상변화층, 상기 상부전극과 상기 상변화층 사이에 개재된 Ti-Te계 확산 방지막을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
- 제 1 항에 있어서, 상기 Ti-Te계 확산 방지막은 TixTe1-x 막(0<x<0.5)인 것을 특징으로 하는 상변화 메모리 소자.
- 제 2 항에 있어서, 상기 Ti-Te계 확산 방지막의 두께는 1∼20nm인 것을 특징으로 하는 상변화 메모리 소자.
- 제 1 항에 있어서, 상기 Ti-Te계 확산 방지막과 상기 상부전극 사이에 부착층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
- 제 4 항에 있어서, 상기 부착층은 Ti층인 것을 특징으로 하는 상변화 메모리 소자.
- 제 1 항에 있어서, 상기 상변화층은 칼코게나이드 물질층인 것을 특징으로 하는 상변화 메모리 소자.
- 제 6 항에 있어서, 상기 칼코게나이드 물질층은 GeSbTe 계열의 물질층인 것을 특징으로 하는 상변화 메모리 소자.
- 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서,상기 스토리지 노드를 형성하는 단계는,하부전극을 형성하는 단계;상기 하부전극 상에 상변화층을 형성하는 단계;상기 상변화층 상에 Ti-Te계 확산 방지막을 형성하는 단계; 및상기 Ti-Te계 확산 방지막 상에 상부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 Ti-Te계 확산 방지막은 TixTe1-x 막(0<x<0.5)으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 Ti-Te계 확산 방지막은 1∼20nm의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 Ti-Te계 확산 방지막은 스퍼터링, 화학 기상 증착법, 이베포레이터 또는 원자층 증착법으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 확산 방지막 상에 상부전극을 형성하는 단계는,상기 확산 방지막 상에 부착층을 형성하는 단계; 및상기 부착층 상에 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
- 제 12 항에 있어서, 상기 부착층은 Ti층인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
- 제 8 항에 있어서, 상기 상변화층은 칼코게나이드 물질로 형성되는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
- 제 14 항에 있어서, 상기 칼코게나이드 물질은 GeSbTe 계열의 물질인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
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