CN108122822B - 半导体器件的制备方法 - Google Patents
半导体器件的制备方法 Download PDFInfo
- Publication number
- CN108122822B CN108122822B CN201611076310.7A CN201611076310A CN108122822B CN 108122822 B CN108122822 B CN 108122822B CN 201611076310 A CN201611076310 A CN 201611076310A CN 108122822 B CN108122822 B CN 108122822B
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- semiconductor device
- filling structure
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种半导体器件的制备方法,包括:提供半导体衬底,在所述半导体衬底表面自下至上依次形成第一多晶硅层及第一介质层;刻蚀所述第一介质层及第一多晶硅层,形成暴露出所述半导体衬底的沟槽;在所述沟槽中形成填充结构;在所述第一介质层及所述填充结构上形成第二多晶硅;刻蚀所述第二多晶硅层,暴露出所述填充结构及所述填充结构周围的部分所述第一介质层;去除所述填充结构。本发明中,避免刻蚀第二多晶硅层过程中形成残留,防止第一多晶硅层与第二多晶硅层短接,改善器件性能,提高良率。
Description
技术领域
本发明涉及半导体集成电路制造技术领域,尤其涉及一种半导体器件的制备方法。
背景技术
随着半导体技术的不断发展,半导体器件的关键尺寸不断减小。因此现有技术中已采用双层多晶硅制备的互连器件,使得器件的面积不断减小。
现有的双层多晶硅工艺中,在衬底上形成第一多晶硅层,并刻蚀第一多晶硅层形成沟槽,之后,在衬底表面形成第二多晶硅层,将沟槽中的第二多晶硅层去除。然而,由于第二多晶硅在沟槽出形成台阶,使得在去除沟槽中的第二多晶硅时,沟槽中形成第二多晶硅的残留。
发明内容
本发明的目的在于提供的半导体器件的制备方法,解决现有技术中第二多晶硅层形成残留的技术问题。
为解决上述技术问题,本发明提供一种半导体器件的制备方法,包括:
提供半导体衬底,在所述半导体衬底表面自下至上依次形成第一多晶硅层及第一介质层;
刻蚀所述第一介质层及第一多晶硅层,形成暴露出所述半导体衬底的沟槽;
在所述沟槽中形成填充结构;
在所述第一介质层及所述填充结构上形成第二多晶硅;
刻蚀所述第二多晶硅层,暴露出所述填充结构及所述填充结构周围的部分所述第一介质层;
去除所述填充结构。
可选的,形成所述填充结构的步骤包括:
形成一填充层,所述填充层完全填充所述沟槽,并覆盖所述第一介质层;
化学机械研磨所述填充层,去除所述第一介质层上的所述填充层,形成所述填充结构,且所述填充结构与所述第一介质层之间形成平坦的表面。
可选的,采用化学气相沉积工艺形成所述填充层,所述填充层的材料为二氧化硅。
可选的,所述第一介质层包括自下至上依次层叠的一氧化硅层和一氮化硅层。
可选的,所述覆盖层的材料为硅化钨。
可选的,还包括:自下而上依次在所述第一介质层与所述第二多晶硅层之间形成第二介质层和覆盖层。
可选的,刻蚀所述第二介质层、所述覆盖层及所述第二多晶硅层的步骤包括:
形成第一图案化的光阻,所述第一图案化的光阻覆盖部分所述第二介质层;
以所述第一图案化的光阻为掩膜,采用等离子体刻蚀工艺刻蚀所述第二介质层、所述覆盖层及所述第二多晶硅层,暴露出所述填充结构及所述填充结构周围的部分所述第一介质层。
可选的,去除所述填充结构的步骤包括:
形成第二图案化的光阻,所述第二图案化的光阻覆盖暴露出的所述第一介质层;
以所述第二图案化的光阻为掩膜,采用等离子体刻蚀工艺去除所述填充结构。
可选的,还包括:去除所述第一图案化的光阻及所述第二图案化的光阻。
与现有技术相比,本发明提供的半导体器件的制备方法中,在所述沟槽中的所述第一介质层之间形成填充结构,且填充结构与所述第一介质层之间形成平坦的表面,之后,在填充结构与所述第一介质层沉积第二多晶硅层,平坦的表面能够保证第二多晶硅层在沟槽处不会形成台阶,从而刻蚀第二多晶硅层过程中不会形成残留,防止第一多晶硅层与第二多晶硅层之间短接,改善器件性能,提高良率。
附图说明
图1为本发明一实施例中半导体器件制备方法的流程图;
图2为本发明一实施例中形成第一多晶硅层级第一介质层的结构示意图;
图3为本发明一实施例中形成沟槽的结构示意图;
图4为本发明一实施例中形成填充层的结构示意图;
图5为本发明一实施例中形成填充结构的结构示意图;
图6为本发明一实施例中形成第二介质层、第二覆盖层及第二多晶硅层的结构示意图;
图7为本发明一实施例中刻蚀第二介质层、第二覆盖层及第二多晶硅层的结构示意图;
图8为本发明一实施例中形成第二图案化的光阻的结构示意图
图9为本发明一实施例中去除所述填充结构的结构示意图。
具体实施方式
下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于提供的半导体器件的制备方法中,在所述沟槽中的所述第一介质层之间形成填充结构,且填充结构与所述第一介质层之间形成平坦的表面,之后,在填充结构与所述第一介质层沉积第二多晶硅层,平坦的表面能够保证第二多晶硅层在沟槽处不会形成台阶,从而刻蚀第二多晶硅层过程中不会形成残留,防止第一多晶硅层与第二多晶硅层之间短接,改善器件性能,提高良率。
下文结合附图对本发明的用于半导体器件的制备方法进行详细说明,图1为半导体器件制备方法的流程图,图2~图9为各步骤对应的结构示意图,本发明提供的半导体器件的制备方法,具体包括如下步骤:
首先,执行步骤S1,参考图2所示,提供半导体衬底100,所述半导体衬底100可以为硅衬底、锗硅衬底、碳硅衬底、SOI衬底等本领域常用的衬底结构。本发明中所述半导体衬底100中包括有器件结构(图中未示出),例如放大器、数/模转换器、模拟处理电路和/或数字处理电路、接口电路等,形成这些器件结构的方法均可以为CMOS工艺。继续参考图2中所示,依次在所述半导体衬底100上形成第一多晶硅层110及第一介质层120。其中,所述第一多晶硅层110的厚度为例如,厚度为等。所述第一介质层120包括依次层叠的一氧化硅层121和一氮化硅层122,所述氧化硅层121的厚度为所述氮化硅层122的厚度为所述第一介质层120用于将第一多晶硅层与第二多晶硅层隔离开来,当然,本发明中的其他实施例中,所述第一介质层还可以仅包括一氧化层或一氮化层或一氮氧化硅层,本发明对此不予限制。
执行步骤S2,参考图3所示,在第一介质层120上形成掩膜,并采用等离子体工艺刻蚀所述第一介质层120及第一多晶硅层110,形成暴露出所述半导体衬底100表面的沟槽123,再去除第一介质层120上的掩膜。
接着,执行步骤S3,在所述沟槽123中的第一介质层120之间形成填充结构,所述填充结构填充所述沟槽123,且所述填充结构130与所述第一介质层120之间形成平坦的表面。
具体的,形成所述填充结构的步骤包括:参考图4所示,首先,形成一填充层130’,所述填充层130’完全填充所述沟槽123,并覆盖所述第一介质层120.本实施例中,采用化学气相沉积工艺(CVD)形成所述填充层130’,所述填充层130’的材料为二氧化硅。然而,所述填充层130’并不限于为二氧化硅,还可以为氧化硅、氮氧化硅等其他材料,本发明对此不予限制。接着,参考图5所示,化学机械研磨工艺对所述填充层130’进行平坦化,去除所述第一介质层120之上的所述填充层130’,形成所述填充结构130,从而所述填充结构130与所述第一介质层120之间形成平坦的表面。
之后,执行步骤S4,参考图6所示,依次在所述第一介质层120及所述填充结构130上形成第二多晶硅层140、覆盖层150及第二介质层160。其中,所述第二多晶硅层140的厚度为例如,厚度为 等。所述覆盖层150的材料为硅化钨(WSi2),所述覆盖层150的厚度为所述第二介质层160的材料为正硅酸乙酯(TEOS),所述第二介质层160的厚度为例如,厚度为等。可以理解的是,填充结构130与所述第一介质层120之间形成平坦的表面,在平坦的表面沉积第二介质层160、覆盖层150及第二多晶硅层140的过程中,第二介质层160、覆盖层150及第二多晶硅层140在沟槽123处不会形成台阶,便于后续对第二介质层160、覆盖层150及第二多晶硅层140的刻蚀。
执行步骤S5,参考图7所示,刻蚀所述第二介质层160、所述覆盖层150及所述第二多晶硅层140,暴露出所述填充结构130及所述填充结构130周围的部分所述第一介质层120。其中,刻蚀所述第二介质层160、覆盖层160及所述第二多晶硅层140的具体的步骤包括:形成第一图案化的光阻171,所述第一图案化的光阻171覆盖部分所述第二介质层160,接着,以所述第一图案化的光阻171为掩膜,采用等离子体刻蚀工艺刻蚀所述第二介质层160、所述覆盖层150及所述第二多晶硅层140,暴露出所述填充结构130及部分所述第一介质层120。在刻蚀过程中,能够将填充结构130上的第二介质层、覆盖层及第二多晶硅层完全去除,不会形成第二多晶硅的残留,从而防止第一多晶硅层与第二多晶硅层之间短接,改善器件性能,提高良率。
执行步骤S6,参考图8所示,形成第二图案化的光阻172,所述第二图案化的光阻172覆盖暴露出的所述第一介质层120。参考图9所示,以所述第二图案化的光阻172为掩膜,采用等离子体刻蚀工艺去除所述填充结构130。并且,最终去除所述第一图案化的光阻171及所述第二图案化的光阻172。本发明中,填充结构130能够防止为第二介质层、覆盖层及第二多晶硅层形成支撑,防止形成残留,并且,填充结构易于去除,与现有工艺条兼容。
综上所述,本发明提供的半导体器件的制备方法中,在所述沟槽中的所述第一介质层之间形成填充结构,且填充结构与所述第一介质层之间形成平坦的表面,之后,在填充结构与所述第一介质层沉积第二多晶硅层,平坦的表面能够保证第二多晶硅层在沟槽处不会形成台阶,从而刻蚀第二多晶硅层过程中不会形成残留,防止第一多晶硅层与第二多晶硅层之间短接,改善器件性能,提高良率。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (14)
1.一种半导体器件的制备方法,其特征在于,包括:
提供半导体衬底,在所述半导体衬底表面自下至上依次形成第一多晶硅层及第一介质层;
刻蚀所述第一介质层及第一多晶硅层,形成暴露出所述半导体衬底的沟槽;
在所述沟槽中形成填充结构;
在所述第一介质层及所述填充结构上形成第二多晶硅;
刻蚀所述第二多晶硅层,暴露出所述填充结构及所述填充结构周围的部分所述第一介质层;
去除所述填充结构。
2.如权利要求1所述的半导体器件的制备方法,其特征在于,形成所述填充结构的步骤包括:
形成一填充层,所述填充层完全填充所述沟槽,并覆盖所述第一介质层;
化学机械研磨所述填充层,去除所述第一介质层上的所述填充层,形成所述填充结构,且所述填充结构与所述第一介质层之间形成平坦的表面。
3.如权利要求2所述的半导体器件的制备方法,其特征在于,采用化学气相沉积工艺形成所述填充层,所述填充层的材料为二氧化硅。
5.如权利要求1所述的半导体器件的制备方法,其特征在于,所述第一介质层包括自下至上依次层叠的一氧化硅层和一氮化硅层。
8.如权利要求1所述的半导体器件的制备方法,其特征在于,还包括:自下而上依次在所述第一介质层与所述第二多晶硅层之间形成第二介质层和覆盖层。
9.如权利要求8所述的半导体器件的制备方法,其特征在于,所述覆盖层的材料为硅化钨。
12.如权利要求8所述的半导体器件的制备方法,其特征在于,刻蚀所述第二介质层、所述覆盖层及所述第二多晶硅层的步骤包括:
形成第一图案化的光阻,所述第一图案化的光阻覆盖部分所述第二介质层;
以所述第一图案化的光阻为掩膜,采用等离子体刻蚀工艺刻蚀所述第二介质层、所述覆盖层及所述第二多晶硅层,暴露出所述填充结构及所述填充结构周围的部分所述第一介质层。
13.如权利要求12所述的半导体器件的制备方法,其特征在于,去除所述填充结构的步骤包括:
形成第二图案化的光阻,所述第二图案化的光阻覆盖暴露出的所述第一介质层;
以所述第二图案化的光阻为掩膜,采用等离子体刻蚀工艺去除所述填充结构。
14.如权利要求13所述的半导体器件的制备方法,其特征在于,还包括:去除所述第一图案化的光阻及所述第二图案化的光阻。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611076310.7A CN108122822B (zh) | 2016-11-29 | 2016-11-29 | 半导体器件的制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611076310.7A CN108122822B (zh) | 2016-11-29 | 2016-11-29 | 半导体器件的制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108122822A CN108122822A (zh) | 2018-06-05 |
CN108122822B true CN108122822B (zh) | 2021-04-23 |
Family
ID=62227039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611076310.7A Active CN108122822B (zh) | 2016-11-29 | 2016-11-29 | 半导体器件的制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108122822B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7361960B1 (en) * | 1997-06-30 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
CN103367130A (zh) * | 2012-03-26 | 2013-10-23 | 上海宏力半导体制造有限公司 | 一种对堆叠多晶硅刻蚀轮廓进行控制的方法 |
CN103748671A (zh) * | 2011-08-25 | 2014-04-23 | 大日本网屏制造株式会社 | 图案形成方法 |
CN105190889A (zh) * | 2013-03-28 | 2015-12-23 | 英特尔公司 | 用以控制接通电流的垂直nand串的硅化钨栅源和单元柱制造 |
CN105826360A (zh) * | 2015-01-07 | 2016-08-03 | 北大方正集团有限公司 | 沟槽型半超结功率器件及其制作方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100462884B1 (ko) * | 2002-08-21 | 2004-12-17 | 삼성전자주식회사 | 희생충진물질을 이용한 반도체 장치의 듀얼다마신배선형성방법 |
KR100501464B1 (ko) * | 2003-02-04 | 2005-07-18 | 동부아남반도체 주식회사 | 비휘발성 메모리 장치 제조 방법 |
US7199046B2 (en) * | 2003-11-14 | 2007-04-03 | Tokyo Electron Ltd. | Structure comprising tunable anti-reflective coating and method of forming thereof |
CN102270601A (zh) * | 2010-06-04 | 2011-12-07 | 中芯国际集成电路制造(上海)有限公司 | 双镶嵌结构的制造方法 |
CN104752324A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制备方法 |
CN105206561B (zh) * | 2014-05-28 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法和半导体结构 |
-
2016
- 2016-11-29 CN CN201611076310.7A patent/CN108122822B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7361960B1 (en) * | 1997-06-30 | 2008-04-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
CN103748671A (zh) * | 2011-08-25 | 2014-04-23 | 大日本网屏制造株式会社 | 图案形成方法 |
CN103367130A (zh) * | 2012-03-26 | 2013-10-23 | 上海宏力半导体制造有限公司 | 一种对堆叠多晶硅刻蚀轮廓进行控制的方法 |
CN105190889A (zh) * | 2013-03-28 | 2015-12-23 | 英特尔公司 | 用以控制接通电流的垂直nand串的硅化钨栅源和单元柱制造 |
CN105826360A (zh) * | 2015-01-07 | 2016-08-03 | 北大方正集团有限公司 | 沟槽型半超结功率器件及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN108122822A (zh) | 2018-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10276381B2 (en) | Semiconductor methods and devices | |
US9679985B1 (en) | Devices and methods of improving device performance through gate cut last process | |
US8409941B2 (en) | Semiconductor device and method for manufacturing the same | |
JP4347637B2 (ja) | トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置 | |
US8440558B2 (en) | Semiconductor device and method of fabricating the same | |
JP2008010866A (ja) | 非晶質カーボン層を利用したシリンダー型キャパシターの製造方法 | |
JP2010524237A (ja) | 不揮発性メモリの第1層間誘電体スタック | |
TW201539652A (zh) | 整合式金屬間隔墊及氣隙互連 | |
US9269663B2 (en) | Single pattern high precision capacitor | |
US9583434B2 (en) | Metal line structure and method | |
US20150137378A1 (en) | Semiconductor Device having Voids and Method of Forming Same | |
US11107726B2 (en) | Method for manufacturing bonding pad in semiconductor device | |
US8703577B1 (en) | Method for fabrication deep trench isolation structure | |
CN112397384A (zh) | 制造半导体器件的方法 | |
US6649488B2 (en) | Method of shallow trench isolation | |
US8541311B2 (en) | Integrated circuit fabrication methods utilizing embedded hardmask layers for high resolution patterning | |
US9437674B2 (en) | Insulating trench forming method | |
CN108122822B (zh) | 半导体器件的制备方法 | |
US9391156B2 (en) | Embedded capacitor | |
US6187649B1 (en) | Shallow trench isolation process | |
US10490441B1 (en) | Silicon island structure and method of fabricating same | |
US10811272B2 (en) | Method of forming stacked structure of memory | |
US7989279B2 (en) | Method of fabricating semiconductor device | |
KR100954909B1 (ko) | Mim 커패시터 및 mim 커패시터 제조 방법 | |
US20180033633A1 (en) | Method for planarizing material layer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |