CN105097706B - 三维叠层半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种三维叠层半导体结构及其制造方法。该制造方法中，形成一复合层于一基板上，且复合层包括多个第一介电层和多个第二介电层交替叠层而成；之后，图案化复合层以形成多个第一图案化叠层和多个间距于第一图案化叠层之间，第一图案化叠层其中之一具有一宽度F0，间距其中之一具有一宽度Fs。一实施例中，宽度F0等于或大于2倍的宽度Fs。接着，移除第一图案化叠层其中之一的部份第二介电层，以于第一图案化叠层中形成多个第一空腔。之后，填充第一导体于第一图案化叠层的第一空腔内。

Description

三维叠层半导体结构及其制造方法

技术领域

本发明是有关于一种三维叠层半导体结构及其制造方法，且特别是有关于一种具有介电支撑体(dielectric support)于复合层柱体(multi-layered pillars)间的三维叠层半导体结构及其制造方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。

以传统方法制作的三维叠层存储器结构，当宽深比(aspect ratio)越大，其叠层柱体经常出现易弯曲甚至倒塌的问题。图1为一传统三维叠层存储器结构中产生弯曲柱体的立体示意图。已有相关研究指出柱体结构的变形与柱体的高度H和宽度L有关。图1中，γ是表面张力，E是杨氏模数(Young modulus)，δ是结构变形，其中因此，若三维叠层半导体结构的柱体既高且窄，将容易弯曲变形，甚至倒塌。

再者，三维叠层半导体结构的复合层柱体是氧化层-多晶硅层(O-P)交替而成的柱体，会出现应力不平衡的情况，在后续制造过程中容易倒塌或变形。而且氧化层是介电层，而多晶硅是导电层，材料特性不同，因此O-P复合层柱体的垂直侧壁会形成一锯齿形轮廓(zig-zag profile)，可能会对三维叠层半导体结构的电性产生影响。

发明内容

本发明是有关于一种三维叠层半导体结构及其制造方法。根据实施例的制造方法，包括多个第一介电层和第二介电层交替叠层而成的一复合层是先形成于基板上，之后再进行图案化和导体置换。实施例的制造方法解决了传统叠层半导体结构常发生的复合层柱体产生弯曲和/或倒塌的问题。据实施例的结构，一介电支撑体Sd是形成于两复合层柱体之间可加强整体结构的强度，并提供了结构有自对准轮廓和良好的电子特性可靠度。

根据一实施例，是提出一种三维叠层半导体结构的制造方法，包括：形成一复合层于一基板上，该复合层包括多个第一介电层和多个第二介电层交替叠层而成；

图案化复合层以形成多个第一图案化叠层和多个间距于第一图案化叠层之间，第一图案化叠层其中之一具有一宽度F0，间距其中之一具有一宽度Fs，宽度F0等于或大于2倍的宽度Fs(一实施例中，宽度F0等于3倍的宽度Fs)；

移除第一图案化叠层其中之一的部份第二介电层，以于第一图案化叠层中形成多个第一空腔(first cavities)；和

填充第一导体于第一图案化叠层的第一空腔内。

根据实施例，是提出一种三维叠层半导体结构至少包括：多个第一图案化叠层形成于一基板上以及多个间距于第一图案化叠层之间，和一接垫区域位于第一图案化叠层之外第一图案化叠层其中之一包括两复合层柱体(multi-layered pillars)和一介电支撑体(dielectric support)夹置于复合层柱体之间。接垫区域被电性连接至复合层柱体。复合层柱体其中之一包括第一介电层和第一导体交替叠层而成。介电支撑体包括第一介电层和第二介电层交替叠层而成。其中，第一图案化叠层是沿一第一方向延伸，接垫区域是沿一第二方向延伸，第二方向是与第一方向垂直。

根据一实施例，再提出一种三维叠层半导体结构的制造方法，包括：

形成一复合层(a multi-layer)于一基板上，该复合层包括多个第一介电层(first dielectric layers)和多个第二介电层(second dielectric layers)交替叠层而成，其中这些第一介电层为多个具有压缩应力的氧化层，这些第二介电层为多个具有伸张应力的氮化层；

图案化该复合层以形成多个第一图案化叠层(first patterned stacks)和多个间距(spaces)于这些第一图案化叠层之间，这些第一图案化叠层其中之一具有一宽度F0，这些间距其中之一具有一宽度Fs，该宽度F0等于或大于2倍的该宽度Fs；

移除这些第一图案化叠层其中之一的部份这些第二介电层，以于该第一图案化叠层中形成多个第一空腔(first cavities)，这些第二介电层剩余部份和这些第一介电层构成一介电支撑体(a dielectric support)，该介电支撑体具有一宽度F1；和

填充第一导体(first conductors)于该第一图案化叠层的这些第一空腔内。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。

附图说明

图1为一传统三维叠层存储器结构中产生弯曲柱体的立体示意图。

图2A～图6A和图2B～图6B是绘示本发明一实施例的三维叠层半导体结构的制造方法。

图7A和图7B是绘示依本发明一实施例的制造方法制作的具有电荷捕捉层和位线的三维叠层半导体结构的示意图。

图8A～图12A和图8B～图12B是绘示本发明一实施例的具接垫区域的三维叠层半导体结构的制造方法。

图13是绘示依本发明实施例制作的其中一种三维叠层半导体结构的示意图。

【符号说明】

20：基板

211、211B、211T：第一介电层

221、221B、221T：第二介电层

21M-1：第一图案化叠层

23：间距

241：第一空腔

242：第二空腔

25：导电层

25L：导电内衬

251：第一导体

251s：第一导体的侧壁

21M-2：第二图案化叠层

252：第二导体

252s：第二导体的侧壁

31：第一绝缘层

32：接垫区域

33：沟道

35：第二绝缘层

Sd：介电支撑体

Fl：介电支撑体的宽度

F0：第一图案化叠层的宽度

Fs：间距的宽度

P1、P1’：第一柱体

P2：第二柱体

Pm：复合层柱体

a1～a5、a1～a8、b1～b5：位置点

WL：字线

BL：位线

SSL：串行选择线

GSL：接地选择线

H：高度

L：宽度

γ：表面张力

E：杨氏模数

δ：结构变形

具体实施方式

在本发明内容的实施例中，是提出三维叠层半导体结构的制造方法及其制得的结构。实施例提出的三维叠层半导体结构的制造方法，一复合层(a multi-layer)包括多个第一介电层和多个第二介电层交替叠层而形成于一基板上，接着图案化复合层以形成多个第一图案化叠层(first patterned stacks)和多个间距(spaces)于这些第一图案化叠层之间。实施例中，第一介电层为具有压缩应力(compressive stress)的压缩层(compressivelayers)，第二介电层为具有伸张应力(tensile stress)的伸张层(tensile layers)。然后移除第一图案化叠层其中之一的部份第二介电层，并以导体取代移除部份。以实施例的制造方法制得的三维叠层半导体结构，具有多个图案化叠层和间距于这些图案化叠层之间，且每一图案化叠层包括一介电支撑体(dielectric support)夹置于两复合层柱体(multi-layered pillars)之间。

实施例的制造方法解决了传统三维叠层存储器结构及其工艺中经常出现的容易弯曲和/或倒塌的问题。再者，实施例的制造方法提供了一个自对准程序(self-alignedprocess)，而可制得具垂直侧壁的复合层柱体。实施例的制造方法特别适合应用在制作三维叠层存储器结构中其图案化叠层体是包括高且窄的复合层柱体。由于两复合层柱体之间的介电支撑体提供了良好的物理性支撑，实施例所制得的三维叠层存储器具有稳固的结构。再者，实施例所制得的三维叠层存储器亦具有自对准轮廓(self-aligned profile)和可靠度(reliability)良好的电子特性。

本发明内容的实施例其应用十分广泛，可应用在许多三维叠层半导体结构的工艺。举例来说，实施例可应用，但不限制地，在三维垂直通道(vertical-channel)式的半导体元件，例如三维双栅极垂直通道式(double gate vertical-channel，DGVC)的半导体元件和三维独立双栅极垂直通道式(independent double gate vertical-channel，IDGVC)半导体元件，但本发明并不以这些应用为限。以下是提出相关实施例，配合图示以详细说明本发明所提出的三维叠层半导体结构的制造方法及其相关结构。然而本发明并不仅限于此。实施例中的叙述，如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。

再者，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构和工艺加以变化与修饰，以符合实际应用工艺的需要。因此，未于本发明提出的其他实施态样也可能可以应用。再者，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例的用，而非作为限缩本发明保护范围之用。

图2A～图6A和图2B～图6B是绘示本发明一实施例的三维叠层半导体结构的制造方法。其中，标记为A的图标如图2A，图3A，...图6A是绘示实施例的三维叠层半导体结构的上视图。标记为B的图标如图2B，图3B，...图6B是分别为沿着如图2A的剖面线AA位置的剖面图。其中，剖面线AA位置系对应于图案化叠层和其间之间距的区域。

如图2A和图2B所示，形成一复合层(a multi-layer)21于一基板20上，复合层包括多个第一介电层211、211B(即第一介电层的一底层)、211T(即第一介电层的一顶层)，和多个第二介电层221、221B(即第二介电层的一底层)、221T(即第二介电层的一顶层)交替叠层而成。

实施例中，第一介电层211、211B、211T为具有压缩应力(compressive stress)的压缩层，第二介电层221、221B、221T为具有伸张应力(tensile stress)的伸张层。一实施例中，第一介电层211、211B、211T为多个氧化层，而第二介电层221、221B、221T为多个氮化层。

如图3A和图3B所示，对复合层21进行图案化以形成多个第一图案化叠层(firstpatterned stacks)21M-1和多个间距23垂直地形成于这些第一图案化叠层21M-1之间，其中两相邻第一图案化叠层21M-1之间具有一间距23。一实施例中，这些间距23暴露出的第一介电层的一底层211B。再者，图3A和图3B中是标示出5个位置点a1、a2、a3、a4、a5，以清楚说明第一图案化叠层21M-1和间距23的相关位置。

根据实施例，第一图案化叠层21M-1其中一者具有一宽度F0，而间距23其中一者具有一宽度Fs，且宽度F0大于宽度Fs。一实施例中，宽度F0等于或大于2倍的宽度Fs。一实施例中，宽度F0等于3倍的宽度Fs。

如图4A和图4B所示，移除第一图案化叠层21M-1中部份的第二介电层221、221B、221T，以于第一图案化叠层21M-1中形成多个第一空腔(first cavities)241。根据实施例，在移除部份的第二介电层221、221B、221T后，第一图案化叠层21M-1中第二介电层剩余的部份和第一介电层构成一介电支撑体Sd，且介电支撑体Sd具有一宽度F1。其中，宽度F1可以大于、等于或小于宽度Fs。一实施例中，宽度F1是在1/4Fs～Fs的范围之间。一实施例中，宽度F1等于宽度Fs。再者，一实施例中，介电支撑体Sd系实质上对应于第一图案化叠层21M-1的中心处。

一实施例中，第一图案化叠层21M-1中的第二介电层221、221B、221为氮化层，且可以利用浸置在热磷酸溶液(H₃PO₄)中的方式而部分地去除氮化层，使剩余的氮化物达到宽度F1。实际应用时，热磷酸溶液的浸置时间可以根据使用的热磷酸溶液的浓度以及工艺所需的剩余第二介电层宽度F1而决定。

在部份地移除第一图案化叠层21M-1的第二介电层221、221B、221T后，系进行于第一空腔241内填充第一导体251的步骤。图5B和图6B是绘示其中一种可应用的制作程序。

一实施例中，一导电层25(如N+或P+的重掺杂多晶硅层，P+重掺杂多晶硅较佳，以降低字线阻值)，如一多晶硅层，是沉积在基板20上，以密封被移除的区域。如图5A和图5B所示，导电层25是填满第一图案化叠层21M-1的第一空腔241并形成一导电内衬(conductiveliner)25L于间距23处。之后，图案化导电层25以移除间距23的导电内衬25L(且位于第一介电层的一顶层211T上方的导电层25亦一并移除)，因而形成第一导体251于第一空腔241内，如图6A和图6B所示。一实施例中，导电层25是以化学干法刻蚀(chemical dry etching，CDE)进行图案化，以回拉(pull back)导体的侧壁。图6B显示第一导体251的侧壁251s是与第一图案化叠层21M-1的边缘实质上地齐平。再者，图6A和图6B中是标示出8个位置点a1～a8，以清楚说明第二介电层、第一导体251和间距23的相关位置。

如图6B所示，间距23形成于第一图案化叠层21M-1之间，且第一图案化叠层21M-1其中之一包括一介电支撑体Sd夹置于两复合层柱体(multi-layered pillars)Pm之间。各复合层柱体Pm包括多个第一介电层211、211B、211T和多个第一导体(如多晶硅)251交替叠层而成。介电支撑体Sd包括多个第一介电层211、211B、211T和多个第二介电层221、221B、221T交替叠层而成。

根据实施例的制造方法，一复合层包括多个压缩层和多个伸张层交替叠层于基板上，此种复合层可于形成第一图案化叠层21M-1的图案化步骤中忍受应力；之后，再以导体部分地取代第一图案化叠层21M-1中的伸张层。实施例的制造方法不仅解决了传统三维叠层存储器结构及其工艺中经常出现的容易弯曲和/或倒塌的问题，也提供了一个自对准程序(self-aligned process)(例如可制得具垂直侧壁的复合层柱体Pm)。实施例的制造方法特别适合应用在制作具有高且窄的复合层柱体Pm的三维叠层存储器结构。

在形成如图6B所示的复合层柱体Pm和介电支撑体Sd后，可接着形成电荷捕捉层(charge-trapping layer)和位线。图7A和图7B是绘示依本发明一实施例的制造方法制作的具有电荷捕捉层和位线的三维叠层半导体结构的示意图。其中，图7A是绘示实施例的半导体结构的上视图。图7B是绘示沿着如图7A的剖面线AA位置的剖面图。

根据一实施例，如图7A和图7B所示，一电荷捕捉层26，例如是一ONO层或ONONO层，是于间距23内形成一衬里，且多条位线BL形成于第一图案化叠层21M-1上并沉积至这些间距23内，以与间距23内的电荷捕捉层26电性连接。如图7A所示，第一图案化叠层21M-1是沿一第一方向如y-方向延伸，位线BL是沿一第二方向如x-方向延伸，第二方向是与第一方向垂直。图7A亦显示位线BL系彼此相隔一距离并横跨于第一图案化叠层21M-1之上。

再者，位线BL和间距23的相关结构可以根据实际应用所需而作调整和变化。例如，应用实施例于DGVC工艺时，位线BL的材料可以完全填满间距23，如图7B所示。若应用实施例于IDGVC工艺时，位线BL的材料可部分填满间距23，例如在间距23里沉积为一导电衬里而使中间产生一孔洞。本发明对此并不仅限于如图示的应用态样。

在形成如图7B所示的位线BL后，可接续制作接垫区域(pad region)之字线(WL)。图8A～图12A和图8B～图12B是绘示本发明一实施例的具接垫区域的三维叠层半导体结构的制造方法。其中，标记为A的图标如图8A～图12A是绘示实施例的三维叠层半导体结构的上视图。标记为B的图标如图8B～图12B是分别为沿着如图8A的剖面线BB位置的剖面图。再者，图8A和图8B中是标示出5个位置点b1～b5，以清楚指出第二图案化叠层21M-2和接垫区域32的相关位置。

一实施例中，是覆盖一第一绝缘层31于基板20的一阵列区域(包括位线)。第一绝缘层31例如是一氧化层。如图8A和图8B所示，接垫区域32是位于第一图案化叠层21M-1之外。于接垫区域32形成一沟道(trench)33，以形成两第二图案化叠层(second patternedstacks)21M-2分别邻近沟道33两侧，且沟道33是沿着第二方向如x-方向延伸。

一实施例中，各第二图案化叠层21M-2包括一第一柱体(first pillar)P1和一第二柱体(second pillar)P2，如图8B所示。第一柱体P1包括交替叠层的第一介电层(如氧化层，211、211B、211T)和第二介电层(如氮化层，221、221B、221T)，且沟道33暴露出的第一介电层的一底层211B。其中第二图案化叠层21M-2的第一柱体P1是邻近沟道33。第二柱体P2包括交替叠层的第一介电层(如氧化层，211、211B、211T)和第一导体251。

如图9A和图9B所示，接着移除邻近沟道33的第二图案化叠层21M-2的第一柱体P1的第二介电层(如氮化层，221、221B、221T)，以于第二图案化叠层21M-2中形成多个第二空腔(second cavities)242。类似的，第二介电层221、221B、221T(如氮化硅)可利用浸置在热磷酸溶液中的方式去除，因而暴露出第二柱体P2的第一导体251。

如图10A和图10B所示，于第二图案化叠层21M-2的第二空腔242处填满第二导体252，其中第二导体252的侧壁252S是实质上与第二图案化叠层21M-2的边缘齐平。类似的，一导体层可沉积以密封第二空腔242处，之后以反应性离子刻蚀(RIE)或化学干法刻蚀(chemical dry etching，CDE)回拉以形成如图10B所示的结构。

一实施例中，第二导体252的材料包括金属(如TiN/W)或多晶硅(如重掺杂的多晶硅)。第二导体252的材料可根据应用时的实际需求而决定；例如对BSONOS元件，第二导体252可以是P+多晶硅。再者，第二柱体P2的第一导体251和第一柱体P1’的第二导体252可以是相同材料；例如为扩大操作区间(operation window)，第一导体251和第二导体252可以都是P+多晶硅。

如图1lA和图11B所示，沉积一第二绝缘层(second insulating layer)35于接垫区域32的沟道33处以封闭沟道33。一实施例中，第二绝缘层35例如是氧化层。一实施例中，第二绝缘层35和第一绝缘层31包括相同材料。

根据上述，已制作实施例的复合层柱体Pm、介电支撑体Sd(如图6B所示)和位线BL(如图7B所示)。再者，图11B例如是串行选择线(SSL)结构的剖面示意图；串行选择线结构例如是具有第一介电层的顶层211T和第二介电层的顶层221T。根据一实施例，于字线的接垫区域32是没有串行选择线；即移除接垫区域32的一上部，此上部包括：第一柱体P1’和第二柱体P2的第一介电层的一顶层211T，和第二柱体P2的第一导体251的一顶部导体(topconductor)，以及第一柱体P1的第二导体252的另一顶部导体。

图13是绘示依本发明实施例制作的其中一种三维叠层半导体结构的示意图。一三维叠层半导体结构至少包括多个第一图案化叠层21M-1形成于一基板上以及多个间距23于第一图案化叠层21M-1之间，以及一接垫区域32位于第一图案化叠层21M-1之外，且接垫区域32被电性连接至第一图案化叠层21M-1的复合层柱体Pm。各第一图案化叠层21M-1包括两复合层柱体Pm和一介电支撑体Sd夹置于复合层柱体Pm之间。请同时参照图6B，其绘示关于复合层柱体Pm和介电支撑体的剖面图。各复合层柱体Pm包括第一介电层211、211B、211T和第一导体251(如多晶硅)交替叠层而成。介电支撑体Sd包括第一介电层211、211B、211T和第二介电层221、221B、221T交替叠层而成。如图13所示，第一图案化叠层21M-1是沿第一方向(y-方向)延伸，接垫区域32是沿第二方向(x-方向)延伸，第二方向是与第一方向垂直。再者，位于接垫区域32的沟道33是填充有第二绝缘层35并围绕有第二导体252。其余细节和其它相关元件系如前述，在此不再赘述。

根据如图13所示的结构，第一图案化叠层21M-1中，介电支撑体Sd是提供两邻接的复合层柱体Pm一物理性的支撑，因而加强整体结构的稳固性。因此，根据实施例的制造方法所制得的三维叠层存储器结构具有稳固的结构，且不容易弯曲和/或倒塌，特别适合应用在具有高窄复合层柱体的三维叠层存储器结构的制法。

根据上述实施例，包括多个第一介电层和多个第二介电层交替叠层的一复合层是形成于基板上，接着图案化复合层以形成多个第一图案化叠层和多个间距于第一图案化叠层之间。实施例中，第一介电层为具有压缩应力的压缩层，第二介电层为具有伸张应力的伸张层。之后移除第一图案化叠层其中之一的部份第二介电层，并以导体取代移除部份。因此实施例的制造方法解决了传统三维叠层存储器结构及其工艺中经常出现的容易弯曲和/或倒塌的问题。实施例的制造方法提供了一个自对准程序(self-aligned process)，而可制得具垂直侧壁的复合层柱体。再者，实施例的制造方法是利用简单步骤，无须采用耗时和昂贵的工艺。再者，实施例制得的三维叠层半导体结构具有多个图案化叠层和间距于这些图案化叠层之间，且每一图案化叠层包括一介电支撑体夹置于两复合层柱体之间，以提供物理性的支撑。因此，实施例的制造方法制得的三维叠层半导体结构，具有稳固的结构，自对准轮廓(self-aligned profile)和良好的电子特性可靠度(reliability)。实施例的制造方法特别适合用来形成具有又高又窄的复合层柱体的三维叠层存储器结构，而不会有复合层柱体产生弯曲和/或倒塌等问题。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种三维叠层半导体结构的制造方法，包括：

形成一复合层(a multi-layer)于一基板上，该复合层包括多个第一介电层(firstdielectric layers)和多个第二介电层(second dielectric layers)交替叠层而成；

图案化该复合层以形成多个第一图案化叠层(first patterned stacks)和多个间距(spaces)于这些第一图案化叠层之间，这些第一图案化叠层其中之一具有一宽度F0，这些间距其中之一具有一宽度Fs，该宽度F0等于或大于2倍的该宽度Fs；

移除这些第一图案化叠层其中之一的部份这些第二介电层，以于该第一图案化叠层中形成多个第一空腔(first cavities)；

填充第一导体(first conductors)于该第一图案化叠层的这些第一空腔内；

形成一电荷捕捉层于这些间距其中之一而为一衬里；和

形成多条位线于这些第一图案化叠层上并沉积至这些间距内，以电性连接这些间距内的该电荷捕捉层，其中这些第一图案化叠层是沿一第一方向延伸，这些位线是沿一第二方向延伸，该第二方向是与该第一方向垂直。

2.根据权利要求1所述的三维叠层半导体结构的制造方法，其中这些第一介电层为具有压缩应力(compressive stress)的压缩层(compressive layers)，这些第二介电层为具有伸张应力(tensile stress)的伸张层(tensile layers)。

3.根据权利要求1所述的三维叠层半导体结构的制造方法，其中这些第一介电层为多个氧化层，这些第二介电层为多个氮化层，其中这些间距暴露出的这些第一介电层的一底层(a bottom layer of the first dielectric layers)，其中该宽度F0等于三倍的该宽度Fs，在移除部份这些第二介电层后，该第一图案化叠层中这些第二介电层剩余部份和这些第一介电层构成一介电支撑体(a dielectric support)，该介电支撑体具有一宽度F1，其中填充这些第一空腔的步骤包括：

沉积一导电层于该基板上，以填满这些第一空腔并形成一导电内衬(conductiveliner)于至少这些间距其中之一处；和

图案化该导电层并移除该间距的该导电内衬，藉此形成这些第一导体于这些第一空腔内，其中这些第一导体的侧壁是与该第一图案化叠层的边缘齐平。

4.根据权利要求1所述的三维叠层半导体结构的制造方法，更包括：

覆盖一第一绝缘层(first insulating layer)于该基板的一阵列区域(array area)；和

形成一沟道(trench)于在这些第一图案化叠层之外的一接垫区域(pad region)，以形成两第二图案化叠层(second patterned stacks)分别邻近该沟道两侧，且该沟道是沿着该第二方向延伸。

5.根据权利要求4所述的三维叠层半导体结构的制造方法，其中这些第二图案化叠层之一包括：

一第一柱体(first pillar)，具有交替叠层的这些第一介电层和这些第二介电层，且该沟道暴露出的这些第一介电层的一底层；和

一第二柱体(second pillar)，具有交替叠层的这些第一介电层和这些第一导体，其中这些第二图案化叠层的这些第一柱体是邻近该沟道；

移除邻近该沟道的这些第二图案化叠层的这些第一柱体的这些第二介电层，以于这些第二图案化叠层中形成多个第二空腔(second cavities)；

填满第二导体(second conductors)于这些第二图案化叠层的这些第二空腔处，其中这些第二导体的侧壁与这些第二图案化叠层的边缘齐平；和

沉积一第二绝缘层(second insulating layer)于该沟道处以封闭该沟道。

6.一种三维叠层半导体结构，至少包括：

多个第一图案化叠层(first patterned stacks)形成于一基板上以及多个间距(spaces)于这些第一图案化叠层之间，且这些第一图案化叠层其中之一包括：

两复合层柱体(multi-layered pillars)，且这些复合层柱体其中之一包括多个第一介电层(first dielectric layers)和多个第一导体(first conductors)交替叠层而成；和

一介电支撑体(dielectric support)夹置于这些复合层柱体之间，该介电支撑体包括这些第一介电层和多个第二介电层(second dielectric layers)交替叠层而成；以及

一接垫区域(pad region)位于这些第一图案化叠层之外，且该接垫区域被电性连接至这些复合层柱体，

其中，这些第一图案化叠层是沿一第一方向延伸，该接垫区域是沿一第二方向延伸，该第二方向是与该第一方向垂直；

其中位于相同平面上的这些复合层柱体的这些第一介电层和该介电支撑体的这些第一介电层，为整合的一层体(one integrated piece)，各该复合层柱体的这些第一介电层和这些第一导体的侧壁互相对齐，其中所述的三维叠层半导体结构更包括：

一电荷捕捉层(charge trapping layer)为这些间距其中之一的一衬里；和

多条位线形成于这些第一图案化叠层上并沉积至这些间距内，以电性连接这些间距内的该电荷捕捉层，

其中这些位线是沿该第二方向延伸。

7.根据权利要求6所述的三维叠层半导体结构，其中这些第一图案化叠层其中之一具有一宽度F0，这些间距其中之一具有一宽度Fs，该宽度F0等于或大于2倍的该宽度Fs，该介电支撑体具有一宽度F1，该宽度F1等于或小于该宽度Fs，其中这些第一介电层为具有压缩应力(compressive stress)的压缩层(compressive layers)，这些第二介电层为具有伸张应力(tensile stress)的伸张层(tensile layers)。

8.根据权利要求6所述的三维叠层半导体结构，更包括：

一第一绝缘层(first insulating layer)覆盖该基板的一阵列区域(arrayarea)；

一第二绝缘层(second insulating layer)封闭位于该接垫区域的一沟道，其中该沟道是沿着该第二方向延伸并停止于这些第一介电层的一底层；以及

两第二图案化叠层(second patterned stacks)邻近该沟道，其中各该第二图案化叠层包括：

一第一柱体(first pillar)，具有交替叠层的这些第一介电层和多个第二导体；和

一第二柱体(second pillar)，具有交替叠层的这些第一介电层和这些第一导体，其中这些第二图案化叠层的这些第一柱体是邻近该沟道。