KR102653067B1 - 에지 거칠기 감소 - Google Patents

에지 거칠기 감소 Download PDF

Info

Publication number
KR102653067B1
KR102653067B1 KR1020180072303A KR20180072303A KR102653067B1 KR 102653067 B1 KR102653067 B1 KR 102653067B1 KR 1020180072303 A KR1020180072303 A KR 1020180072303A KR 20180072303 A KR20180072303 A KR 20180072303A KR 102653067 B1 KR102653067 B1 KR 102653067B1
Authority
KR
South Korea
Prior art keywords
mask
processing
pulsed
bias
gas
Prior art date
Application number
KR1020180072303A
Other languages
English (en)
Other versions
KR20190002327A (ko
Inventor
얀샤 진
종규 탄
린 쿠
퀸 후
마틴 심
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20190002327A publication Critical patent/KR20190002327A/ko
Application granted granted Critical
Publication of KR102653067B1 publication Critical patent/KR102653067B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02021Edge treatment, chamfering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02019Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02035Shaping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

마스크 아래에 에칭 층을 갖는 스택을 프로세싱하는 방법이 제공된다. 마스크는 스퍼터링 가스 및 트리밍 가스를 포함하는, 처리 가스를 흘리는 단계, 처리 가스로부터 플라즈마를 생성하도록 펄싱된 TCP 전력을 제공하는 단계, 및 펄싱된 바이어스를 제공하는 단계에 의해 처리되고, 펄싱된 바이어스는 펄싱된 TCP 전력과 동일한 기간을 갖고, 펄싱된 TCP 전력 및 펄싱된 바이어스는 스퍼터 문턱값 및 제 1 TCP 전력 위인 제 1 바이어스를 갖는 제 1 상태를 제공하고, 스퍼터링 가스로부터의 종으로 하여금 마스크로부터의 재료를 스퍼터링하고 재증착하게 하고, 그리고 스퍼터 문턱값 및 제 2 TCP 전력 아래인 제 2 바이어스를 갖는 제 2 상태를 제공하고, 제 2 TCP 전력은 제 1 TCP 전력보다 크고, 트리밍 가스로부터의 종으로 하여금 마스크를 트리밍하게 한다.

Description

에지 거칠기 감소{EDGE ROUGHNESS REDUCTION}
본 개시는 반도체 디바이스들의 형성에 관한 것이다. 보다 구체적으로, 본 개시는 피처들을 에칭하는 것에 의해 반도체 디바이스들의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 피처들은 다양한 층들로 에칭될 수도 있다. 에칭된 피처들의 상승된 라인 에지 거칠기 또는 라인 폭 거칠기는 디바이스 누설을 상승시킬 수도 있다.
전술한 바를 달성하기 위해 그리고 본 개시의 목적에 따라, 플라즈마 프로세싱 챔버에서 마스크 아래에 에칭 층을 갖는 스택을 프로세싱하는 방법이 제공된다. 마스크는 스퍼터링 가스 및 트리밍 가스를 포함하는, 처리 가스를 플라즈마 프로세싱 챔버 내로 연속적으로 흘리는 단계; 처리 가스로부터 플라즈마를 생성하도록 펄싱된 TCP 전력을 제공하는 단계; 및 펄싱된 바이어스를 제공하는 단계로서, 펄싱된 바이어스는 펄싱된 TCP 전력과 동일한 기간을 갖고, 펄싱된 TCP 전력 및 펄싱된 바이어스는 스퍼터 문턱값 및 제 1 TCP 전력 이상인 제 1 바이어스를 갖는 제 1 상태를 제공하여, 스퍼터링 가스로부터의 종으로 하여금 마스크로부터의 재료를 스퍼터링하고 재증착하게 하고, 그리고 스퍼터 문턱값 및 제 1 TCP 전력보다 큰 제 2 TCP 전력 이하인 제 2 바이어스를 갖는 제 2 상태를 제공하여, 트리밍 가스로부터의 종으로 하여금 마스크를 화학적으로 트리밍하게 하는, 펄싱된 바이어스를 제공하는 단계에 의해 처리된다.
또 다른 현상에서, 플라즈마 프로세싱 챔버에서 마스크 아래에 에칭 층을 갖는 스택을 프로세싱하는 방법이 제공된다. 마스크는 스퍼터링 가스 및 트리밍 가스를 포함하는, 처리 가스를 플라즈마 프로세싱 챔버 내로 연속적으로 흘리는 단계; 처리 가스로부터 플라즈마를 생성하도록 TCP 전력을 제공하는 단계; 및 펄싱된 바이어스를 제공하는 단계로서, 펄싱된 바이어스는 스퍼터 문턱값 이상인 제 1 바이어스를 갖는 제 1 상태를 제공하여, 스퍼터링 가스로부터의 종으로 하여금 마스크로부터의 재료를 스퍼터링하고 재증착하게 하고, 그리고 스퍼터 문턱값 이하인 제 2 바이어스를 갖는 제 2 상태를 제공하여, 트리밍 가스로부터의 종으로 하여금 마스크를 화학적으로 트리밍하게 하는, 펄싱된 바이어스를 제공하는 단계에 의해 처리된다. 마스크를 처리한 후 마스크 아래의 에칭 층이 에칭된다.
이들 및 다른 특징들은 이하의 도면들과 함께 상세한 기술로 이하에 보다 상세히 기술될 것이다.
본 발명은 유사한 참조 번호들이 유사한 엘리먼트들을 참조하는 첨부된 도면들에서 제한이 아닌 예로서 예시된다.
도 1은 일 실시예에 사용될 수도 있는 프로세스의 고레벨 플로우차트이다.
도 2는 패터닝된 마스크를 처리하는 단계의 보다 상세한 플로우차트이다.
도 3a 내지 도 3d는 일 실시예에 따라 프로세싱된 스택의 개략적인 단면도들이다.
도 4a 및 도 4b는 일 실시예에 따라 프로세싱된 스택의 일 의 상면도이다.
도 5는 실시예를 실시하는데 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 6은 실시예들에 사용된 제어기를 구현하기 적합한 컴퓨터 시스템을 예시한다.
본 개시는 이제 첨부된 도면들에 예시된 바와 같이, 몇몇 바람직한 실시예들을 참조하여 상세히 기술될 것이다. 이하의 기술에서, 본 개시의 전체적인 이해를 제공하기 위해 다수의 구체적인 상세들이 언급된다. 그러나, 본 개시는 이들 구체적인 상세들 일부 또는 전부가 없이 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 다른 예들에서, 공지의 프로세스 단계들 및/또는 구조들은 본 개시를 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
이해를 용이하게 하기 위해, 도 1은 일 실시예의 고레벨 플로우차트이다. 에칭 층 위에 패터닝된 마스크를 갖는 스택이 플라즈마 챔버의 기판 지지부 상에 배치된다 (단계 104). 패터닝된 마스크가 처리된다 (단계 108). 에칭 층이 에칭된다 (단계 112). 마스크가 제거된다 (단계 116). 스택이 플라즈마 챔버로부터 제거된다 (단계 120). 도 2는 패터닝된 마스크를 처리하는 단계의 보다 상세한 플로우차트이다 (단계 108). 패터닝된 마스크를 처리하는 단계 (단계 108) 는 복수의 사이클들을 포함하고, 사이클 각각은 스퍼터링 페이즈 (단계 204) 및 트리밍 페이즈 (단계 208) 를 포함한다.
본 발명의 구현예의 예에서, 스택이 플라즈마 챔버의 기판 지지부 상에 배치된다 (단계 104). 도 3a는 패터닝된 마스크 (312) 아래에 배치된 에칭 층 (308), 에칭 층 (308) 아래에 배치된 기판 (304) 을 갖는 스택 (300) 의 단면 개략도이다. 이 예에서, 패터닝된 마스크 (312) 는 실리콘 옥사이드 마스크이고, 에칭 층 (308) 은 텅스텐의 도전층이다. 다양한 실시예들에서, 하나 이상의 층들이 기판 (304) 과 에칭 층 (308) 사이, 또는 에칭 층 (308) 과 패터닝된 마스크 (312) 사이에 있을 수도 있다. 도 4a는 에칭 층 (308) 및 패터닝된 마스크 (312) 를 갖는 스택 (300) 의 상면 개략도이다. 이 실시예에서, 도시된 바와 같이, 패터닝된 마스크는 다이아몬드 성형된 패턴들을 형성한다. 다이아몬드 성형된 패턴은 수직이 아닌 각도로 교차하는 2 세트의 평행한 라인으로 제공된다. 원형 패턴들을 갖는 마스크로 에칭 층 (308) 을 에칭하는 것이 보다 바람직할 것이다.
도 5는 본 발명의 일 실시예에 따라 스택 (300) 의 프로세싱을 수행하도록 사용될 수도 있는 플라즈마 프로세싱 시스템 (500) 의 예를 개략적으로 예시한다. 플라즈마 프로세싱 시스템 (500) 은 내부에 플라즈마 프로세싱 챔버 (504) 를 갖는 플라즈마 반응기 (502) 를 포함한다. 매칭 네트워크 (508) 에 의해 튜닝된 플라즈마 전력 공급부 (506) 가 유도 결합 전력을 제공함으로써 플라즈마 프로세싱 챔버 (504) 내에 플라즈마 (514) 를 생성하도록 전력 윈도우 (512) 근방에 위치된 TCP 코일 (510) 로 전력을 공급한다. TCP 코일 (상부 전력 소스) (510) 은 플라즈마 프로세싱 챔버 (504) 내에서 균일한 확산 프로파일을 생성하도록 구성될 수도 있다. 예를 들어, TCP 코일 (510) 은 플라즈마 (514) 의 토로이달 전력 분포를 생성하도록 구성될 수도 있다. 전력 윈도우 (512) 는 에너지로 하여금 TCP 코일 (510) 로부터 플라즈마 프로세싱 챔버 (504) 로 통과하게 하는 동안 플라즈마 프로세싱 챔버 (504) 로부터 TCP 코일 (510) 을 분리하도록 제공된다. 매칭 네트워크 (518) 에 의해 튜닝된 웨이퍼 바이어스 전압 전력 공급부 (516) 가 전극 (520) 에 의해 지지된 기판 (304) 상에 바이어스 전압을 설정하도록 전극 (520) 으로 전력을 제공한다. 제어기 (524) 는 플라즈마 전력 공급부 (506) 및 웨이퍼 바이어스 전압 전력 공급부 (516) 에 대한 포인트들을 설정한다.
플라즈마 전력 공급부 (506) 및 웨이퍼 바이어스 전압 전력 공급부 (516) 는 예를 들어, 13.56 ㎒, 27 ㎒, 2 ㎒, 400 ㎑, 또는 이들의 조합들과 같은 특정한 무선 주파수들로 동작하도록 구성될 수도 있다. 플라즈마 전력 공급부 (506) 및 웨이퍼 바이어스 전압 전력 공급부 (516) 는 목표된 프로세스 성능을 달성하기 위한 범위의 전력들을 공급하도록 적절히 사이징될 수도 있다. 예를 들어, 본 발명의 일 실시예에서, 플라즈마 전력 공급부 (506) 는 50 내지 5000 W 범위의 전력을 공급할 수도 있고, 웨이퍼 바이어스 전압 전력 공급부 (516) 는 20 내지 2000 V의 범위의 바이어스 전압을 공급할 수도 있다. 이에 더하여, TCP 코일 (510) 및/또는 전극 (520) 은 단일 전력 공급부에 의해 전력 공급될 수도 있고 또는 복수의 전력 공급부들에 의해 전력 공급될 수도 있는, 2 이상의 서브-코일들 또는 서브-전극들을 포함할 수도 있다.
도 5에 도시된 바와 같이, 플라즈마 프로세싱 시스템 (500) 은 가스 소스/가스 공급 메커니즘 (530) 을 더 포함한다. 가스 소스/가스 공급 메커니즘 (530) 은 가스 유입부 (532) 로 가스를 제공한다. 프로세스 가스들 및 부산물들이 플라즈마 프로세싱 챔버 (504) 내에서 특정한 압력을 유지하도록 또한 기능하는, 압력 제어 밸브 (542) 및 펌프 (544) 를 통해 플라즈마 프로세싱 챔버 (504) 로부터 제거된다. 가스 소스/가스 공급 메커니즘 (530) 및 펌프 (544) 는 제어기 (524) 에 의해 제어된다. 실시예를 실시하기 위해 CA, Fremont 소재의 Lam Research Corp.의 Kiyo가 사용될 수도 있다.
도 6은 본 발명의 실시예들에서 사용된 제어기 (524) 를 구현하기에 적합한 컴퓨터 시스템 (600) 을 도시하는 고레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스로부터 대형 슈퍼 컴퓨터까지의 범위의 많은 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (600) 은 하나 이상의 프로세서들 (602) 을 포함하고, (그래픽, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (602), 메인 메모리 (606) (예를 들어, RAM (random access memory)), 저장 디바이스 (608) (예를 들어, 하드 디스크 드라이브), 이동식 저장 디바이스 (610) (예를 들어, 광학 디스크 드라이브), 사용자 인터페이스 디바이스 (612) (예를 들어, 키보드, 터치 스크린, 키패드, 마우스 또는 다른 포인팅 디바이스들, 등), 및 통신 인터페이스 (614) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (614) 는 소프트웨어 및 데이터로 하여금 링크를 통해 컴퓨터 시스템 (600) 과 외부 디바이스들 간에 이동되도록 한다. 시스템은 또한 전술한 디바이스들/모듈들이 접속된 통신 인프라스트럭처 (616) (예를 들어, 통신 버스, 크로스오버 바, 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (614) 를 통해 전달된 정보는 신호들을 반송하고, 유선 또는 케이블, 광 섬유, 전화선, 셀룰러 전화 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해 통신 인터페이스 (614) 에 의해 수신될 수 있는 전자, 전자기, 광학 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 하나 이상의 프로세서들 (602) 이 네트워크로부터 정보를 수신할 수도 있고, 또는 상기 기술된 방법 단계들을 수행하는 동안 네트워크로 정보를 출력할 수도 있다. 게다가, 본 발명의 방법 실시예들은 프로세서들 상에서만 실행될 수도 있고 또는 프로세싱의 일부를 공유하는 원격 프로세서들과 함께 인터넷과 같은 네트워크 상에서 실행될 수도 있다.
용어 "비일시적인 컴퓨터 판독가능 매체 (non-transient computer readable medium)"는 일반적으로 메인 메모리, 2차 메모리, 이동식 저장장치, 및 하드 디스크, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM, 및 지속적인 메모리의 다른 형태들과 같은 저장 디바이스들과 같은 매체를 지칭하는데 사용되고, 반송파 또는 신호들과 같은 임시적인 소재를 커버하는 것으로 해석되지 않아야 한다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 고 레벨 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파 내에 포함되고 프로세서에 의해 실행가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의해 송신된 컴퓨터 코드일 수도 있다.
패터닝된 마스크가 처리된다 (단계 108). 도 2는 패터닝된 마스크를 처리하는 단계의 보다 상세한 플로우차트이다 (단계 108). 패터닝된 마스크를 처리하는 단계 (단계 108) 는 복수의 사이클들을 포함하고, 사이클 각각은 스퍼터링 페이즈 (단계 204) 및 트리밍 페이즈 (단계 208) 를 포함한다. 스퍼터링 페이즈 (단계 204) 및 트리밍 페이즈 (단계 208) 모두에 대해, 처리 가스는 연속적으로 제공된다. 처리 가스는 스퍼터링 가스 및 트리밍 가스를 포함한다. 이 예에서, 처리 가스는 스퍼터링 가스로서 1200 sccm O2, 그리고 트리밍 가스로서 60 sccm CF4이다. 스퍼터링 페이즈 (단계 204) 동안, 적어도 200 V 크기의 바이어스로, 200 W, 13.56 ㎒의 TCP 전력이 제공된다. 바이어스는 패터닝된 마스크를 형성하는 재료의 스퍼터링 문턱값 이상이다. 그 결과, 스퍼터링 페이즈 동안, 일부 마스크는 스퍼터링되고 마스크의 또 다른 부분 상에 재증착된다. 트리밍 페이즈 (단계 208) 동안, 100 V 미만의 크기의 바이어스가 제공되면서, 1500 W의 TCP 전력이 13.56 ㎒로 제공된다. 바이어스는 패터닝된 마스크를 형성하는 재료의 스퍼터링 문턱값 이하이다. 따라서, 재료는 트리밍 페이즈 동안 스퍼터링되지 않고 마스크 상에 재증착되지 않는다. 대신, 트리밍 가스로부터의 플라즈마 컴포넌트들은 마스크로 하여금 화학적으로 트리밍되도록 마스크와 화학적으로 상호작용한다.
도 3b는 패터닝된 마스크의 처리 (108) 후에 스택 (300) 의 단면 개략도이다. 도 4b는 패터닝된 마스크의 처리 (108) 후에 일 라인의 상면 개략도이다. 스퍼터링 동안, 마스크 (312) 의 측면의 일부는 스퍼터링되고 마스크 (312) 의 다른 부분들 상에 재증착된다. 화학적으로 트리밍하는 단계와 교번하는 스퍼터링 및 재증착의 조합은 다이아몬드 패터닝 마스크 (312) 로 하여금 도시된 바와 같이, 원형 패턴 마스크로 형성되게 한다. 이에 더하여, 라인 에지 거칠기 및 라인 폭 거칠기가 감소된 것을 알게 되었다.
에칭 층이 에칭된다 (단계 112). 에칭 층을 에칭하기 위한 샘플 레시피는 20 sccm Cl2, 13 sccm NF3, 15 sccm O2, 및 125 sccm N2를 포함하는 에칭 가스를 3 mTorr의 압력으로 제공한다. 플라즈마는 400 W TCP 전력을 제공함으로써 에칭 가스로부터 형성된다. 80 V의 바이어스 전압이 제공된다. 도 3c는 에칭층 (304) 이 에칭된 후 스택 (300) 의 측면 개략도이다. 마스크가 제거된다 (단계 116). 도 3d는 마스크가 제거된 후 스택 (300) 의 측면 개략도이다. 스택은 챔버로부터 제거된다 (단계 120). 이 실시예에서, 에칭층은 도전층이기 때문에, 원형 성형된 마스크 패턴에 의해 커버된 영역을 제외하고 도전층을 에칭함으로써 도전성 패드들이 형성될 수도 있다.
이 실시예는 다이아몬드 성형된 마스크 패턴들로 하여금 원형 성형된 마스크 패턴들로 형성되게 한다. 이에 더하여, 실시예들은 라인 에지 거칠기 및 라인 폭 거칠기를 감소시킨다. 라인 에지 거칠기 및 라인 폭 거칠기의 감소는 패터닝된 마스크의 형상을 변화시키는 동일한 메커니즘에 의해 달성된다. 스퍼터링은 다이아몬드 형상의 코너부들과 같이, 패터닝된 마스크로부터 연장 (또는 내로 범프하는 (bump)) 거친 부분들을 선택적으로 제거한다. 재증착은 패터닝된 마스크의 보다 리세스된 부분들, 예컨대 다이아몬드 형상의 측면들의 중간에 선택적으로 부가된다 (또는 딥핑된다 (dip)). 트리밍은 CD (Critical Dimension) 의 성장을 방지한다. 연장되는 부분들을 선택적으로 제거하고 리세스된 부분들 상에 선택적으로 증착하고 CD 성장을 방지하도록 트리밍함으로써, 마스크는 감소된 라인 에지 거칠기 및/또는 라인 폭 거칠기를 갖는다. 이는 감소된 라인 에지 거칠기 및/또는 라인 폭 거칠기를 갖는 피처들을 에칭한다.
다양한 실시예들이 마스크를 처리하는 동안 일정한 가스 플로우를 제공하는 한편, 플라즈마 및 바이어스 전력이 펄싱된다. 가스 플로우를 펄싱하지 않고 바이어스 전력 및 플라즈마 전력만을 펄싱함으로써, 펄싱은 보다 고 주파수일 수도 있다. 바람직하게, 바이어스 전력 및 플라즈마 전력은 1 ㎐ 내지 10 ㎑, 이내의 주파수로 펄싱된다. 보다 바람직하게, 바이어스 전력 및 플라즈마 전력은 10 ㎐ 내지 1 ㎑, 이내의 주파수로 펄싱된다. 가장 바람직하게, 바이어스 전력 및 플라즈마 전력은 100 ㎐ 내지 500 ㎐, 이내의 주파수로 펄싱된다. 일부 실시예들에서, 바이어스 전력만이 펄싱된다. 바람직하게, 플라즈마 전력이 가장 낮을 때 바이어스 전력이 가장 높고, 바이어스 전력이 가장 낮을 때 플라즈마 전력이 가장 높도록, 바이어스 전력 및 플라즈마 전력 모두 동일한 기간에 동시에 이위상 (out of phase) 으로 펄싱된다. 실리콘 옥사이드 마스크에 대해, 스퍼터링 문턱값은 120 V이다. 스퍼터링 페이즈 동안, 바이어스 전력의 크기는 바람직하게 적어도 200 V이다. 보다 바람직하게, 바이어스 전력의 크기는 200 내지 1500 V이다. 트리밍 동안 바이어스의 크기는 바람직하게 100 V 미만이다. 보다 바람직하게, 트리밍 동안, 바이어스가 인가되지 않는다.
다양한 실시예에서, 트리밍 가스는 할로겐 함유 가스일 수도 있다. 바람직하게, 할로겐 함유 가스는 불소를 함유한다. 바람직하게, 처리 가스는 패시베이션 가스를 더 포함한다. 바람직하게, 패시베이션 가스는 COS 또는 SO2 중 적어도 하나이다. 다양한 실시예들에서, 스퍼터링 가스는 Ar 또는 O2를 포함할 수도 있다. O2는 SiO2 마스크에 대해 불활성이고, 모든 남아 있는 포토레지스트 또는 다른 유기 잔여물을 제거할 수도 있다. 마스크의 스퍼터링 및 재증착은 또한 마스크의 재분배라고 할 수도 있다.
다른 실시예들에서, 에칭 층은 Ti, TiN, W, 또는 WN과 같은, 도전성 재료들일 수도 있다. 다른 실시예들에서, 중간 층들이 패터닝된 마스크와 에칭 층 사이에 배치될 수도 있다. 별도의 에칭 프로세스들이 중간 층들을 에칭하도록 사용될 수도 있고 또는 복수의 층들이 단일 에칭 프로세스로 에칭될 수도 있다. 이러한 중간 층들은 도전층들 또는 유전체 층들 또는 다른 타입의 층들일 수도 있다. 이러한 층들은 반사방지 코팅들일 수도 있다.
본 발명이 몇몇 바람직한 실시예들로 기술되었지만, 본 발명의 범위 내의 대체, 치환, 및 다양한 대용 등가물들이 있다. 또한 본 발명의 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서 이하의 첨부된 청구항들이 본 발명의 진정한 정신 및 범위 내에 있는 모든 이러한 대체, 치환, 및 다양한 대용 등가물들을 포함하는 것으로 해석되도록 의도된다.

Claims (14)

  1. 플라즈마 프로세싱 챔버에서 마스크 아래에 에칭 층을 갖는 스택을 프로세싱하는 방법에 있어서,
    마스크를 처리하는 단계로서,
    스퍼터링 가스 및 트리밍 가스를 포함하는, 처리 가스를 플라즈마 프로세싱 챔버 내로 연속적으로 흘리는 단계;
    상기 처리 가스로부터 플라즈마를 생성하도록 펄싱된 TCP 전력을 제공하는 단계; 및
    펄싱된 바이어스를 제공하는 단계로서, 상기 펄싱된 바이어스는 상기 펄싱된 TCP 전력과 동일한 기간을 갖고, 상기 펄싱된 TCP 전력 및 상기 펄싱된 바이어스는 스퍼터 문턱값 이상인 제 1 바이어스 및 제 1 TCP 전력을 갖는 제 1 상태를 제공하여, 상기 스퍼터링 가스로부터의 종으로 하여금 상기 마스크로부터의 재료를 스퍼터링하고 재증착하게 하고, 그리고 상기 스퍼터 문턱값 이하인 제 2 바이어스 및 제 2 TCP 전력을 갖는 제 2 상태를 제공하여, 상기 트리밍 가스로부터의 종으로 하여금 상기 마스크를 화학적으로 트리밍하게 하고, 상기 제 2 TCP 전력은 상기 제 1 TCP 전력보다 큰, 상기 펄싱된 바이어스를 제공하는 단계를 포함하는, 상기 마스크를 처리하는 단계를 포함하는, 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 처리 가스를 연속적으로 흘리는 단계는 상기 펄싱된 TCP 전력 및 상기 펄싱된 바이어스가 제공될 때 일정한 플로우의 상기 처리 가스를 제공하는, 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 펄싱된 TCP 전력 및 상기 펄싱된 바이어스는 동기하고 이위상인 (out of phase), 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 마스크는 실리콘 옥사이드 기반 재료를 포함하고 그리고 상기 스퍼터링 가스는 O2를 포함하고 그리고 상기 트리밍 가스는 할로겐 함유 가스를 포함하는, 프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 처리 가스는 패시베이션 가스를 더 포함하는, 프로세싱 방법.
  6. 제 5 항에 있어서,
    상기 패시베이션 가스는 COS 또는 SO2 중 적어도 하나인, 프로세싱 방법.
  7. 제 1 항에 있어서,
    상기 펄싱된 TCP 전력 및 상기 펄싱된 바이어스는 1㎐ 내지 10 ㎑ 이내의 주파수를 갖는, 프로세싱 방법.
  8. 제 1 항에 있어서,
    상기 마스크를 처리한 후 상기 마스크 아래의 상기 에칭 층을 에칭하는 단계를 더 포함하는, 프로세싱 방법.
  9. 제 8 항에 있어서,
    상기 마스크를 제거하는 단계를 더 포함하는, 프로세싱 방법.
  10. 제 1 항에 있어서,
    상기 마스크는 다이아몬드 패턴들을 형성하고 그리고 상기 마스크를 처리하는 단계는 상기 다이아몬드 패턴들을 원형 패턴들로 변환하는, 프로세싱 방법.
  11. 플라즈마 프로세싱 챔버에서 마스크 아래에 에칭 층을 갖는 스택을 프로세싱하는 방법에 있어서,
    마스크를 처리하는 단계로서,
    스퍼터링 가스 및 트리밍 가스를 포함하는, 처리 가스를 플라즈마 프로세싱 챔버 내로 연속적으로 흘리는 단계;
    상기 처리 가스로부터 플라즈마로 TCP 전력을 제공하는 단계; 및
    펄싱된 바이어스를 제공하는 단계로서, 상기 펄싱된 바이어스는 스퍼터 문턱값 이상의 제 1 바이어스를 갖는 제 1 상태를 제공하여, 상기 스퍼터링 가스로부터의 종으로 하여금 상기 마스크로부터의 재료를 스퍼터링하고 재증착하게 하고, 그리고 상기 스퍼터 문턱값 이하의 제 2 바이어스를 갖는 제 2 상태를 제공하여, 상기 트리밍 가스로부터의 종으로 하여금 상기 마스크를 화학적으로 트리밍하게 하는, 상기 펄싱된 바이어스를 제공하는 단계를 포함하는, 상기 마스크를 처리하는 단계; 및
    상기 마스크를 처리한 후 상기 마스크 아래의 상기 에칭 층을 에칭하는 단계를 포함하는, 프로세싱 방법.
  12. 제 11 항에 있어서,
    상기 처리 가스를 연속적으로 흘리는 단계는 상기 펄싱된 바이어스가 제공될 때 일정한 플로우의 상기 처리 가스를 제공하는, 프로세싱 방법.
  13. 제 11 항에 있어서,
    상기 마스크를 제거하는 단계를 더 포함하는, 프로세싱 방법.
  14. 제 11 항에 있어서,
    상기 마스크는 다이아몬드 패턴들을 형성하고 그리고 상기 마스크를 처리하는 단계는 상기 다이아몬드 패턴들을 원형 패턴들로 변환하는, 프로세싱 방법.
KR1020180072303A 2017-06-29 2018-06-22 에지 거칠기 감소 KR102653067B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/637,828 US10020183B1 (en) 2017-06-29 2017-06-29 Edge roughness reduction
US15/637,828 2017-06-29

Publications (2)

Publication Number Publication Date
KR20190002327A KR20190002327A (ko) 2019-01-08
KR102653067B1 true KR102653067B1 (ko) 2024-03-29

Family

ID=62749615

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180072303A KR102653067B1 (ko) 2017-06-29 2018-06-22 에지 거칠기 감소

Country Status (3)

Country Link
US (1) US10020183B1 (ko)
KR (1) KR102653067B1 (ko)
CN (1) CN109216160B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029278B (zh) * 2019-12-10 2021-06-29 长江存储科技有限责任公司 一种晶圆片的加工方法和系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140272728A1 (en) 2013-03-14 2014-09-18 Varian Semiconductor Equipment Associates, Inc. Techniques for processing photoresist features using ions
JP2015115410A (ja) 2013-12-10 2015-06-22 東京エレクトロン株式会社 エッチング方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7820020B2 (en) * 2005-02-03 2010-10-26 Applied Materials, Inc. Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece with a lighter-than-copper carrier gas
KR101346897B1 (ko) * 2006-08-07 2014-01-02 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 시스템
JP5108489B2 (ja) * 2007-01-16 2012-12-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
US7682986B2 (en) * 2007-02-05 2010-03-23 Lam Research Corporation Ultra-high aspect ratio dielectric etch
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
US7785484B2 (en) * 2007-08-20 2010-08-31 Lam Research Corporation Mask trimming with ARL etch
US8404598B2 (en) * 2009-08-07 2013-03-26 Applied Materials, Inc. Synchronized radio frequency pulsing for plasma etching
CN102598130A (zh) * 2009-08-26 2012-07-18 威科仪器股份有限公司 用于在磁记录介质上制作图案的系统
US20130059448A1 (en) * 2011-09-07 2013-03-07 Lam Research Corporation Pulsed Plasma Chamber in Dual Chamber Configuration
US8802571B2 (en) * 2011-07-28 2014-08-12 Lam Research Corporation Method of hard mask CD control by Ar sputtering
US9899234B2 (en) * 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration
WO2017151622A1 (en) * 2016-03-04 2017-09-08 Tokyo Electron Limited Trim method for patterning during various stages of an integration scheme

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140272728A1 (en) 2013-03-14 2014-09-18 Varian Semiconductor Equipment Associates, Inc. Techniques for processing photoresist features using ions
JP2015115410A (ja) 2013-12-10 2015-06-22 東京エレクトロン株式会社 エッチング方法

Also Published As

Publication number Publication date
CN109216160A (zh) 2019-01-15
CN109216160B (zh) 2024-01-30
US10020183B1 (en) 2018-07-10
KR20190002327A (ko) 2019-01-08

Similar Documents

Publication Publication Date Title
US20140051256A1 (en) Etch with mixed mode pulsing
US20140120727A1 (en) Method of tungsten etching
US9129902B2 (en) Continuous plasma ETCH process
KR102070459B1 (ko) 평활 측벽의 급속 교번 에칭 프로세스를 위한 제어된 가스 혼합
US20130084708A1 (en) Etch with pulsed bias
US20140179106A1 (en) In-situ metal residue clean
KR101919641B1 (ko) 높은 에칭 레이트를 제공하기 위한 방법
KR102653067B1 (ko) 에지 거칠기 감소
KR102595435B1 (ko) 패턴 붕괴를 방지하기 위한 에칭 후 처리
KR102148036B1 (ko) 비아 제공 방법
KR102658744B1 (ko) 섀도우 트림 라인 에지 거칠기 감소
US9607848B2 (en) Etch process with pre-etch transient conditioning
US11646207B2 (en) Silicon oxide silicon nitride stack stair step etch
KR102626483B1 (ko) 반도체 프로세싱을 위한 실리콘-기반 증착
US10600648B2 (en) Silicon-based deposition for semiconductor processing
CN107785253B (zh) 利用侧边溅射的线边缘粗糙表面改进
KR20140015203A (ko) 트랜치/비아 cd 축소 및 튜닝 방법
KR20200108361A (ko) 비정질 탄소 층 개방 프로세스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant