KR102542758B1 - 상호접속부를 위한 루테늄 금속 피처 충전 - Google Patents

상호접속부를 위한 루테늄 금속 피처 충전 Download PDF

Info

Publication number
KR102542758B1
KR102542758B1 KR1020187000200A KR20187000200A KR102542758B1 KR 102542758 B1 KR102542758 B1 KR 102542758B1 KR 1020187000200 A KR1020187000200 A KR 1020187000200A KR 20187000200 A KR20187000200 A KR 20187000200A KR 102542758 B1 KR102542758 B1 KR 102542758B1
Authority
KR
South Korea
Prior art keywords
metal
layer
features
metal layer
substrate
Prior art date
Application number
KR1020187000200A
Other languages
English (en)
Other versions
KR20180005743A (ko
Inventor
카이-훙 유
게릿 제이. 루싱
코리 바이다
다다히로 이시자카
다카히로 하카마타
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180005743A publication Critical patent/KR20180005743A/ko
Application granted granted Critical
Publication of KR102542758B1 publication Critical patent/KR102542758B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/16—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal carbonyl compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/46—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for heating the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 기판내 피처를 적어도 부분적으로 충전하는 방법을 제공한다. 그 방법은 피처를 함유하는 기판을 제공하는 단계, 피처를 적어도 부분적으로 충전하기 위해 루테늄(Ru) 금속층을 침착시키는 단계, 및 피처에서 Ru 금속층을 리플로우하기 위해 기판을 열처리 단계를 포함한다.

Description

상호접속부를 위한 루테늄 금속 피처 충전
관련 출원에 대한 상호 참조
본 출원은 2015년 6월 5일자로 출원된 미국 가출원 번호 62/171,739에 관한 것이고, 그 가출원을 우선권 주장의 기초 출원으로 하며, 그 가출원의 전체 내용은 본원에 참고 인용되어 있다.
발명의 분야
본 발명은 마이크로일렉트로닉 디바이스에 있어서 낮은 비저항 루테늄(Ru) 금속으로 비아 및 트렌치와 같은 피처를 무공극(void-less) 충전하는 방법에 관한 것이다.
집적 회로는 다양한 반도체 디바이스; 및 이 반도체 디바이스에 전력을 제공하고 이러한 반도체 디바이스가 정보를 공유 및 교환하는 것을 허용하는 복수의 전도성 금속 패스를 함유한다. 그 집적 회로 내에는 금속층들이 그 금속층들을 서로 절연하는 금속간 또는 층간 유전체 층을 사용하여 서로의 정상에 적층되어 있다.
일반적으로, 각 금속층은 하나 이상의 추가 금속층에 대하여 전기 접촉부(electric contact)를 형성해야 한다. 그러한 전기 접촉부는 금속층들을 분리하는 층간 유전체에서 피처(즉, 비아)를 에칭하며, 그리고 결과로 얻어지는 비아를 금속으로 충전하여 상호접속부를 형성함으로써 달성된다. 금속층들은 전형적으로 층간 유전체에서 에칭된 경로를 점유한다. "비아"는 일반적으로 유전체 층 아래에 있는 전도성 층으로 유전체 층을 통해 전기 접속부를 제공하는 유전체 층 내에 형성된 홀, 라인 또는 다른 유사 피처와 같은 임의의 피처를 의미한다. 유사하게, 2개 이상의 비아를 접속하는 금속층은 일반적으로 트렌치라고 언급된다.
집적 회로를 제조하기 위한 다층 금속화 도식에서 구리(Cu) 금속의 사용은 유전체, 예컨대 예컨대 SiO2에서 Cu 원자의 고 이동도에 기인한 문제를 야기하는데, Cu는 Si에서 전기 결함을 야기할 수 있다. 따라서, Cu 금속층, Cu 충전된 트렌치 및 Cu 충전된 비아는 일반적으로 배리어 재료에 의해 캡슐화되어 Cu 원자가 유전체 및 Si 내로 확산되는 것을 방지하게 된다. 배리어 층은 일반적으로 Cu 시드 침착 전에 트렌치 및 비아 측벽 및 저부 상에 침착되며, 그리고 Cu 중에서 바람직하게는 비반응성 및 비혼화성이고, 유전체에 대하여 우수한 접착성을 제공하며, 낮은 전기 비저항을 부여할 수 있는 재료를 포함할 수 있다.
디바이스 성능의 증가는 일반적으로 디바이스 면적의 감소 또는 디바이스 밀도의 증가에 의해 수반된다. 디바이스 밀도의 증가는 보다 큰 종횡비(즉, 깊이 대 폭의 비율)을 비롯한, 상호접속부를 형성하는데 사용된 비아 치수의 감소를 필요로 한다. 비아 치수가 감소하고 종횡비가 증가함에 따라, 비아에서 금속층에 충분한 부피를 제공하면서도 비아의 측벽 상에서 적당한 두께를 지닌 확산 배리어 층을 형성하고자 하는 과제가 점차적으로 더 많아 지게 된다. 게다가, 비아 및 트렌치 치수가 감소하고 비아 및 트렌치에서 층의 두께가 감소함에 따라, 층의 재료 특성 및 층 계면은 점차적으로 더 중요하게 된다. 특히, 그러한 층을 형성하는 공정은 우수한 제어가 공정 순서의 모든 단계에 있어서 유지되는 제조가능한 공정 순서 내로 유의하여 통합될 필요가 있다.
기판내 점차적으로 더 작아지고 있는 피처에서 Cu 금속의 사용과 관련된 문제들은 Cu 금속을 다른 낮은 비저항 금속으로 대체하는 것을 필요로 한다.
본 발명은 마이크로일렉트로닉 디바이스에서 상호접속부를 위한 무공극 Ru 금속 피처 충전 방법을 제공한다.
본 발명의 실시양태에 따르면, 본 발명은 피처를 함유하는 기판을 제공하는 단계, 피처를 적어도 부분적으로 충전하기 위해 루테늄(Ru) 금속층을 침착시키는 단계, 및 피치에서 Ru 금속층을 리플로우(reflow)하기 위해 기판을 열처리하는 단계를 포함하는, 기판에서 피처를 적어도 부분적으로 충전하는 방법을 제공한다.
다른 실시양태에 따르면, 본 발명은 피처를 함유하는 기판을 제공하는 단계, 피처를 충전하는 컨포멀(conformal) 루테늄(Ru) 금속층을 침착시키는 단계, 및 피처에서 컨포멀 Ru 금속층을 리플로우하기 위해 기판을 열처리하는 단계로서, 여기서 컨포멀 Ru 금속층은 피처에서 시임 공극(seam void)을 갖고, 열처리는 시임 공극을 밀봉하고 피처에서 컨포멀 Ru 금속층의 입자 크기를 증가시키는 것인 열처리 단계를 포함하는, 기판내 피처를 충전하는 방법을 제공한다.
본 발명의 또 다른 실시양태에 따르면, 본 발명은 기판 상의 유전체 층에 형성된 피처를 함유하는 기판을 제공하는 단계, 피처에서 핵형성(nucleation) 층을 형성하는 단계, 피처를 적어도 부분적으로 충전하기 위해 핵형성 층 상에 컨포멀 루테늄(Ru) 금속층을 침착시키는 단계, 및 피처에서 컨포멀 Ru 금속층을 리플로우하기 위해 기판을 열처리하는 단계로서, 여기서 열처리는 피처 충전에서 공극을 감소시키고 피처에서 컨포멀 Ru 금속층의 입자 크기를 증가시키는 것인 열처리 단계를 포함하는, 기판내 피처를 적어도 부분적으로 충전하는 방법을 제공한다.
본 발명 및 이의 수반되는 이점들 중 다수에 대한 보다 완전한 이해는, 이러한 이해가 첨부되는 도면과 관련되어 고려될 때 후술하는 상세한 설명을 참조함으로써 보다 잘 이해하게 되는 바와 같이, 용이하게 얻어질 수 있을 것이다. 그 도면에 대한 간단한 설명을 하면, 다음과 같다.
도 1은 본 발명의 실시양태에 따른 Ru 금속 충전에 사용된 기판내 좁은 피처의 치수를 예시한 것이다.
도 2a 및 2b는 본 발명의 실시양태에 따른 Ru 금속 필름 충전에 사용된 기판내 피처의 단면도 및 상면도인 주사 전자 현미경(SEM) 이미지를 도시한 것이다.
도 3a는 본 발명이 실시양태에 따른 기판내 좁은 피처에서 Ru 금속 침착의 단면 SEM 이미지이다.
도 3b는 본 발명이 실시양태에 따른 기판내 좁은 피처에서 Ru 금속 침착의 단면 SEM 이미지를 도시한 것이다.
도 4a 및 4b는 본 발명의 실시양태에 따른 기판내 피처에서 침착된 그대로의 Ru 금속층의 단면 SEM 이미지를 도시한 것이다.
도 5a 및 5b는 본 발명의 실시양태에 따른 기판내 피처에서 열처리된 Ru 금속층의 단면 SEM 이미지를 도시한 것이다.
마이크로일레트로닉 디바이스에 있어서 낮은 비저항 Ru 금속으로 피처를 무공극 충전하는 방법들이 여러 실시양태로 설명된다.
한 실시양태에 따르면, 기판내 피처를 적어도 부분적으로 충전하는 방법이 제공된다. 그 방법은 피처를 함유하는 기판을 제공하는 단계, 피처를 적어도 부분적으로 충전하기 위해 Ru 금속층을 침착시키는 단계, 및 피처에서 Ru 금속층을 리플로우하기 위해 기판을 열처리하는 단계를 포함한다. 적어도 부분적으로 충전하는 단계는 가열 연화된 Ru 금속을 매우 좁은 피처 내로 밀어 넣는 모세관 작용 및 보다 큰 Ru 금속 입자를 형성하는 Ru 금속의 재결정화를 이용한다. 본 발명자들은 저온 Ru 금속 재결정화 및 리플로우의 이러한 독특하고 예기치 못한 결과가 Cu 금속 충전을 Ru 금속 충전으로 대체하는데 이용될 수 있다는 점을 발견하게 되었다. 리플로우된 Ru 금속의 큰 입자 크기는 좁은 피처에서 Cu 금속 충전을 대체하는데 필요한 낮은 전기 저항을 갖는다. 밝혀진 바에 의하면, Ru 금속은, 이의 짧은 유효 전자 평균 자유 경로로 인하여, 약 10 nm(5 nm 노드) 최소 피처 크기에서 Cu 금속 대체물질로서 반도체에 대한 국제 기술 로드맵(ITRS)의 저항 요건을 충족하는 매우 우수한 후보물질이다. Ru 금속의 수 많은 재료 및 전기 특성으로 인하여, 그것은 Cu 금속보다 피처 크기의 다운 스케일링(downward scaling)에 의해 보다 덜 영향을 받게 된다.
피처는, 예를 들면 트렌치 또는 비아를 포함할 수 있다. 피처 직경은 30 nm 미만, 20 nm 미만, 10 nm 미만, 또는 5 nm 미만일 수 있다. 피처 직경은 20 nm 내지 30 nm, 10 nm 내지 20 nm, 5 nm 내지 10 nm, 또는 3 nm 내지 5 nm일 수 있다. 피처의 깊이는, 예를 들면 20 nm 초과, 50 nm 초과, 100 nm 초과, 또는 200 nm 초과일 수 있다. 피처는, 예를 들면 2:1 내지 20:1, 2:1 내지 10:1, 또는 2:1 내지 5:1의 종횡비(AR, 깊이:폭)를 가질 수 있다. 하나의 예에서, 기판(예를 들면, Si)은 유전체 층을 포함하고, 피처는 그 유전체 층에서 형성된다.
도 1은 본 발명의 실시양태에 따른 Ru 금속 충전에 사용된 기판내 좁은 피처의 치수를 예시한 것이다. 그 좁은 피처는 Si 기판내 피처를 에칭하고, 이후 그 에칭된 피처에서 산화물 층(SiO2)을 침착(재충전)하여 그 에칭된 피처의 직경을 감소시킴으로써 제조되었다. 그 에칭된 피처는 50 nm, 56 nm, 64 nm 및 80 nm의 직경을 보유하였다. 그 재충전된(backfilled) 피처는 피처의 중간 깊이에 가까운 약 11.5 nm, 약 14 nm, 약 17.4 nm, 및 약 28.5 nm의 직경(폭)을 보유하였다.
도 2a 및 도 2b는 본 발명의 실시양태에 따른 Ru 금속 필름 충전에 사용된 기판내 피처의 단면도 및 상면도인 SEM 이미지를 도시한 것이다. 기판내 피처의 제조는 도 1에 기술되었다. 도 2a에서 피처는 약 14 nm의 직경, 약 120 nm의 깊이, 및 약 8.5의 종횡비, 및 약 112 nm의 피치를 보유하였다. 도 2b에서 피처는 약 11.5 nm의 직경, 약 110 nm의 깊이, 약 9.5의 종횡비, 및 100 nm의 피치를 보유하였다.
도 3a는 본 발명의 실시양태에 따른 기판내 좁은 피처에서 Ru 금속 침착의 단면 SEM 이미지를 도시한 것이다. 기판내 피처의 제조는 도 1에 설명되었다. 피처는 약 11.5 nm, 약 17.4 nm, 및 약 28.5 nm의 직경을 보유하였다. Ru 금속 침착 전에, 15Å 두께 TaN 핵형성 층이 약 350℃의 기판 온도에서 t-부틸이미도-트리스-에틸메틸아미도-탄탈(TBTEMT, Ta(NCMe3)(NEtMe)3) 및 암모니아((NH3)의 노출을 교대하면서 원자층 침착(ALD: atom layer deposition)을 이용하여 피처에서 침착되었다. 70Å의 두께를 지닌 컨포멀 Ru 금속층이 약 200℃의 기판 온도에서 Ru3(CO)12 및 CO 담체 가스를 사용하여 화학 증착(CVD: chemical vapor deposition)에 의해 TaN 핵형성 층 상에 침착되었다. 도 3a는 11.5 nm 및 14.5 nm의 직경을 갖는 피처가 Ru 금속에 의해 효과적으로 충전되었고, 반면에 28.5 nm의 직경을 갖는 좁은 피처가 완전 충전되지 않았으며 좁은 피처의 상부에서 공극을 보유하였다는 점을 보여준다.
도 3b는 본 발명의 실시양태에 따른 기판내 좁은 피처에서 Ru 금속 침착의 단면 SEM 이미지를 도시한 것이다. 150Å의 컨포멀 Ru 금속 침착은 모든 피처가 Ru 금속에 의해 효과적으로 충전되었다는 점을 보여준다.
도 4a 및 4b는 본 발명의 실시양태에 따른 기판내 피처에서 침착되는 그대로의 Ru 금속층의 단면 SEM 이미지를 도시한 것이다. Ru 금속층은 약 200℃의 기판 온도에서 Ru3(CO)12 및 CO 담체 가스를 사용하여 CVD에 의해 침착되었고, 또한 피처는 도 3a을 참조하여 설명된 바와 같이 TaN 핵형성 층을 함유하였다. 도 4a 및 4b에서 SEM 배율은 각각 200,000 및 350,000이었다. 중간 깊이에서 ~28 nm 폭 피처는 완전 충전되지 않았지만, 피처의 정상부 부근에 약 9 nm 폭인 Ru 금속내 공극을 보유하였다.
도 5a 및 5b는 본 발명의 실시양태에 따른 기판내 피처에서 열처리된 Ru 금속의 단면 SEM 이미지를 도시한 것이다. 도 4a 및 4b에서 SEM 배율은 각각 200,000 및 350,000이다. 침착되는 그대로의 Ru 금속층은 5 분 동안 형성 가스의 존재 하에 450℃가 기판 온도에서 열처리되었다. 도 5a 및 5b는 열처리가 피처에서 Ru 금속을 리플로우하여 좁은 피처를 큰 입자 크기를 갖는 Ru 금속으로 효과적으로 충전하였고, Ru 금속 피처 충전에서 공극을 감소 또는 제거하였다는 점을 보여준다. 그 충전은 가열 연화된 Ru 금속을 매우 좁은 피처 내로 밀어 넣는 모세관 작용을 이용한다. 추가로, 피처에서 임의의 Ru 금속 시임 공극은 열처리에 의해 밀봉된다.
도 5a 및 5b에서 구조는, 예를 들면 피처 위로부터 과량 Ru 금속을 제거하는 평탄화 공정(예를 들면, 화학 기계 연마(CMP))을 수행함으로써, 추가 처리될 수 있다.
일부 실시양태에 따르면, 핵형성 층은 Ru 금속 충전 이전에 ALD 또는 CVD에 의해 피처에서 침착될 수 있다. 핵형성 층은, 예를 들면 질화물 재료를 포함할 수 있다. 한 실시양태에 따르면, 핵형성 층은 Mo, MoN, Ta, TaN, W, WN, Ti, 및 TiN으로 구성되는 군으로부터 선택될 수 있다. 핵형성 층의 역할은 짧은 인큐베이션 시간으로 Ru 금속층의 컨포멀 침착을 보장하기 위해 피처에서 Ru 금속에 우수한 핵형성 표면 및 접착 표면을 제공하기 위한 것이다. Cu 금속 충전을 이용할 때와는 달리, 유전체 재료와 피처에서 Ru 금속의 사이에 우수한 배리어 층이 요구되지 않는다. 그러므로, Ru 금속 충전의 경우에서, 핵형성 층은 매우 얇을 수 있으며, 피처에서 유전체 재료를 노출시키는 갭에 의해 비연속적이거나 불완전할 수 있다. 이는 Cu 금속 피처 충전과 비교하여 피처 충전에서 Ru 금속의 양을 증가시키는 것을 허용한다. 일부 예에서, 핵형성 층의 두께는 20Å 이하, 15Å 이하, 또는 5Å 이하일 수 있다.
일부 실시양태에 따르면, Ru 금속층은 ALD, CVD, 도금(plating) 또는 스퍼터링(sputtering)에 의해 침착될 수 있다. 한 예에서, Ru 금속층은 Ru3(CO)12 및 CO 담체 가스를 이용하여 CVD에 의해 침착될 수 있다. 그러나, 다른 Ru 금속 전구체가 Ru 금속층을 침착시키는데 사용될 수 있다. 일부 예에서, Ru 금속층은 Ru 함유 합금을 포함할 수 있다.
본 발명의 실시양태에 따르면, Ru 금속층은 제1 기판 온도에서 침착될 수 있고, 침착되는 그대로의 Ru 금속층의 후속적인 열처리는 제1 기판 온도보다 높은 제2 기판 온도에서 수행될 수 있다. 예를 들어, 열처리는 200℃ 내지 600℃, 300℃ 내지 400℃, 500℃ 내지 600℃, 400℃ 내지 450℃, 또는 450℃ 내지 500℃에서 수행될 수 있다. 추가로, 열처리는 Ar 가스, H2 가스, 또는 Ar 가스 및 H2 가스의 존재 하에 대기압 이하에서 수행될 수 있다. 한 예에서, 열처리는 형성 가스의 존재 하에 대기압 이하에서 수행될 수 있다. 그 형성 가스는 H2와 N2의 혼합물이다. 또다른 예에서, 열처리는 열처리에 사용된 공정 챔버 내로 임의의 가스를 유동시키는 일 없이 고 진공 조건 하에 수행될 수 있다.
한 실시양태에 따르면, 열처리는 가스상 플라즈마의 존재 하에 수행될 수 있다. 이는 가스상 플라즈마가 이용되지 않을 때와 비교하여 열처리 온도를 저하시키는 것을 허용한다. 이는 저-k 및 초저-k 재료와 상용성이 있는 열처리 온도의 사용을 허용한다. 일부 실시양태에 따르면, 피처는 2.5 ≤ k < 3.9를 지닌 저-k 재료 및 k < 2.5를 지닌 초저-k 재료로 형성될 수 있다. 한 예에서, 그 가스상 플라즈마는 Ar 가스를 포함할 수 있다. 플라즈마 조건은 저에너지 Ar 이온을 포함하도록 선택될 수 있다.
또다른 실시양태에 따르면, Ru 금속층을 침착하기 전에, 기판은 피처에서 표면을 개질하고 피처에서 Ru 금속층의 핵형성 속도를 증가시키는 처리 가스에 노출될 수 있다. 한 예에서, 그 처리 가스는 질소 플라즈마, NH3 플라즈마, NH3 어닐(anneal), 또는 이들의 조합을 포함할 수 있다. 처리 가스에 대한 노출은 피처에서 표면을 질화시킬 수 있다. 한 예에서, 그 처리 가스는 피처에서 표면의 친수성을 증가시키고 이로써 피처에서 Ru 금속의 핵형성 속도를 증가시킨다.
한 예에서, 피처의 개구가 핀치오프(pinch off)(폐쇄)될 수 있고, 피처가 Ru 금속층으로 완전 충전되기 전에 피처 내부에 공극이 형성될 수 있다. 한 실시양태에 따르면, 공극은 피처 위로부터 과량 Ru 금속을, 예를 들어 평탄화 공정에 의해, 소거함으로써 제거될 수 있으며, 이로써 핀치오프를 야기하는 과량의 Ru 금속을 제거하게 된다. 이후에, 열처리 공정은 피처에서 Ru 금속층을 리플로우하기 위해 수행될 수 있다. 한 실시양태에 따르면, 이어서, 그 리플로우된 Ru 금속층 상에 추가의 Ru 금속층을 침착시키고, 열처리 공정을 반복하여 피처의 무공극 충전을 달성할 수 있다.
마이크로일렉트로닉 디바이스에 있어서 비아 및 트렌치와 같은 피처를 낮은 비저항 Ru 금속으로 무공극 충전하는 방법이 다양한 실시양태로 개시되어 있다. 본 발명의 실시양태의 전술한 설명은 예시 및 설명의 목적으로 제시되어 있다. 본 발명을 배제하거나 또는 본 발명을 개시된 구체적인 형태에 국한하고자 하는 것은 아니다. 본 설명 및 후술하는 청구범위는 단지 설명 목적으로 사용되는 것이고 제한하는 것으로 해석되어서는 안되는 용어들을 포함한다. 해당 기술 분야의 당업자는 수 많은 변경예 및 변형예가 상기 교시내용에 비추어 가능하다는 점을 이해할 수 있을 것이다. 해당 기술 분야에서 당업자는 도면에서 도시된 다양한 요소들에 대한 다양한 등가 조합예 및 대체예를 인식할 수 있을 것이다. 그러므로, 본 발명의 영역은 그러한 상세한 설명에 의해 제한되어야 하는 것이 아니라 오히려 본 명세서에 첨부된 청구의 범위에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 기판내 피처를 적어도 부분적으로 충전하는 방법으로서,
    피처를 함유하는 기판을 제공하는 단계,
    루테늄(Ru) 금속층을 침착시켜 피처를 적어도 부분적으로 충전하는 단계로서, Ru 금속층은 제1 기판 온도에서 침착되는 단계,
    기판을 열처리하여 피처에서 Ru 금속층을 리플로우(reflow)시키고, 이로써 Ru 금속층의 입자 크기를 증가시키고 Ru 금속층의 전기 저항을 낮추는 단계로서, 열처리는 제1 기판 온도보다 높은 제2 기판 온도에서 수행되고, 제2 기판 온도는 200℃ 내지 600℃인 단계,
    피처에서 그 열처리된 Ru 금속층 상에 추가의 Ru 금속층을 침착시키는 단계, 및
    추가의 Ru 금속층을 열처리하여 피처에서 추가의 Ru 금속층을 리플로우시키고, 이로써 추가의 Ru 금속층의 입자 크기를 증가시키고 추가의 Ru 금속층의 전기 저항을 낮추는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, Ru 금속층을 침착시키는 단계 전에, 피처에서 핵형성(nucleation) 층을 형성시키는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 핵형성 층은 피처에서 기판을 노출시키는 갭에 의해 불완전한 것인 방법.
  4. 제2항에 있어서, 핵형성 층은 Mo, MoN, Ta, TaN, W, WN, Ti, 및 TiN으로 이루어진 군으로부터 선택되는 것인 방법.
  5. 제1항에 있어서, Ru 금속층을 침착시키는 단계 전에, 피처에서 Ru 금속층의 핵형성 속도를 증가시키는 처리 가스에 기판을 노출시키는 단계를 더 포함하는 방법.
  6. 제5항에 있어서, 처리 가스는 질소를 포함하는 것인 방법.
  7. 제1항에 있어서, Ru 금속층은 원자층 침착(ALD), 화학 증착(CVD), 도금 또는 스퍼터링에 의해 침착되는 것인 방법.
  8. 제7항에 있어서, Ru 금속층은 Ru3(CO)12 및 CO 담체 가스를 사용하여 CVD에 의해 침착되는 것인 방법.
  9. 제1항에 있어서, 기판은 유전체 층을 포함하고, 피처는 유전체 층에서 형성되는 것인 방법.
  10. 제1항에 있어서, 열처리는 Ar 가스, H2 가스, Ar 가스와 H2 가스, 또는 H2 가스와 N2 가스의 존재 하에 수행되는 것인 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020187000200A 2015-06-05 2016-06-03 상호접속부를 위한 루테늄 금속 피처 충전 KR102542758B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562171739P 2015-06-05 2015-06-05
US62/171,739 2015-06-05
PCT/US2016/035724 WO2016196937A1 (en) 2015-06-05 2016-06-03 Ruthenium metal feature fill for interconnects

Publications (2)

Publication Number Publication Date
KR20180005743A KR20180005743A (ko) 2018-01-16
KR102542758B1 true KR102542758B1 (ko) 2023-06-12

Family

ID=57441803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187000200A KR102542758B1 (ko) 2015-06-05 2016-06-03 상호접속부를 위한 루테늄 금속 피처 충전

Country Status (6)

Country Link
US (2) US9711449B2 (ko)
JP (1) JP7066929B2 (ko)
KR (1) KR102542758B1 (ko)
CN (1) CN107836034B (ko)
TW (1) TWI621161B (ko)
WO (1) WO2016196937A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049927B2 (en) * 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient
US10541174B2 (en) 2017-01-20 2020-01-21 Tokyo Electron Limited Interconnect structure and method of forming the same
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
US10700009B2 (en) * 2017-10-04 2020-06-30 Tokyo Electron Limited Ruthenium metal feature fill for interconnects
US10790188B2 (en) 2017-10-14 2020-09-29 Applied Materials, Inc. Seamless ruthenium gap fill
US10672649B2 (en) 2017-11-08 2020-06-02 International Business Machines Corporation Advanced BEOL interconnect architecture
CN117936417A (zh) 2017-11-11 2024-04-26 微材料有限责任公司 用于高压处理腔室的气体输送系统
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
US10269698B1 (en) 2017-12-20 2019-04-23 International Business Machines Corporation Binary metallization structure for nanoscale dual damascene interconnects
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
WO2019173006A1 (en) 2018-03-09 2019-09-12 Applied Materials, Inc. High pressure annealing process for metal containing materials
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
JP7547037B2 (ja) 2018-08-20 2024-09-09 エーエスエム・アイピー・ホールディング・ベー・フェー 周期的堆積プロセスによって基材の誘電体表面上にモリブデン金属膜を堆積させる方法および関連する半導体デバイス構造
JP7182970B2 (ja) * 2018-09-20 2022-12-05 東京エレクトロン株式会社 埋め込み方法及び処理システム
US11631680B2 (en) 2018-10-18 2023-04-18 Applied Materials, Inc. Methods and apparatus for smoothing dynamic random access memory bit line metal
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
KR20210122880A (ko) * 2019-02-28 2021-10-12 도쿄엘렉트론가부시키가이샤 반도체 디바이스를 위한 이중 규화물 랩-어라운드 접촉부
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
JP7206355B2 (ja) * 2020-11-12 2023-01-17 アプライド マテリアルズ インコーポレイテッド ダイナミックランダムアクセスメモリビット線金属を滑らかにするための方法及び装置
US20220223472A1 (en) * 2021-01-11 2022-07-14 Applied Materials, Inc. Ruthenium Reflow For Via Fill
KR102659491B1 (ko) * 2021-08-12 2024-04-23 한국과학기술연구원 배선 재료용 저저항 필름의 제조 방법
US20240282709A1 (en) * 2023-02-22 2024-08-22 Applied Materials, Inc. Layered Substrate with Ruthenium Layer and Method for Producing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091269A (ja) * 1998-09-10 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
JP2008538126A (ja) 2005-03-16 2008-10-09 東京エレクトロン株式会社 パターン化された基板上にルテニウム金属層を形成する方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475903B1 (en) 1993-12-28 2002-11-05 Intel Corporation Copper reflow process
JP3393436B2 (ja) * 1996-12-03 2003-04-07 ソニー株式会社 配線の形成方法
JPH10209157A (ja) * 1997-01-21 1998-08-07 Hitachi Ltd 半導体装置の製造方法
KR100227843B1 (ko) * 1997-01-22 1999-11-01 윤종용 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
KR100230418B1 (ko) * 1997-04-17 1999-11-15 윤종용 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법
KR100408410B1 (ko) * 2001-05-31 2003-12-06 삼성전자주식회사 엠아이엠(ｍｉｍ) 커패시터를 갖는 반도체 소자 및 그제조 방법
KR100416602B1 (ko) 2001-08-08 2004-02-05 삼성전자주식회사 스택형 캐패시터의 제조 방법
US7270848B2 (en) * 2004-11-23 2007-09-18 Tokyo Electron Limited Method for increasing deposition rates of metal layers from metal-carbonyl precursors
TW200734482A (en) 2005-03-18 2007-09-16 Applied Materials Inc Electroless deposition process on a contact containing silicon or silicide
US20070059502A1 (en) * 2005-05-05 2007-03-15 Applied Materials, Inc. Integrated process for sputter deposition of a conductive barrier layer, especially an alloy of ruthenium and tantalum, underlying copper or copper alloy seed layer
JP2010507263A (ja) * 2006-10-17 2010-03-04 エントン インコーポレイテッド 超小型電子デバイスの製造におけるフィチャーを埋め込むための銅堆積
US7829454B2 (en) 2007-09-11 2010-11-09 Tokyo Electron Limited Method for integrating selective ruthenium deposition into manufacturing of a semiconductior device
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US7776740B2 (en) * 2008-01-22 2010-08-17 Tokyo Electron Limited Method for integrating selective low-temperature ruthenium deposition into copper metallization of a semiconductor device
JP2010067638A (ja) * 2008-09-08 2010-03-25 Tokyo Electron Ltd ルテニウム膜の成膜方法
JP2010199349A (ja) 2009-02-26 2010-09-09 Toshiba Corp 半導体装置の製造方法
TWI536451B (zh) * 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之ｎ型金氧半導體金屬閘極材料、製造方法及設備
US8637390B2 (en) * 2010-06-04 2014-01-28 Applied Materials, Inc. Metal gate structures and methods for forming thereof
US9048296B2 (en) * 2011-02-11 2015-06-02 International Business Machines Corporation Method to fabricate copper wiring structures and structures formed thereby
JP5862353B2 (ja) * 2011-08-05 2016-02-16 東京エレクトロン株式会社 半導体装置の製造方法
KR101444527B1 (ko) * 2011-08-05 2014-09-24 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR20130096949A (ko) * 2012-02-23 2013-09-02 삼성전자주식회사 반도체 소자의 형성 방법
US8517769B1 (en) 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
TWI576961B (zh) * 2012-04-26 2017-04-01 應用材料股份有限公司 用於高深寬比塡充的半導體重流處理
US9245798B2 (en) * 2012-04-26 2016-01-26 Applied Matrials, Inc. Semiconductor reflow processing for high aspect ratio fill
JP2014033139A (ja) * 2012-08-06 2014-02-20 Ulvac Japan Ltd デバイスの製造方法
EP2779224A3 (en) * 2013-03-15 2014-12-31 Applied Materials, Inc. Methods for producing interconnects in semiconductor devices
JP2014204014A (ja) * 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091269A (ja) * 1998-09-10 2000-03-31 Fujitsu Ltd 半導体装置の製造方法
JP2008538126A (ja) 2005-03-16 2008-10-09 東京エレクトロン株式会社 パターン化された基板上にルテニウム金属層を形成する方法

Also Published As

Publication number Publication date
US10056328B2 (en) 2018-08-21
TW201709293A (zh) 2017-03-01
US20170317022A1 (en) 2017-11-02
TWI621161B (zh) 2018-04-11
US9711449B2 (en) 2017-07-18
CN107836034A (zh) 2018-03-23
KR20180005743A (ko) 2018-01-16
US20160358815A1 (en) 2016-12-08
JP7066929B2 (ja) 2022-05-16
CN107836034B (zh) 2022-07-19
WO2016196937A1 (en) 2016-12-08
JP2018516465A (ja) 2018-06-21

Similar Documents

Publication Publication Date Title
KR102542758B1 (ko) 상호접속부를 위한 루테늄 금속 피처 충전
KR102526836B1 (ko) 코발트계 인터커넥트 및 그의 제조 방법
TWI827553B (zh) 用於內連線的釕金屬特徵部填補
TWI402887B (zh) 用以整合具有改良可靠度之超低ｋ介電質之結構與方法
KR20190050869A (ko) 루테늄 라이너로 구리 전자 이동을 개선하기 위한 도핑된 선택적 금속 캡
US11404311B2 (en) Metallic interconnect structures with wrap around capping layers
KR102694691B1 (ko) 이중 금속 전력 레일을 갖는 집적 회로 제조 방법
US9318383B2 (en) Integrated cluster to enable next generation interconnect
TW201501239A (zh) 內連線結構及形成內連線結構的方法
US20050277292A1 (en) Method for fabricating low resistivity barrier for copper interconnect
JP2005203569A (ja) 半導体装置の製造方法及び半導体装置
US9853025B1 (en) Thin film metallic resistors formed by surface treatment of insulating layer
JP3998937B2 (ja) 銅金属化プロセスにおけるＴａＣＮバリア層の製造方法
US20180053688A1 (en) Method of metal filling recessed features in a substrate
US20170194192A1 (en) Metal filling and planarization of recessed features
CN112133675A (zh) 一种金属扩散阻挡层结构及其形成方法
TW202348825A (zh) 用於選擇性金屬沉積的選擇性抑制
JP2006147895A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant