JP2004072080A

JP2004072080A - 半導体装置の製造方法および半導体装置

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Publication number: JP2004072080A
Application number: JP2003161031A
Authority: JP
Inventors: Masaki Narita; 成田　雅貴; Koichi Sato; 佐藤　興一; Norihisa Oiwa; 大岩　徳久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-06-10
Filing date: 2003-06-05
Publication date: 2004-03-04
Anticipated expiration: 2023-06-05
Also published as: JP3898669B2

Abstract

【課題】低誘電率絶縁膜のｋ値の変動を防止できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１上に第１の低誘電率絶縁膜２形成し、前記第１の低誘電率絶縁膜上にフォトレジストパターン４形成し、前記フォトレジストパターンを用い、前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に凹部５を形成し、前記フォトレジストパターン４を除去した後、前記凹部５に導電膜８を埋め込み、前記導電膜を埋め込んだ後、前記フォトレジストパターンを除去した際に前記第１の低誘電率絶縁膜２の凹部５の側壁に形成された変質層６を除去し、前記変質層６の除去により生じた前記凹部側壁９間隙を埋め込むように、第２の低誘電率絶縁膜１０を形成することを具備している。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、低誘電率を有する絶縁膜を用いた半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の高集積密度化と高速動作化に伴い、配線間容量を低減することが強く求められている。このような寄生容量を低減するために、金属配線層の抵抗を減少する技術および層間絶縁膜の誘電率を低減する技術の開発が必須となっている。
【０００３】
ここでは、後者の層間絶縁膜の誘電率を低減する技術について、その問題点を説明する。層間絶縁膜としては、プラズマＣＶＤ法によるＳｉＯ_２膜やＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜が知られている。しかし、これらの絶縁膜は、膜質の安定性の観点からその誘電率を低下することには限界がある。具体的には、３．３程度までしか比誘電率（ｋ）を下げることができない。
【０００４】
比誘電率を３．０以下に低減するために、ｌｏｗ−ｋ膜と呼ばれる絶縁膜が検討されている。このようなｌｏｗ−ｋ膜としては、ＣＨ_３を含む有機シリコン酸化膜やＣＦ系膜が知られている（例えば、特許文献１）。
【０００５】
しかしながら、この種のｌｏｗ−ｋ膜には以下のような問題がある。図４（ａ）−（ｃ）は、上記問題を説明するための工程断面図である。この問題は、ダマシンプロセスにおけるフォトレジストパターンの剥離工程で生じる。
【０００６】
図４（ａ）においては、半導体素子やＣｕ配線層等が形成されたシリコン基板８１上に、層間絶縁膜となるｌｏｗ−ｋ膜として、例えば、ＣＨ_３を含む有機シリコン酸化膜（ｌｏｗ−ｋ膜）８２を形成し、さらにその上にキャップ層８３を形成している。キャップ層８３は、例えばＳｉＯ_２膜、ＳｉＮ膜などの絶縁膜を用いて形成される。
【０００７】
図４（ｂ）に示すように、キャップ層８３上にフォトレジストパターン８４を形成した後、このフォトレジストパターン８４をマスクにしてｌｏｗ−ｋ膜８２をエッチングし、配線溝８５を形成する。
【０００８】
しかる後、図４（ｃ）に示すように、酸素プラズマ処理を用いたアッシングにより、フォトレジストパターン８４を剥離する。
【０００９】
このとき、プラズマ中の酸素ラジカルにより、ｌｏｗ−ｋ膜８２の露出表面である配線溝８５の内壁が変質し、変質層８６が形成される。具体的には、配線溝８５の内壁（底面および側面）に露出した有機シリコン酸化膜からＣＨ_３が引き抜かれ、配線溝８５の内壁がシリコン酸化膜（変質層８６）に変質してしまう。変質層８６の存在は、ｌｏｗ−ｋ膜８２の実質的なｋ値を変化させる。
【００１０】
通常のシリコン酸化膜のｋ値は４前後あるが、配線溝８５の内壁が変質して生じたシリコン酸化膜（変質層８６）は、多孔質シリコン酸化膜になっている。多孔質シリコン酸化膜のｋ値は、通常のシリコン酸化膜のｋ値よりも低い。
【００１１】
しかし、実際には、多孔質シリコン酸化膜は水分を吸収してしまうため、変質層８６が生じると、ｌｏｗ−ｋ膜８２のｋ値は実質的に増加し、その結果として層間絶縁膜の誘電率を低下させることが困難となる。
【００１２】
このような問題の解決方法として、変質層８６である多孔質シリコン酸化膜中の水分を除去する方法が試みられているが、現状では水分除去は困難であるため、有効な解決方法であるとはいえない。
【００１３】
そこで、ｌｏｗ−ｋ膜８２の変質層８６が最小になるように、アッシング条件の見直しが行われているが、それでも変質層８６は２０ｎｍ程度残ってしまうため、ｌｏｗ−ｋ膜８２の実質的なｋ値の増加を抑制できない。このようなｋ値の増加は、素子の微細化が進み、集積度が高くなって配線間が狭くなるにつれ、大きな問題となる。即ち、図５に示すように、変質層８６の誘電率が大きくなり、しかも、配線間が、例えば、０．１μｍのように狭くなると、隣接する導体８７間の寄生容量Ｃが無視できなくなる。
【００１４】
【特許文献１】
特開平１０−２８４６００号公報
【００１５】
【発明が解決しようとする課題】
前記したように、従来のｌｏｗ−ｋ膜は、その上に形成されたフォトレジストパターンを酸素プラズマ処理により剥離する工程で、ｋ値が実質的に増加するという問題があった。本発明の目的は、このような低誘電率絶縁膜のｋ値の変動を防止できる半導体装置の製造方法および半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の態様によると、半導体装置の製造方法は、半導体基板上に第１の低誘電率絶縁膜を形成し、前記第１の低誘電率絶縁膜上にフォトレジストパターンを形成し、前記フォトレジストパターンを用い、前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に凹部を形成し、前記フォトレジストパターンを除去した後、前記凹部に導電膜を埋め込み、前記導電膜を埋め込んだ後、前記フォトレジストパターンを除去した際に前記第１の低誘電率絶縁膜の凹部の側壁に形成された変質層を除去し、前記変質層の除去により生じた前記凹部側壁の間隙を埋め込むように、第２の低誘電率絶縁膜を形成することを具備している。
【００１７】
また、本発明の第２の態様によると、半導体装置の製造方法は、半導体基板上に第１の低誘電率絶縁膜を形成し、第１のフォトレジストパターンを用い、前記第１の低誘電率絶縁膜を貫通するように前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に第１の開口幅を有する第１の開口部を形成し、前記第１のフォトレジストパターンを除去し、第２のフォトレジストパターンを用い、前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に前記第１の開口幅よりも大きい第２の開口幅を有し、前記第１の開口部よりも浅い第２の開口部を形成し、前記第２のフォトレジストパターンを除去し、前記第１および第２の開口部が連通した凹部内に導電膜を埋め込み、前記導電膜を埋め込んだ後、前記第２のフォトレジストパターンを除去した際に前記第２の開口部の側壁に形成された変質層を除去し、前記変質層の除去により生じた前記第２の開口部側壁の間隙を埋め込むように、第２の低誘電率絶縁膜を形成することを具備している。
【００１８】
本発明の第３の態様によると、半導体装置は、半導体基板上に設けられた凹部を有する第１の低誘電率絶縁膜と、前記凹部内に埋め込み形成された導電膜と、前記導電膜の側壁と前記第１の低誘電率絶縁膜との間に介在するように形成された第２の低誘電率絶縁膜とを具備している。
【００１９】
【発明の実施の形態】
以下、図面を参照して実施の形態を説明する。
【００２０】
図１（ａ）−（ｇ）は、第１の実施例によるＣｕダマシンプロセスを示す一連の工程断面図である。
【００２１】
まず、図１（ａ）に示すように、図示しない半導体素子やＣｕ配線層が形成されたシリコン基板１上にｌｏｗ−ｋ膜２を塗布或いはＣＶＤ法により形成し、さらにその上に改質層３を形成する。
【００２２】
ここでは、ｌｏｗ−ｋ膜２として有機シリコン酸化膜を使用する。有機シリコン酸化膜としては、例えばポリシロキサン、ベンゾシクロブテン（ＢＣＢ）などがあげられる。
【００２３】
また、改質層３は、一般には、機械的強度の小さいｌｏｗ−ｋ膜２の表面に対して例えばプラズマ照射や、Ｏ_２−ＲＩＥや、ＵＶ−Ｃｕｒｅなどの表面改質処理を施したものであるが、ここではＯ_２プラズマ処理を用いる。この場合、改質層３は機械的強度のより大きなシリコン酸化膜となる。また、ｌｏｗ−ｋ膜２として有機シリコン酸化膜以外のＳｉを含むものを用いた場合にも改質層３はシリコン酸化膜となる。
【００２４】
図１（ｂ）に示すように、改質層３上にフォトレジストパターン４を形成した後、このフォトレジストパターン４をマスクにしてｌｏｗ−ｋ膜２をエッチングし、配線溝５を形成する。ｌｏｗ−ｋ膜２のエッチングには、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）を用いる。
【００２５】
なお、図において、ｌｏｗ−ｋ膜２には１つの配線溝５を示しているが、前記配線溝５から、例えば、０．１μｍ離間して他の配線溝が形成される。
【００２６】
図１（ｃ）に示すように、酸素プラズマ処理を用いたアッシングにより、フォトレジストパターン４を剥離する。上記アッシングはＲＩＥタイプのアッシング装置を用いて行う。このとき、プラズマ中の酸素ラジカルにより、ｌｏｗ−ｋ膜２の露出している部分が変質し、厚さ２０ｎｍ以上の変質層（シリコン酸化膜）６が配線溝５の側壁および底部に形成される。
【００２７】
図１（ｄ）に示すように、配線溝５を埋め込むように、バリアメタル膜７となるＴａＮ膜（タンタルを含む導電膜）、Ｃｕ配線層８となるＣｕ膜を全面に順次堆積した後、配線溝５の外部の不要なＴａＮ膜、Ｃｕ膜をケミカルメカニカルポリッシング（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により除去し、配線溝５の内部にバリアメタル膜７、Ｃｕ配線８を埋込み形成する。この際、ｌｏｗ−ｋ膜２の上面に機械的強度のより大きい改質層３が形成されていることで、機械的強度の小さなｌｏｗ−ｋ膜２についてクラック発生などから保護することができＣＭＰ耐性が十分高められている。
【００２８】
続いて、図１（ｅ）に示すように、希弗酸処理（ＨＦ系のウエット処理）により、シリコン酸化膜である変質層６および改質層３を選択的に除去する。即ち、改質層３および変質層６はともにｌｏｗ−ｋ膜２の表面改質処理により形成された同等のシリコン酸化膜であるため、この希弗酸処理により改質層３から配線溝５の側壁に沿った変質層６までを除去することができる。これにより配線溝５側壁に間隙９が形成される。この場合、バリアメタル膜７の下部には変質層６がそのまま残存するように処理条件が制御される。なお、ここでは、改質層３がシリコン酸化膜であるので、ウエット処理として希弗酸処理を用いたが、ウエット処理は改質層３の材料によって適宜変更する。
【００２９】
図１（ｆ）に示すように、変質層６を除去して生じた配線溝５側壁の間隙９を埋め込むように、ｌｏｗ−ｋ膜１０を全面に堆積する。ｌｏｗ−ｋ膜１０の材料としては、通常、ｌｏｗ−ｋ膜２と同じ材料を用いることになるが、必要に応じて異なる材料を用いても良い。
【００３０】
このように、異なる材料を用いた場合、配線層が埋め込まれる絶縁膜は配線層の底部に残存する変質層６を除き、実質的に種類の異なる二つの絶縁膜となる。さらに、ｌｏｗ−ｋ膜１０に相当する絶縁膜は必ずしも配線溝５の側壁の間隙９を完全に埋め込む必要はなく、例えば、配線溝５側壁の間隙中に空洞ができるように、ｌｏｗ−ｋ膜１０に相当する絶縁膜を形成してもよい。
【００３１】
最後に、図１（ｇ）に示すように、Ｃｕ配線層８の表面が露出するまで、ｌｏｗ−ｋ膜１０をＣＭＰにより研磨して、Ｃｕダマシンプロセスは終了する。
【００３２】
この実施例によれば、図１（ｅ）の工程で変質層６が配線溝５の側壁から除去されるので、寄生容量の増大が最も問題となる配線間においてｌｏｗ−ｋ膜２の実質的なｋ値が増加することはない。それ故、配線間容量を低減することができる。また、配線溝５の底部に残存する変質層６は、図１（ａ）におけるｌｏｗ−ｋ膜２の表面の改質層３と同様のＯ_２プラズマ処理によりｌｏｗ−ｋ膜２が改質されて形成されたものであるため、バリアメタル膜７の周囲全面がｌｏｗ−ｋ膜２、１０で囲まれた構造に比較して半導体装置の機械的強度の向上に寄与することが期待される。
【００３３】
次いで、ｌｏｗ−ｋ膜を用いてデュアルダマシン配線層を形成する第２の実施例を説明する。図２（ａ）−（ｈ）は、これら配線層を形成する工程断面図である。
【００３４】
まず、図２（ａ）に示すように、図示しない半導体素子やＣｕ配線層が形成されたシリコン基板１１上にｌｏｗ−ｋ膜１２を形成し、第１の実施例と同様に、さらにその上に改質層１３を形成する。改質層１３上に第１のフォトレジストパターン１４を形成した後、このフォトレジストパターン１４をマスクにして、ｌｏｗ−ｋ膜１２を貫通するようにｌｏｗ−ｋ膜１２をＲＩＥ法により選択的に除去し、第１の開口部１５を形成する。
【００３５】
図２（ｂ）に示すように、酸素プラズマ処理を用いたアッシングにより、第１のフォトレジストパターン１４を除去する。このアッシング処理の際、プラズマ中の酸素ラジカルにより、ｌｏｗ−ｋ膜１２の露出している部分が変質し、変質層（シリコン酸化膜）１６が第１の開口部１５の側壁に形成される。
【００３６】
図２（ｃ）に示すように、残存する改質層１３上に第２のレジストパターン１７を形成して、ｌｏｗ−ｋ膜１２をその厚さ方向の半ばまで選択的に除去する。これによりｌｏｗ−ｋ膜１２にはその一部が第１の開口部１５に重畳してその幅よりも大きい第２の開口部１８が形成される。これと同時に、第２の開口部１８に近接して埋め込み配線用の配線溝１９をｌｏｗ−ｋ膜１２中に形成する。
【００３７】
図２（ｄ）に示すように、同様なアッシングにより、第２のフォトレジストパターン１７を除去する。このアッシング処理の際、プラズマ中の酸素ラジカルにより、ｌｏｗ−ｋ膜１２の露出している部分が変質し、変質層２０および２１が第２の開口部１８の側壁および底部に形成される。同時に、変質層２２および２３が配線溝１９の側壁および底部に形成される。
【００３８】
図２（ｅ）に示すように、第１および第２の開口部１５、１８並びに配線溝１９を埋め込むように、バリアメタル膜２４となるＴａＮ膜およびＣｕ配線層２５となるＣｕ膜を全面に順次堆積した後、これら開口部１５、１８および配線溝１９の外部の不要なＴａＮ膜、Ｃｕ膜をＣＭＰ法により除去し、開口部１５、１８および配線溝１９の内部にバリアメタル膜２４およびＣｕ配線層２５を埋込み形成する。
【００３９】
図２（ｆ）に示すように、ウエット処理により、シリコン酸化膜である露出した改質層１３および変質層２０、２２を選択的に除去して、バリアメタル膜２４の上部とｌｏｗ−ｋ膜１２との間に間隙２６を形成する。即ち、このウエット処理により改質層１３と共に第２の開口部１８の側壁に沿って変質層２０が除去される。同時に、配線溝１９の側壁に沿って変質層２２が除去される。この場合、バリアメタル膜２４の下部には、開口部１８、１５の変質層２１、１６および配線溝１９の変質層２３がそのまま残存するように処理条件が制御される。
【００４０】
図２（ｇ）に示すように、開口部１８および配線溝１９における側壁の間隙２６を埋め込むように、ｌｏｗ−ｋ膜２７を全面に堆積する。ｌｏｗ−ｋ膜２７の材料としては、ｌｏｗ−ｋ膜１２と同じ材料を用いている。
【００４１】
最後に、図２（ｈ）に示すように、Ｃｕ配線層２５の表面が露出するまで、ｌｏｗ−ｋ膜２７をＣＭＰにより研磨して、Ｃｕダマシンプロセスは終了する。
【００４２】
この実施例においても、前記第１の実施例と同様に、変質層２０が第２の開口部１８の側壁から除去され、同時に、変質層２２が配線溝１９の側壁から除去されて、それらの間隙２６をｌｏｗ−ｋ膜２７で埋め込んでいるので、寄生容量の増大が最も問題となる配線間においてｌｏｗ−ｋ膜の実質的なｋ値が増加することはなく、配線間容量を低減することができる。また、配線層の底部に接して変質層２１、２３を残存させることで、半導体装置の機械的強度の向上が期待できる。
【００４３】
さらに、２層のｌｏｗ−ｋ膜を用いてデュアルダマシン配線層を形成する第３の実施例を説明する。図３（ａ）−（ｈ）は、これら配線層を形成する工程断面図である。
【００４４】
まず、図３（ａ）に示すように、図示しない半導体素子やＣｕ配線層が形成されたシリコン基板３１上に、所望の厚さを有する第１のｌｏｗ−ｋ膜３２、ＳｉＯ_２膜、ＳｉＮ膜およびＳｉＣ膜から選択された１つの絶縁膜３３および第２のｌｏｗ−ｋ膜３４を積層し、第２の実施例と同様に、さらに第２のｌｏｗ−ｋ膜３４上に改質層３５を形成する。ここで第１、第２のｌｏｗ−ｋ膜３２、３４には、互いに同じ材料を用いても異なる材料を用いてもよい。改質層３５上に第１のフォトレジストパターン３６を形成した後、このフォトレジストパターン３６をマスクにして、シリコン基板３１が露出するように改質層３５、第２のｌｏｗ−ｋ膜３４、絶縁膜３３および第１のｌｏｗ−ｋ膜３２をＲＩＥ法により選択的に除去して、第１の開口部３７を形成する。
【００４５】
図３（ｂ）に示すように、酸素プラズマ処理を用いたアッシングにより、第１のフォトレジストパターン３６を除去する。このアッシング処理により、プラズマ中の酸素ラジカルにより、第２および第１のｌｏｗ−ｋ膜３４、３２の露出している部分が変質し、シリコン酸化膜の変質層３８が第１の開口部３７の側壁に形成される。
【００４６】
図３（ｃ）に示すように、残存する改質層３５上に第２のフォトレジストレジストパターン３９を形成して、第２のｌｏｗ−ｋ膜３４を絶縁膜３３が露出するまで選択的に除去する。これにより第２のｌｏｗ−ｋ膜３４にはその一部が第１の開口部３７に重畳してその幅よりも大きい第２の開口部４０が形成される。これと同時に、第２の開口部４０に近接して埋め込み配線用の配線溝４１を第２のｌｏｗ−ｋ膜３４中に形成する。
【００４７】
図３（ｄ）に示すように、同様なアッシングにより、第２のフォトレジストパターン３９を除去する。このアッシング処理の際、プラズマ中の酸素ラジカルにより、第２のｌｏｗ−ｋ膜３４の露出している部分が変質し、変質層４２が第２の開口部４０の側壁に形成される。同時に、変質層４３が配線溝４１の側壁に形成される。
【００４８】
図３（ｅ）に示すように、第１および第２の開口部３７、４０並びに配線溝４１を埋め込むように、バリアメタル膜４４となるＴａＮ膜およびＣｕ配線層４５となるＣｕ膜を全面に順次堆積した後、これら開口部３７、４０および配線溝４１の外部の不要なＴａＮ膜、Ｃｕ膜をＣＭＰ法により除去し、開口部３７、４０および配線溝４１の内部にバリアメタル膜４４およびＣｕ配線層４５を埋込み形成する。
【００４９】
図３（ｆ）に示すように、ウエット処理により、シリコン酸化膜である露出した改質層３５、第２の開口部４０の側壁に形成された変質層４２および配線溝４１の側壁に形成された変質層４３を選択的に除去して、バリアメタル膜４４の上部と第２のｌｏｗ−ｋ膜３４との間に間隙４６を形成する。即ち、このウエット処理により改質層３５と共に第２の開口部４０の側壁に沿って変質層４２が除去される。同時に、配線溝４１の側壁に沿って変質層４３が除去される。このとき、絶縁膜３３がストッパとなってバリアメタル膜４４の下部には、絶縁膜３３および第１の開口部３７の変質層３８がそのまま残存する。
【００５０】
図３（ｇ）に示すように、第２の開口部４０および配線溝４１における側壁の間隙４６を埋め込むように、第３のｌｏｗ−ｋ膜４７を全面に堆積する。第３のｌｏｗ−ｋ膜４７の材料としては、第１のｌｏｗ−ｋ膜３２と同じ材料を用いている。
【００５１】
最後に、図３（ｈ）に示すように、Ｃｕ配線層４５の表面が露出するまで、第３のｌｏｗ−ｋ膜４７をＣＭＰにより研磨して、Ｃｕダマシンプロセスは終了する。
【００５２】
この実施例においても、前記第２の実施例と同様に、変質層４２および４３が第２の開口部４０および配線溝４１の側壁から除去され、それらの間隙４６をｌｏｗ−ｋ膜４７で埋め込んでいるので、ｌｏｗ−ｋ膜の実質的なｋ値が増加することはなく、配線容量を低減することができる。さらに、第１のｌｏｗ−ｋ膜３２上には、ＳｉＯ_２膜、ＳｉＮ膜およびＳｉＣ膜から選択された１つの絶縁膜３３が形成されているので、第２の開口部４０および配線溝４１を形成する際、並びに第２の開口部４０および配線溝４１の側壁に形成された変質層４２、４３を除去する際、エッチング量の制御が容易となる。また、第３のｌｏｗ−ｋ膜４７をＣＭＰ法により研磨しても、少なくとも第１のｌｏｗ−ｋ膜３２が不所望なダメージを受けることがない。
【００５３】
なお、本発明は、上記実施例に限定されるものではない。上記実施例では、配線材料としてＣｕを用いた場合について説明したが、Ａｇ，Ａｌ，Ｗ等の他の配線材料を用いた場合にも適用できる。また、バリアメタル膜としては、ＴａＮ以外にＴａ、Ｔｉ、Ｗ、Ｎｂやこれらの窒化物などを１種または２種以上を積層して形成してもよい。これらの場合、変質層および改質層を選択的に除去できるように、ウエット処理に用いる薬液を適宜変更する。
【００５４】
さらに、上記実施例においては、配線溝の底部全面で変質層を残存させた場合で説明したが、配線溝の底部の変質層がウエット処理の際に多少除去されてもよい。
【００５５】
また、上記実施例では、ｌｏｗ−ｋ膜として有機シリコン酸化膜を用いた場合について説明したが、ｋ値が３．０以下の他の絶縁膜を使用することも可能である。具体的には、ハイドロゲンシルセスキオキサンのような無機シリコン酸化膜、またはポリアリーレンエーテル、パリレン、ポリイミドフロロポリマー等のＣＦ系膜などがあげられる。
【００５６】
さらに、上記実施例では、いわゆる埋め込み配線層およびデュアルダマシン配線層を形成する場合について説明したが、導電性プラグ等にも適用できる。即ち、低誘電率絶縁膜に対して形成される開口部は、低誘電率絶縁膜を貫通しない凹部および低誘電率絶縁膜を貫通する凹部の少なくとも一方であればよい。例えば、ダマシン配線層の配線溝、プラグが埋め込まれる接続孔、デュアルダマシン配線の配線溝および接続孔をあげることができ、デュアルダマシン配線の連通した配線溝および接続孔である場合、その開口順は特に限定されない。
【００５７】
さらにまた、上記実施例において、ｌｏｗ−ｋ膜上に改質層を形成しているが、これは、かならずしも必要としない。
【００５８】
【発明の効果】
本発明によれば、フォトレジストパターンを除去する工程で低誘電率絶縁膜の凹部側壁に形成された変質層が除去されるので、変質層に起因した低誘電率絶縁膜のｋ値の変動を防止できるようになり、また、素子の微細化が進み、集積度が高くなって配線間が狭くなっても、隣接する配線層間の寄生容量の影響を受けることはない。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＣｕダマシンプロセスを示す一連の工程断面図である。
【図２】本発明の第２の実施例によるｌｏｗ−ｋ膜を用いてデュアルダマシン配線層を形成する一連の工程断面図である。
【図３】本発明の第３の実施例による２層のｌｏｗ−ｋ膜を用いてデュアルダマシン配線層を形成する一連の工程断面図である。
【図４】従来のｌｏｗ−ｋ膜を用いたダマシンプロセスを示す一連の工程断面図である。
【図５】従来のｌｏｗ−ｋ膜を用いたダマシンプロセスにより形成された隣接する導体間の寄生容量を模式的に示す断面図である。
【符号の説明】
１、１１、３１…シリコン基板，２、１２、３２、３４…ｌｏｗ−ｋ膜，３、１３、３５…改質層，４、１４、１７、３６、３９…レジストパターン，５、１９、４１…配線溝，６、１６、３８、４２、４３…変質層，７、２４、４４…バリアメタル膜，８、２５、４５…Ｃｕ配線層，９、２６、４６…間隙，１０、２７、４７…ｌｏｗ−ｋ膜，３３…絶縁膜

Claims

半導体基板上に第１の低誘電率絶縁膜を形成し、
前記第１の低誘電率絶縁膜上にフォトレジストパターンを形成し、
前記フォトレジストパターンを用い、前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に凹部を形成し、
前記フォトレジストパターンを除去した後、前記凹部に導電膜を埋め込み、
前記導電膜を埋め込んだ後、前記フォトレジストパターンを除去した際に前記第１の低誘電率絶縁膜の凹部の側壁に形成された変質層を除去し、
前記変質層の除去により生じた前記凹部側壁の間隙を埋め込むように、第２の低誘電率絶縁膜を形成する、
ことを具備する半導体装置の製造方法。
前記フォトレジストパターンを酸素プラズマを用いたアッシング処理により除去する請求項１記載の半導体装置の製造方法。
前記フォトレジストパターンを形成する前に、前記第１の低誘電率絶縁膜の表面に改質層を形成することをさらに具備する請求項１又は２記載の半導体装置の製造方法。
半導体基板上に第１の低誘電率絶縁膜を形成し、
第１のフォトレジストパターンを用い、前記第１の低誘電率絶縁膜を貫通するように前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に第１の開口幅を有する第１の開口部を形成し、
前記第１のフォトレジストパターンを除去し、
第２のフォトレジストパターンを用い、前記第１の低誘電率絶縁膜をエッチングして、前記第１の低誘電率絶縁膜に前記第１の開口幅よりも大きい第２の開口幅を有し、前記第１の開口部よりも浅い第２の開口部を形成し、
前記第２のフォトレジストパターンを除去し、
前記第１および第２の開口部が連通した凹部内に導電膜を埋め込み、
前記導電膜を埋め込んだ後、前記第２のフォトレジストパターンを除去した際に前記第２の開口部の側壁に形成された変質層を除去し、
前記変質層の除去により生じた前記第２の開口部側壁の間隙を埋め込むように、第２の低誘電率絶縁膜を形成する、
ことを具備する半導体装置の製造方法。
前記第１および第２のフォトレジストパターンを酸素プラズマを用いたアッシング処理により除去する請求項４記載の半導体装置の製造方法。
前記導電膜は、Ｃｕ膜を含む請求項１又は４記載の半導体装置の製造方法。
前記導電膜は、前記凹部の内面を被覆するバリアメタル膜と、このバリアメタル膜を介して前記凹部の内部を埋め込むＣｕ膜とを含む請求項１又は４記載の半導体装置の製造方法。
前記変質層をウエット処理により除去する請求項１又は４記載の半導体装置の製造方法。
前記変質層を弗化水素を用いたウエット処理により除去する請求項８記載の半導体装置の製造方法。
前記第１および第２の低誘電率絶縁膜は、有機シリコン酸化膜である請求項１又は４記載の半導体装置の製造方法。
前記第１および第２の低誘電率絶縁膜は、互いに異なる材料で形成されている請求項１又は４記載の半導体装置の製造方法。
前記第１および第２の低誘電率絶縁膜の比誘電率は３．０以下である請求項１又は４記載の半導体装置の製造方法。
半導体基板上に設けられた凹部を有する第１の低誘電率絶縁膜と、
前記凹部内に埋め込み形成された導電膜と、
前記導電膜の側壁と前記第１の低誘電率絶縁膜との間に介在するように形成された第２の低誘電率絶縁膜とを具備する半導体装置。
前記第１および第２の低誘電率絶縁膜の比誘電率は、３．０以下である請求項１３記載の半導体装置。
前記導電膜の底部に接して、前記第１の低誘電率絶縁膜の変質層が形成されている請求項１３又は１４記載の半導体装置。
前記導電膜の底部に接して、前記第１および第２の低誘電率絶縁膜とは異なる絶縁膜が形成されている請求項１３又は１４記載の半導体装置。