JP2010109071A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】層間絶縁膜として低誘電率膜を用いて配線溝を形成する際のダメージ層の形成による配線間容量の増加を抑制する。
【解決手段】低誘電率膜１１４の側壁に形成されたダメージ層１３０を除去する工程（図３（ａ）、３（ｂ））と、化学気相成長法により第２の保護絶縁膜１３４を形成し、第１の保護絶縁膜１１６および低誘電率膜１１４の側壁を第２の保護絶縁膜１３４で覆って第２の凹部１３６ｃを形成する工程（図３（ｃ））と、配線溝１３６ｄが低誘電率膜１１４の表面に選択的に第２の保護絶縁膜１３４が形成された側壁を有するように、第２の保護絶縁膜１３４をエッチバックして成形する工程（図３（ｄ））とにより配線溝１３６ｄを形成する。
【選択図】図３

Description

本発明は、半導体装置の製造方法および半導体装置に関する。
近年、半導体装置においては、その微細化および高速化に伴い、抵抗の低い銅（Ｃｕ）配線が用いられるようになっている。銅配線は、ダマシン法により形成される。ダマシン法では、層間絶縁膜に凹部を形成し、凹部内にバリアメタル膜および銅膜を形成して凹部を埋め込み、凹部外部に露出した銅膜およびバリアメタル膜を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）で除去することにより配線を形成する。この手順を繰り返すことにより、多層配線構造が形成される。
また、半導体装置の高性能化に伴い、多層配線構造の層間絶縁膜として、比誘電率（ｋ値）がＳｉＯ２より低い低誘電率膜（いわゆるlow-k膜）が用いられるようになっている。低誘電率膜には様々な種類があるが、一般的に密着性や機械強度が弱い。そのため、低誘電率膜に配線溝を形成する際に、エッチングやレジスト剥離工程で配線溝の側壁に低誘電率膜の変質層が生じ、実効的なｋ値が上昇してしまい、配線間容量の増大の原因となるという問題があった。
特許文献１（特開２００４−７２０８０号公報）には、フォトレジスト膜を用いて低誘電率膜に凹部を形成して、フォトレジスト膜を除去して、凹部を導電膜で埋め込んだ後に、変質層を除去して、変質層の除去により生じた空隙に低誘電率膜を全面に埋め込み、ＣＭＰで研磨する工程が記載されている。
特許文献２（特開２００７−５６７９号公報）には、レジスト膜を用いて低誘電率膜にビアホールを形成してレジスト膜を除去して、レジスト膜除去時に生じたビアホール側壁のダメージ層を除去する技術が記載されている。この後、ビアホール内全面を有機系低誘電率材料（ポリベンゾオキサゾール、ポリイミド等、Ｓｉ−Ｏ結合を持たない、もとの低誘電率膜とのエッチング選択比が３０以上と大きいもの）で埋め込み、その上にレジスト膜を形成して配線溝を形成する。レジスト膜、およびビアホール内の有機系低誘電率材料は、配線溝形成時に除去される。
特許文献３（ＷＯ２００４／１０７４３４号公報）には、層間絶縁膜と金属配線との間に、有機物を含む絶縁性バリア層が形成された構成が記載されている。
特開２００４−７２０８０号公報 特開２００７−５６７９号公報 ＷＯ２００４／１０７４３４号公報
しかし、特許文献１に記載の技術では、凹部を導電膜で埋め込んで銅配線を形成後に変質層を除去している。このとき、銅配線に沿って形成された変質層が除去される。そのため、銅配線が剥がれるおそれがあり、配線オープンや配線間ショートの原因となる。
また、特許文献２に記載の技術では、ビアボールのダメージ層を除去した後、ビアホール内全面に埋め込んだ有機系低誘電率材料に配線溝を形成している。つまり、配線が形成される層間絶縁膜としては、もとの低誘電率膜とのエッチング選択比が大きい有機系低誘電率材料が用いられることになる。そのため、材料の選択の幅が非常に狭いという問題があった。また、配線溝形成時に配線溝の側壁にダメージ層が形成された場合、実効的なｋ値が上昇してしまうという問題が解消されていない。
本発明によれば、
基板上に形成されるとともに炭素を含む低誘電率膜および当該低誘電率膜上に形成された第１の保護絶縁膜に配線溝を形成する工程を含む半導体装置の製造方法であって、
前記配線溝を形成する工程は、
前記第１の保護絶縁膜上に、配線溝形成用の開口パターンを有するレジスト膜を形成し、当該レジスト膜をマスクとして前記第１の保護絶縁膜および前記低誘電率膜内に第１の凹部を形成する工程と、
前記第１の凹部形成時に前記低誘電率膜の前記第１の凹部の側壁に形成されたダメージ層を除去する工程と、
前記基板上の全面に、化学気相成長法により第２の保護絶縁膜を形成し、前記第１の保護絶縁膜および前記低誘電率膜の前記第１の凹部の側壁を前記第２の保護絶縁膜で覆って前記第１の保護絶縁膜および前記低誘電率膜内に第２の凹部を形成する工程と、
前記配線溝が前記低誘電率膜の表面に前記第２の保護絶縁膜が選択的に形成された側壁を有するように、前記第２の保護絶縁膜をエッチバックして成形する工程と、
を含む半導体装置の製造方法が提供される。
また、本発明によれば、
基板と、
前記基板上に形成されるとともに、炭素を含む低誘電率膜と、
前記低誘電率膜上に形成された第１の保護絶縁膜と、
前記第１の保護絶縁膜から前記低誘電率膜にわたって形成された配線溝と、
前記配線溝内に埋め込まれた配線と、
を含み、
前記配線溝の側面において、前記第１の保護絶縁膜の端面は、前記低誘電率膜の端面から突出した構造を有し、前記低誘電率膜の側面の前記第１の保護絶縁膜が突出した箇所の下方には、化学気相成長法により形成された第２の保護絶縁膜が形成され、当該第２の保護絶縁膜と前記第１の保護絶縁膜とにより、前記配線溝の側壁が構成された半導体装置が提供される。
この構成によれば、配線溝を形成する層間絶縁膜として低誘電率膜を用いた場合に、低誘電率膜にダメージ層が形成されても、ダメージ層を除去して、除去した部分の低誘電率膜の側壁に第２の保護絶縁膜が形成された構成とすることができる。そのため、配線間容量の増大を抑えることができる。また、第２の保護絶縁膜を形成した後に成形して配線溝を形成するので、配線溝を溝寸法の制御性よく形成することができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、層間絶縁膜として低誘電率膜を用いて配線溝を形成する際のダメージ層の形成による配線間容量の増加を抑制することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１から図４は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
本実施の形態において、低誘電率膜に、ビアファースト法でデュアルダマシン配線溝を形成する手順を説明する。
半導体装置１００は、シリコン基板等の半導体基板である基板（不図示）上に、層間絶縁膜１１０が形成され、層間絶縁膜１１０中に下層銅配線１０６が形成された構造を有する。このような構成の半導体装置１００において、層間絶縁膜１１０および下層銅配線１０６上に、エッチング阻止膜１１２、低誘電率膜１１４、および第１の保護絶縁膜１１６をこの順で形成する（図１（ａ））。
低誘電率膜１１４は、炭素を含む材料により構成することができる。低誘電率膜１１４は、たとえば、Ｓｉ、Ｏ、およびＣを含む材料により構成することができる。低誘電率膜１１４は、たとえば、ＳｉＯＣ膜、ＳｉＯＣＨ膜、またはこれらの多孔質膜とすることができる。本実施の形態において、低誘電率膜１１４は、ｋ＝３．０以下となるように構成することができる。低誘電率膜１１４は、化学気相成長法（ＣＶＤ法：Chemical Vapor Deposition）または、コーティング法により形成することができる。
また、層間絶縁膜１１０は、低誘電率膜１１４と同様の材料により構成された低誘電率膜とすることができる。エッチング阻止膜１１２は、たとえばＳｉＣＮ膜により構成することができる。第１の保護絶縁膜１１６は、低誘電率膜１１４が吸湿するのを防ぐ吸湿保護膜として機能する材料により構成することができる。また、第１の保護絶縁膜１１６は、後に配線溝に導電膜を埋め込んだ後のＣＭＰ時に、低誘電率膜１１４を保護する機能を有する材料により構成することができる。第１の保護絶縁膜１１６は、たとえばＳｉＯ２膜により構成することができる。第１の保護絶縁膜１１６は、ＣＶＤ法により形成することができる。
つづいて、第１の保護絶縁膜１１６上に反射防止膜１１８およびビアホール形成用の開口パターン１２０ａを有するレジスト膜１２０を形成する（図１（ｂ））。ここで、ビアホール形成用の開口パターン１２０ａは、平面視で下層銅配線１０６と重なる位置に形成される。レジスト膜１２０は、フォトリソグラフィー法を用いて形成することができる。
ついで、レジスト膜１２０をマスクとして反射防止膜１１８および第１の保護絶縁膜１１６をエッチングして、第１の保護絶縁膜１１６に開口パターン１１６ａを形成する。つづいて、第１の保護絶縁膜１１６をマスクとして、低誘電率膜１１４をエッチングして低誘電率膜１１４にビアホール１３６ａを形成する。低誘電率膜１１４をエッチングする際のエッチングガスとしては、たとえばＣＦ４やＣ４Ｆ８等のフルオロカーボンガスを用いることができ、さらに、Ｎ２ガス、Ｏ２ガス、Ａｒガス等を添加することもできる。この後、レジスト膜１２０および反射防止膜１１８をアッシングにより除去する（図１（ｃ））。ビアホール１３６ａは、たとえばＣＦ４ガスを用いたドライエッチングにより形成することができる。レジスト膜１２０等を除去するためのアッシングは、Ｏ２ガス、ＣＯ２ガス、Ｎ２／Ｈ２ガス、ＮＨ３ガス、Ｈｅ／Ｈ２ガス等を用いて行うことができる。
ビアホール１３６ａ形成後、基板上の全面に有機膜１２２を形成し、有機膜１２２でビアホール１３６ａおよび開口パターン１１６ａを埋め込む。ついで、有機膜１２２上に無機膜１２４、反射防止膜１２６、および配線溝形成用の開口パターン１２８ａを有するレジスト膜１２８を形成する（図２（ａ））。ここで、配線溝形成用の開口パターン１２８ａは、平面視でビアホール１３６ａと重なる位置に形成される。レジスト膜１２８は、フォトリソグラフィー法を用いて形成することができる。
ついで、レジスト膜１２８をマスクとして反射防止膜１２６、無機膜１２４、有機膜１２２、および第１の保護絶縁膜１１６をエッチングして、第１の保護絶縁膜１１６に、開口パターン１１６ｂを形成する。さらに、第１の保護絶縁膜１１６等をマスクとして、低誘電率膜１１４をエッチングして第１の保護絶縁膜１１６および低誘電率膜１１４に第１の凹部１３６ｂを形成する（図２（ｂ））。低誘電率膜１１４をエッチングする際のエッチングガスとしては、たとえばＣＦ４やＣ４Ｆ８等のフルオロカーボンガスを用いることができ、さらに、Ｎ２ガス、Ｏ２ガス、Ａｒガス等を添加することもできる。
この後、有機膜１２２をアッシングにより除去する。ここでは、レジスト膜１２８、反射防止膜１２６、および無機膜１２４は、他の層をエッチングする工程で既に除去された構成を示しているが、これらの膜が残っている場合、アッシングにより、除去することができる。有機膜１２２等を除去するためのアッシングは、Ｏ２ガス、ＣＯ２ガス、Ｎ２／Ｈ２ガス、ＮＨ３ガス、Ｈｅ／Ｈ２ガス等を用いて行うことができる。
低誘電率膜１１４として、炭素を含む低誘電率膜を用いている場合、レジスト膜１２８等を除去する際の上記ガスの影響により、第１の凹部１３６ｂの側壁から、炭素（Ｃ）や水素（Ｈ）が引き抜かれる。そのため、低誘電率膜１１４は、側壁部分で、ＳｉとＯの組成からなる変質した誘電率の高い膜（ダメージ層１３０）へと変化してしまう（図３（ａ））。このようなダメージ層１３０が存在したままだと、半導体装置１００の配線間容量が増大してしまい、デバイスの高速性能が損なわれるという問題がある。また、このようなダメージ層１３０が存在したままだと、ダメージ層１３０の吸湿により、ダメージ層１３０の実効ｋ値がさらに上昇して配線間容量がより増加してしまう。
そこで、本実施の形態において、フッ化水素等を用いてダメージ層１３０を除去する（図３（ｂ））。これにより、低誘電率膜１１４には、くびれ部１３２が形成される。すなわち、第１の凹部１３６ｂの側面において、第１の保護絶縁膜１１６の端面は、低誘電率膜１１４の端面から突出した構造を有する。
つづいて、基板上の全面に、ＣＶＤ法により第２の保護絶縁膜１３４を形成し、低誘電率膜１１４の第１の凹部１３６ｂの側壁を第２の保護絶縁膜１３４で覆って第１の保護絶縁膜１１６および低誘電率膜１１４に第２の凹部１３６ｃを形成する（図３（ｃ））。これにより、ダメージ層１３０の除去により形成されたくびれ部１３２を第２の保護絶縁膜１３４で埋めることができる。本実施の形態において、第２の保護絶縁膜１３４は、比誘電率が低誘電率膜１１４の比誘電率以下となるように構成することができる。第２の保護絶縁膜１３４は、たとえば、低誘電率膜１１４を構成する材料と同じ材料により構成することができる。これにより、ダメージ層１３０の影響をなくし、配線間容量の増大を抑制することができる。
つづいて、エッチバックにより第２の保護絶縁膜１３４を成形して、低誘電率膜１１４に側壁が第２の保護絶縁膜１３４により保護された配線溝１３６ｄを形成する。このとき、異方性エッチングが行われるため、半導体装置１００の積層方向の上面側に形成された第２の保護絶縁膜１３４は選択的に除去される。また、第１の保護絶縁膜１１６が低誘電率膜１１４よりも突出しているので、第１の保護絶縁膜１１６の側壁に形成された第２の保護絶縁膜１３４は除去されるが、低誘電率膜１１４の側壁に形成された第２の保護絶縁膜１３４は第１の保護絶縁膜１１６により保護され、エッチングされずに残る。これにより、第２の保護絶縁膜１３４が低誘電率膜１１４の側壁にのみ選択的に形成された構成とすることができる。
つづいて、たとえばＣＦ４ガス等を用いた異方性ドライエッチングまたは、Ａｒイオン等を用いたスパッタリング法により、ビアホール１３６ａ底部のエッチング阻止膜１１２（ビアホール１３６ａ底部に第２の保護絶縁膜１３４が残っている場合は第２の保護絶縁膜１３４も）を除去し、ビアホール１３６ａ底面に下層銅配線１０６を露出させる（図３（ｄ））。これにより、ビアホール１３６ａおよび配線溝１３６ｄにより構成されるデュアルダマシン配線溝が形成される。
本実施の形態において、配線溝１３６ｄにおいても、第１の保護絶縁膜１１６の開口パターンは、レジスト膜１２８の配線溝形成用の開口パターン１２８ａと同じ形状が維持される。また、第２の保護絶縁膜１３４をエッチバックする際には、第１の保護絶縁膜１１６がマスクとなり、第１の保護絶縁膜１１６の下方に位置する第２の保護絶縁膜１３４は、そのまま残ることになる。そのため、配線溝１３６ｄの幅は、第１の保護絶縁膜１１６の開口パターンの幅と同じ、すなわちレジスト膜１２８の配線溝形成用の開口パターン１２８ａの幅と同じになる。これにより、溝寸法の規格を確保することができる。
ついで、バリアメタル膜１４０および銅膜１４２を形成してビアホール１３６ａおよび配線溝１３６ｄを埋め込み、配線溝１３６ｄ外部に露出したバリアメタル膜１４０および銅膜１４２をＣＭＰで除去して、銅配線１３８を形成する（図４）。銅配線１３８は、下層銅配線１０６と電気的に接続されている。
以上の手順により、配線溝１３６ｄの側面において、第１の保護絶縁膜１１６の端面は、低誘電率膜１１４の端面から突出した構造を有し、低誘電率膜１１４の側面の第１の保護絶縁膜１１６が突出した箇所の下方には、化学気相成長法により形成された第２の保護絶縁膜１３４が形成され、第２の保護絶縁膜１３４と第１の保護絶縁膜１１６とにより、配線溝１３６ｄの側壁が構成された半導体装置１００が得られる。ここで、配線溝１３６ｄの側面において、第２の保護絶縁膜１３４の端面は、第１の保護絶縁膜１１６の端面と一致した構成とすることができる。
図５は、本実施の形態における半導体装置１００の製造手順の他の例を示す工程断面図である。ここでは、第２の保護絶縁膜１３４を形成する前にエッチング阻止膜１１２を除去する点で上記の手順と異なる。
ここでは、図２（ｂ）で説明した第１の保護絶縁膜１１６および低誘電率膜１１４に第１の凹部１３６ｂを形成する工程の後、レジスト膜１２８等を除去するとともに、第１の凹部１３６ｂの底部のエッチング阻止膜１１２を除去する。エッチング阻止膜１１２は、たとえばＣＦ４ガス等を用いた異方性ドライエッチングまたは、Ａｒイオン等を用いたスパッタリング法により除去することができる（図５（ａ））。
この後、フッ化水素等を用いてダメージ層１３０を除去する（図５（ｂ））。これにより、低誘電率膜１１４には、くびれ部１３２が形成される。つづいて、図３（ｃ）を参照して説明したのと同様にして、第２の保護絶縁膜１３４を形成する（図５（ｃ））。
ついで、エッチバックにより第２の保護絶縁膜１３４を成形して、側壁が第２の保護絶縁膜１３４により保護された配線溝１３６ｄを低誘電率膜１１４に形成する。このとき、エッチバックにより、ビアホール１３６ａ底部の第２の保護絶縁膜１３４も除去され、配線溝１３６ｄ底面に下層銅配線１０６が露出される（図５（ｄ））。また、エッチバック後もビアホール１３６ａ底部の第２の保護絶縁膜１３４が残っている場合、たとえばＣＦ４ガス等を用いた異方性ドライエッチングまたは、Ａｒイオン等を用いたスパッタリング法によりビアホール１３６ａ底部の第２の保護絶縁膜１３４を除去することができる。この後、図４を参照して説明したのと同様に、配線溝１３６ｄ内に銅配線１３８を形成する。
本実施の形態における半導体装置の製造方法によれば、配線溝形成時に、低誘電率膜１１４の配線溝側壁に生じる誘電率の高いダメージ層１３０をフッ化水素等を用いて除去し、ダメージ層１３０除去によりくびれた側壁部分に第２の保護絶縁膜１３４を形成して修復する。これにより、配線間容量の増大の原因となるダメージ層１３０を除去するとともに配線溝１３６ｄを溝寸法の制御性よく形成することができる。これにより半導体装置１００の配線間容量の増加を抑制するとともに、溝寸法の規格を確保することができ、高速性能の維持が可能となる。
（第２の実施の形態）
図６から図９は、本実施の形態における半導体装置の製造手順を示す工程断面図である。本実施の形態において、低誘電率膜に、レンチファースト法でデュアルダマシン配線溝を形成する点で、第１の実施の形態と異なる。
半導体装置１００は、シリコン基板等の半導体基板である基板（不図示）上に、層間絶縁膜１１０が形成され、層間絶縁膜１１０中に下層銅配線１０６が形成された構造を有する。このような構成の半導体装置１００において、層間絶縁膜１１０および下層銅配線１０６上に、エッチング阻止膜１１２、第１の低誘電率膜１１４ａ、エッチング阻止膜１１５、第２の低誘電率膜１１４ｂ、および第１の保護絶縁膜１１６をこの順で形成する。
第１の低誘電率膜１１４ａおよび第２の低誘電率膜１１４ｂは、第１の実施の形態で説明した低誘電率膜１１４と同様の材料により構成することができる。また、第１の低誘電率膜１１４ａと第２の低誘電率膜１１４ｂとは、同じ材料により構成してもよく、異なる材料により構成してもいずれでもよい。第１の低誘電率膜１１４ａとしては、たとえばシリコン酸化膜よりも誘電率の低い、ｋ＝３．５以下の材料を用いることもできる。
つづいて、第１の保護絶縁膜１１６上に反射防止膜（不図示）および配線溝形成用の開口パターン１５０ａを有するレジスト膜１５０を形成する（図６（ａ））。ここで、配線溝形成用の開口パターン１５０ａは、平面視で下層銅配線１０６と重なる位置に形成される。レジスト膜１５０は、フォトリソグラフィー法を用いて形成することができる。
ついで、レジスト膜１５０をマスクとして反射防止膜および第１の保護絶縁膜１１６をエッチングして、第１の保護絶縁膜１１６に開口パターン１１６ｂを形成する。つづいて、第１の保護絶縁膜１１６等をマスクとして、第２の低誘電率膜１１４ｂをエッチングして第１の保護絶縁膜１１６および第２の低誘電率膜１１４ｂに第１の凹部１３６ｂを形成する（図６（ｂ））。第２の低誘電率膜１１４ｂをエッチングする際のエッチングガスとしては、たとえばＣＦ４やＣ４Ｆ８等のフルオロカーボンガスを用いることができ、さらに、Ｎ２ガス、Ｏ２ガス、Ａｒガス等を添加することもできる。この後、レジスト膜１５０および反射防止膜をアッシングにより除去する。レジスト膜１５０等を除去するためのアッシングは、Ｏ２ガス、ＣＯ２ガス、Ｎ２／Ｈ２ガス、ＮＨ３ガス、Ｈｅ／Ｈ２ガス等を用いて行うことができる。
このとき、第２の低誘電率膜１１４ｂの側壁部分に、ダメージ層１３０が形成される（図６（ｃ））。このようなダメージ層１３０が存在したままだと、ダメージ層１３０の吸湿により、ダメージ層１３０の実効ｋ値が上昇して配線間容量が増加してしまうという問題がある。
そこで、本実施の形態においても、フッ化水素等を用いてダメージ層１３０を除去する（図７（ａ））。これにより、第２の低誘電率膜１１４ｂには、くびれ部１３２が形成される。すなわち、第１の凹部１３６ｂの側面において、第１の保護絶縁膜１１６の端面は、第２の低誘電率膜１１４ｂの端面から突出した構造を有する。
つづいて、基板上の全面に、ＣＶＤ法により第２の保護絶縁膜１３４を形成し、第２の低誘電率膜１１４ｂの第１の凹部１３６ｂの側壁を第２の保護絶縁膜１３４で覆って第２の低誘電率膜１１４ｂに第２の凹部１３６ｃを形成する（図７（ｂ））。これにより、ダメージ層１３０の除去により形成されたくびれ部１３２を第２の保護絶縁膜１３４で埋めることができる。
本実施の形態においては、第２の保護絶縁膜１３４を構成する材料の種類が第１の実施の形態と異なる。本実施の形態において、第２の保護絶縁膜１３４は、後にビアホールを形成する際に用いるレジスト膜をアッシングで除去する際のＯ２ガス、ＣＯ２ガス、Ｎ２／Ｈ２ガス、ＮＨ３ガス、Ｈｅ／Ｈ２ガス等のガスへの耐性（プラズマ耐性）を有する材料により構成することができる。第２の保護絶縁膜１３４は、たとえば、ＳｉＯ２膜、ＳｉＯＦ膜、またはＳｉＯＨ膜により構成することができる。
この後、基板上の全面にレジスト膜１５２を形成し第２の凹部１３６ｃを埋め込む。次いで、フォトリソグラフィー法により、レジスト膜１５２にビアホール形成用開口部１５２ａを形成する（図７（ｃ））。ここで、ビアホール形成用開口部１５２ａは、平面視で下層銅配線１０６と重なる位置に形成される。
つづいて、レジスト膜１５２をマスクとして、第２の保護絶縁膜１３４、エッチング阻止膜１１５、および第１の低誘電率膜１１４ａをエッチングして、第１の低誘電率膜１１４ａに、ビアホール１３６ａを形成する（図８（ａ））。第１の低誘電率膜１１４ａをエッチングする際のエッチングガスとしては、たとえばＣＦ４やＣ４Ｆ８等のフルオロカーボンガスを用いることができ、さらに、Ｎ２ガス、Ｏ２ガス、Ａｒガス等を添加することもできる。
ついで、レジスト膜１５２をアッシングにより除去する（図８（ｂ））。レジスト膜１５２を除去するためのアッシングは、Ｏ２ガス、ＣＯ２ガス、Ｎ２／Ｈ２ガス、ＮＨ３ガス、Ｈｅ／Ｈ２ガス等を用いて行うことができる。このとき、第２の凹部１３６ｃの側壁が露出する。しかし、本実施の形態において、第２の保護絶縁膜１３４が、レジスト膜１５２をアッシングで除去する際のガスへの耐性（プラズマ耐性）を有する材料により構成されている。第２の低誘電率膜１１４ｂがこのような第２の保護絶縁膜１３４で保護されているので、ダメージ層の形成を防ぐことができる。
つづいて、エッチバックにより第２の保護絶縁膜１３４を成形して、第２の低誘電率膜１１４ｂに側壁が第２の保護絶縁膜１３４により保護された配線溝１３６ｄを形成する。このとき、異方性エッチングが行われるため、半導体装置１００の積層方向の上面側に形成された第２の保護絶縁膜１３４は選択的に除去される。また、第１の保護絶縁膜１１６が第２の低誘電率膜１１４ｂよりも突出しているので、第１の保護絶縁膜１１６の側壁に形成された第２の保護絶縁膜１３４は除去されるが、第２の低誘電率膜１１４ｂの側壁に形成された第２の保護絶縁膜１３４は第１の保護絶縁膜１１６により保護され、エッチングされずに残る。これにより、第２の保護絶縁膜１３４が第２の低誘電率膜１１４ｂの側壁にのみ選択的に形成された構成とすることができる。
本実施の形態において、配線溝１３６ｄにおいても、第１の保護絶縁膜１１６の開口パターンは、レジスト膜１５０の配線溝形成用の開口パターン１５０ａと同じ形状が維持される。また、第２の保護絶縁膜１３４をエッチバックする際には、第１の保護絶縁膜１１６がマスクとなり、第１の保護絶縁膜１１６の下方に位置する第２の保護絶縁膜１３４は、そのまま残ることになる。そのため、配線溝１３６ｄの幅は、第１の保護絶縁膜１１６の開口パターンの幅と同じ、すなわちレジスト膜１５０の配線溝形成用の開口パターン１５０ａの幅と同じになる。これにより、溝寸法の規格を確保することができる。
その後、たとえばＣＦ４ガス等を用いた異方性ドライエッチングまたは、Ａｒイオン等を用いたスパッタリング法により、ビアホール１３６ａ底部のエッチング阻止膜１１２（ビアホール１３６ａ底部に第２の保護絶縁膜１３４が残っている場合は第２の保護絶縁膜１３４も）を除去し、ビアホール１３６ａ底面に下層銅配線１０６を露出させる（図８（ｃ））。これにより、ビアホール１３６ａおよび配線溝１３６ｄにより構成されるデュアルダマシン配線溝が形成される。
ついで、バリアメタル膜１４０および銅膜１４２を形成してビアホール１３６ａおよび配線溝１３６ｄを埋め込み、配線溝１３６ｄ外部に露出したバリアメタル膜１４０および銅膜１４２をＣＭＰで除去して、銅配線１３８を形成する（図９）。銅配線１３８は、下層銅配線１０６と電気的に接続されている。
以上の手順により、配線溝１３６ｄの側面において、第１の保護絶縁膜１１６の端面は、第２の低誘電率膜１１４ｂの端面から突出した構造を有し、第２の低誘電率膜１１４ｂの側面の第１の保護絶縁膜１１６が突出した箇所の下方には、化学気相成長法により形成された第２の保護絶縁膜１３４が形成され、第２の保護絶縁膜１３４と第１の保護絶縁膜１１６とにより、配線溝１３６ｄの側壁が構成された半導体装置１００が得られる。ここで、配線溝１３６ｄの側面において、第２の保護絶縁膜１３４の端面は、第１の保護絶縁膜１１６の端面と一致した構成とすることができる。
本実施の形態における半導体装置の製造方法によれば、配線溝形成時に、第２の低誘電率膜１１４ｂの配線溝側壁に生じる誘電率の高いダメージ層１３０をフッ化水素等を用いて除去し、ダメージ層１３０除去によりくびれた側壁部分に第２の保護絶縁膜１３４を形成して修復する。これにより、配線間容量の増大の原因となるダメージ層１３０を除去するとともに配線溝１３６ｄを溝寸法の制御性よく形成することができる。これにより半導体装置１００の配線間容量の増加を抑制するとともに、溝寸法の規格を確保することができ、高速性能の維持が可能となる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以上の実施の形態において、第１の実施の形態では、第２の実施の形態で説明したエッチング阻止膜１１５のような層間絶縁膜中に配線溝を形成する際のエッチング阻止膜を設けない構成を示した。しかし、第１の実施の形態において、低誘電率膜１１４にかえて、第２の実施の形態で説明した第１の低誘電率膜１１４ａ、エッチング阻止膜１１５、および第２の低誘電率膜１１４ｂの積層構造を用いることもできる。また、第２の実施の形態において、第１の低誘電率膜１１４ａ、エッチング阻止膜１１５、および第２の低誘電率膜１１４ｂの積層構造にかえて、第１の実施の形態で説明した低誘電率膜１１４を用いることもできる。
本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
符号の説明
１００ 半導体装置
１０６ 下層銅配線
１１０ 層間絶縁膜
１１２ エッチング阻止膜
１１４ 低誘電率膜
１１４ａ 第１の低誘電率膜
１１４ｂ 第２の低誘電率膜
１１５ エッチング阻止膜
１１６ 第１の保護絶縁膜
１１６ａ 開口パターン
１１６ｂ 開口パターン
１１８ 反射防止膜
１２０ レジスト膜
１２０ａ ビアホール形成用の開口パターン
１２２ 有機膜
１２４ 無機膜
１２６ 反射防止膜
１２８ レジスト膜
１２８ａ 配線溝形成用の開口パターン
１３０ ダメージ層
１３２ くびれ部
１３４ 第２の保護絶縁膜
１３６ａ ビアホール
１３６ｂ 第１の凹部
１３６ｃ 第２の凹部
１３６ｄ 配線溝
１３８ 銅配線
１４０ バリアメタル膜
１４２ 銅膜
１５０ レジスト膜
１５０ａ 配線溝形成用の開口パターン
１５２ レジスト膜
１５２ａ ビアホール形成用開口部

Claims (12)

  1. 基板上に形成されるとともに炭素を含む低誘電率膜および当該低誘電率膜上に形成された第１の保護絶縁膜に配線溝を形成する工程を含む半導体装置の製造方法であって、
    前記配線溝を形成する工程は、
    前記第１の保護絶縁膜上に、配線溝形成用の開口パターンを有するレジスト膜を形成し、当該レジスト膜をマスクとして前記第１の保護絶縁膜および前記低誘電率膜内に第１の凹部を形成する工程と、
    前記第１の凹部形成時に前記低誘電率膜の前記第１の凹部の側壁に形成されたダメージ層を除去する工程と、
    前記基板上の全面に、化学気相成長法により第２の保護絶縁膜を形成し、前記第１の保護絶縁膜および前記低誘電率膜の前記第１の凹部の側壁を前記第２の保護絶縁膜で覆って前記第１の保護絶縁膜および前記低誘電率膜内に第２の凹部を形成する工程と、
    前記配線溝が前記低誘電率膜の表面に前記第２の保護絶縁膜が選択的に形成された側壁を有するように、前記第２の保護絶縁膜をエッチバックして成形する工程と、
    を含む半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記配線溝の側壁には、前記第１の保護絶縁膜と前記第２の保護絶縁膜が露出する半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記ダメージ層を除去する工程において、前記第１の凹部の側面において、前記第１の保護絶縁膜の端面は、前記低誘電率膜の端面から突出した構造を有し、
    前記第２の保護絶縁膜をエッチバックして成形する工程において、前記第１の保護絶縁膜下方の領域に、前記第２の保護絶縁膜が埋め込まれた構造となっている半導体装置の製造方法。
  4. 請求項１から３いずれかに記載の半導体装置の製造方法において、
    前記第１の凹部を形成する工程は、前記第１の凹部を形成した後、前記レジスト膜をアッシングで除去する工程を含む半導体装置の製造方法。
  5. 請求項１から４いずれかに記載の半導体装置の製造方法において、
    前記低誘電率膜は、ＳｉＯＣ膜またはＳｉＯＣＨ膜である半導体装置の製造方法。
  6. 請求項１から５いずれかに記載の半導体装置の製造方法において、
    前記配線溝を形成する工程の前に、当該配線溝と連続して形成され、デュアルダマシン配線溝を構成するビアホールを形成する工程をさらに含み、
    前記第２の保護絶縁膜は、比誘電率が前記低誘電率膜の比誘電率以下となるように構成された半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第２の保護絶縁膜は、前記低誘電率膜を構成する材料と同じ材料により構成された半導体装置の製造方法。
  8. 請求項１から５いずれかに記載の半導体装置の製造方法において、
    前記配線溝を形成する工程の後に、当該配線溝と連続して形成され、デュアルダマシン配線溝を構成するビアホールを形成する工程をさらに含み、
    前記第２の保護絶縁膜は、ＳｉＯ２膜、ＳｉＯＦ膜、またはＳｉＯＨ膜である半導体装置の製造方法。
  9. 請求項１から５いずれかに記載の半導体装置の製造方法において、
    前記第２の保護絶縁膜は、ＳｉＯ２膜、ＳｉＯＦ膜、ＳｉＯＨ膜、ＳｉＯＣ膜、またはＳｉＯＣＨ膜である半導体装置の製造方法。
  10. 請求項１から９いずれかに記載の半導体装置の製造方法において、
    前記低誘電率膜は、前記基板上に形成された下層配線上に形成され、
    前記配線溝を形成する工程において、前記配線溝を形成するとともに、前記下層配線を露出する半導体装置の製造方法。
  11. 請求項１から１０いずれかに記載の半導体装置の製造方法において、
    前記第１の保護絶縁膜は、ＳｉＯ２膜である半導体装置の製造方法。
  12. 基板と、
    前記基板上に形成されるとともに、炭素を含む低誘電率膜と、
    前記低誘電率膜上に形成された第１の保護絶縁膜と、
    前記第１の保護絶縁膜から前記低誘電率膜にわたって形成された配線溝と、
    前記配線溝内に埋め込まれた配線と、
    を含み、
    前記配線溝の側面において、前記第１の保護絶縁膜の端面は、前記低誘電率膜の端面から突出した構造を有し、前記低誘電率膜の側面の前記第１の保護絶縁膜が突出した箇所の下方には、化学気相成長法により形成された第２の保護絶縁膜が形成され、当該第２の保護絶縁膜と前記第１の保護絶縁膜とにより、前記配線溝の側壁が構成された半導体装置。
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