JPH04340277A - Ｍｏｓ型半導体集積回路の製造方法 - Google Patents
Ｍｏｓ型半導体集積回路の製造方法Info
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- JPH04340277A JPH04340277A JP2552891A JP2552891A JPH04340277A JP H04340277 A JPH04340277 A JP H04340277A JP 2552891 A JP2552891 A JP 2552891A JP 2552891 A JP2552891 A JP 2552891A JP H04340277 A JPH04340277 A JP H04340277A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体集積回
路の製造方法、特に上面にオフセット絶縁膜を有するゲ
ート電極の側面に絶縁物からなるサイドウォールを形成
することにより該サイドウォールで囲まれた電極取り出
し用コンタクトホールを自己整合的に形成するＭＯＳ型
半導体集積回路の製造方法に関する。
路の製造方法、特に上面にオフセット絶縁膜を有するゲ
ート電極の側面に絶縁物からなるサイドウォールを形成
することにより該サイドウォールで囲まれた電極取り出
し用コンタクトホールを自己整合的に形成するＭＯＳ型
半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩの拡散層の電極を取り出す
ためのコンタクトホールを形成する方法として、上面に
オフセット絶縁膜を有するゲート電極の側面に絶縁物か
らなるサイドウォールを形成することにより該サイドウ
ォールで囲まれた電極取り出し用コンタクトホールを自
己整合的に形成する方法が知られている。
ためのコンタクトホールを形成する方法として、上面に
オフセット絶縁膜を有するゲート電極の側面に絶縁物か
らなるサイドウォールを形成することにより該サイドウ
ォールで囲まれた電極取り出し用コンタクトホールを自
己整合的に形成する方法が知られている。
【０００３】このような方法によれば、フォトエッチン
グの加工精度の限界を超えて微細なコンタクトホールを
形成することができ、延いては素子サイズを微細にする
ことができる。
グの加工精度の限界を超えて微細なコンタクトホールを
形成することができ、延いては素子サイズを微細にする
ことができる。
【０００４】そして、従来においてオフセット絶縁膜は
ＳｉＯ２ により形成していた。具体的には、ゲート電
極形成用多結晶シリコン層上にＳｉＯ２ 膜をＣＶＤに
より形成し、その後フォトレジスト膜を塗布し、該フォ
トレジスト膜に対して露光、現像処理を施すことにより
パターニグし、該フォトレジスト膜をマスクとしてオフ
セット絶縁膜及び多結晶シリコン層を同時にエッチング
するという方法が用いられていた。
ＳｉＯ２ により形成していた。具体的には、ゲート電
極形成用多結晶シリコン層上にＳｉＯ２ 膜をＣＶＤに
より形成し、その後フォトレジスト膜を塗布し、該フォ
トレジスト膜に対して露光、現像処理を施すことにより
パターニグし、該フォトレジスト膜をマスクとしてオフ
セット絶縁膜及び多結晶シリコン層を同時にエッチング
するという方法が用いられていた。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のＭＯＳ型半導体集積回路の製造方法には、同じフォ
トレジスト膜をマスクとしてオフセット絶縁膜と多結晶
シリコン層という材質が全く異なる２つの層を連続的に
エッチングすることが必要なので、先ずエッチングする
膜厚が厚くなり、また、材質の異なる層を同じフォトレ
ジスト膜をマスクとしてエッチングしなければならない
ことからエッチング条件の設定が困難であるので充分の
加工精度が得られないという問題があった。勿論、エッ
チングする膜厚が厚くならないようにオフセット絶縁膜
をＣＶＤする厚さを薄めに設定することが考えられるが
、そのようにするとサイドウォールが薄くゲート電極と
拡散層との耐圧が低くなる虞れが生じる。また、サイド
ウォールを形成するために異方性エッチングによりオフ
セット絶縁膜が目減りするが、目減りしても上層配線と
ゲート電極との間を絶縁する層間絶縁膜としての役割を
果さなければならない。従って、オフセット絶縁膜を薄
くすることには限界があった。
来のＭＯＳ型半導体集積回路の製造方法には、同じフォ
トレジスト膜をマスクとしてオフセット絶縁膜と多結晶
シリコン層という材質が全く異なる２つの層を連続的に
エッチングすることが必要なので、先ずエッチングする
膜厚が厚くなり、また、材質の異なる層を同じフォトレ
ジスト膜をマスクとしてエッチングしなければならない
ことからエッチング条件の設定が困難であるので充分の
加工精度が得られないという問題があった。勿論、エッ
チングする膜厚が厚くならないようにオフセット絶縁膜
をＣＶＤする厚さを薄めに設定することが考えられるが
、そのようにするとサイドウォールが薄くゲート電極と
拡散層との耐圧が低くなる虞れが生じる。また、サイド
ウォールを形成するために異方性エッチングによりオフ
セット絶縁膜が目減りするが、目減りしても上層配線と
ゲート電極との間を絶縁する層間絶縁膜としての役割を
果さなければならない。従って、オフセット絶縁膜を薄
くすることには限界があった。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、オフセット絶縁膜を薄くすることな
くゲート電極パターニングのためのフォトエッチングを
するときのエッチングする厚さを薄くしてゲート電極の
加工性を高め、また、エッチング条件の設定を容易にし
、更には製造工程数の減少を図ることを目的とする。
されたものであり、オフセット絶縁膜を薄くすることな
くゲート電極パターニングのためのフォトエッチングを
するときのエッチングする厚さを薄くしてゲート電極の
加工性を高め、また、エッチング条件の設定を容易にし
、更には製造工程数の減少を図ることを目的とする。
【０００７】
【課題を解決するための手段】本発明ＭＯＳ型半導体集
積回路の製造方法は、ゲート電極のパターニングをシリ
コン含有レジスト膜をマスクとするエッチングにより行
うこととし、そして該シリコン含有レジスト膜をオフセ
ット絶縁膜として用いることを特徴とする。
積回路の製造方法は、ゲート電極のパターニングをシリ
コン含有レジスト膜をマスクとするエッチングにより行
うこととし、そして該シリコン含有レジスト膜をオフセ
ット絶縁膜として用いることを特徴とする。
【０００８】
【実施例】以下、本発明ＭＯＳ型半導体集積回路の製造
方法を図示実施例に従って詳細に説明する。図１乃至図
６は本発明ＭＯＳ型半導体集積回路の製造方法の一つの
実施例を工程順に示す断面図である。 （１）例えばｐ型半導体基板１上にゲート酸化膜２を形
成し、該ゲート絶縁膜２上に多結晶シリコン層３を形成
し、その後シリコン含有レジスト膜４を塗布形成し、し
かる後、該シリコン含有レジスト膜４を露光処理、現像
処理することによりパターニングする。図１はそのパタ
ーニング後の状態を示す。
方法を図示実施例に従って詳細に説明する。図１乃至図
６は本発明ＭＯＳ型半導体集積回路の製造方法の一つの
実施例を工程順に示す断面図である。 （１）例えばｐ型半導体基板１上にゲート酸化膜２を形
成し、該ゲート絶縁膜２上に多結晶シリコン層３を形成
し、その後シリコン含有レジスト膜４を塗布形成し、し
かる後、該シリコン含有レジスト膜４を露光処理、現像
処理することによりパターニングする。図１はそのパタ
ーニング後の状態を示す。
【０００９】シリコン含有レジストは、電子、イオンビ
ーム、Ｘ線又は紫外線に反応する感光剤及びＳｉ、Ｃか
ら構成されるベースポリマーからなり、これ等のビーム
、光線を発生する光源を用いた露光装置及び現像系によ
る高精度のパターン形成が可能なレジストである。これ
は多結晶シリコン層のフッ素あるいは塩素系のエッチン
グガスを用いての選択エッチングのマスクとして好適で
ある。なぜならば、シリコン含有レジストは充分な量の
カーボンＣを含有しエッチングの際にゲート電極である
多結晶シリコン層に対して高選択比のエッチングが可能
になるからである。そして、シリコン含有レジストは略
無機質で、絶縁膜としての機能も充分に果し得る。
ーム、Ｘ線又は紫外線に反応する感光剤及びＳｉ、Ｃか
ら構成されるベースポリマーからなり、これ等のビーム
、光線を発生する光源を用いた露光装置及び現像系によ
る高精度のパターン形成が可能なレジストである。これ
は多結晶シリコン層のフッ素あるいは塩素系のエッチン
グガスを用いての選択エッチングのマスクとして好適で
ある。なぜならば、シリコン含有レジストは充分な量の
カーボンＣを含有しエッチングの際にゲート電極である
多結晶シリコン層に対して高選択比のエッチングが可能
になるからである。そして、シリコン含有レジストは略
無機質で、絶縁膜としての機能も充分に果し得る。
【００１０】（２）次いで、図２に示すように、上記シ
リコン含有レジスト膜４をマスクとして多結晶シリコン
層３をエッチングすることによりゲート電極３ａ、３ａ
を形成する。このエッチングは前述のフッ素あるいは塩
素系のエッチングガスを用いて行う。その後、ｎ型のラ
イトドープ領域５を形成する。
リコン含有レジスト膜４をマスクとして多結晶シリコン
層３をエッチングすることによりゲート電極３ａ、３ａ
を形成する。このエッチングは前述のフッ素あるいは塩
素系のエッチングガスを用いて行う。その後、ｎ型のラ
イトドープ領域５を形成する。
【００１１】エッチングマスクとして用いたシリコン含
有レジスト膜４は無機質で電気的絶縁性を有するので、
オフセット絶縁膜としての役割を果し得る。そこで、該
シリコン含有レジスト膜４をオフセット絶縁膜として用
いるのである。
有レジスト膜４は無機質で電気的絶縁性を有するので、
オフセット絶縁膜としての役割を果し得る。そこで、該
シリコン含有レジスト膜４をオフセット絶縁膜として用
いるのである。
【００１２】（３）次に、シリコン含有レジスト膜４を
オフセット絶縁膜とするゲート電極３ａの側面にＳｉＯ
２ からなるサイドウォール６を形成することにより該
サイドウォール６に囲繞されたコンタクトホール７を形
成する。その後、該サイドウォール６を通してｎ型不純
物をドープすることによりソース／ドレイン領域５を形
成する。図３はソース／ドレイン領域５形成後の状態を
示す。
オフセット絶縁膜とするゲート電極３ａの側面にＳｉＯ
２ からなるサイドウォール６を形成することにより該
サイドウォール６に囲繞されたコンタクトホール７を形
成する。その後、該サイドウォール６を通してｎ型不純
物をドープすることによりソース／ドレイン領域５を形
成する。図３はソース／ドレイン領域５形成後の状態を
示す。
【００１３】（４）次に、図４に示すようにＳｉＯ２
からなる層間絶縁膜８を形成する。 （５）次に、図５に示すように、普通のレジスト膜９を
マスクとして上記層間絶縁膜８を選択的にエッチングす
ることによりサイドウォール７を通じてソース／ドレイ
ン領域５を露出させる。この場合、フッ素系エッチング
ガスを用いてエッチングすればオフセット絶縁膜４はほ
とんど目減りしない。従って、オーバーエッチングマー
ジンを充分にとることができる。
からなる層間絶縁膜８を形成する。 （５）次に、図５に示すように、普通のレジスト膜９を
マスクとして上記層間絶縁膜８を選択的にエッチングす
ることによりサイドウォール７を通じてソース／ドレイ
ン領域５を露出させる。この場合、フッ素系エッチング
ガスを用いてエッチングすればオフセット絶縁膜４はほ
とんど目減りしない。従って、オーバーエッチングマー
ジンを充分にとることができる。
【００１４】その後、図６に示すように第２層目の多結
晶シリコン層からなる拡散層取り出し電極１０を形成す
る。シリコン含有レジストは上述したように略無機質で
あり、電気的な絶縁性を有するので、拡散層取り出し電
極１０がゲート電極３ａにオーバーラップしてもシリコ
ン含有レジストからなるオフセット絶縁膜４によってゲ
ート電極３ａと取り出し電極１０との間を絶縁すること
ができる。従って、ゲート電極３ａに拡散層取り出し電
極１０をオーバーラップさせるようなレイアウトを支障
なく行うことができる。
晶シリコン層からなる拡散層取り出し電極１０を形成す
る。シリコン含有レジストは上述したように略無機質で
あり、電気的な絶縁性を有するので、拡散層取り出し電
極１０がゲート電極３ａにオーバーラップしてもシリコ
ン含有レジストからなるオフセット絶縁膜４によってゲ
ート電極３ａと取り出し電極１０との間を絶縁すること
ができる。従って、ゲート電極３ａに拡散層取り出し電
極１０をオーバーラップさせるようなレイアウトを支障
なく行うことができる。
【００１５】このようなＭＯＳ型半導体集積回路の製造
方法によれば、ゲート電極３ａを形成するためのエッチ
ングにおいてマスクとなるレジスト膜４としてシリコン
含有レジストを用いることにより該シリコン含有レジス
ト膜４をオフセット絶縁膜としても用いるので、従来の
ようにゲート電極とオフセット絶縁膜を同じレジスト膜
をマスクとしてエッチングすることによってエッチング
条件が難しくなったり、エッチング厚さが厚くなって加
工精度が低くなったりする虞れがない。従って、信頼性
の向上、微細化を図ることができる。そして、エッチン
グマスクとして用いたレジスト膜をそのままオフセット
絶縁膜として使用するので、オフセット絶縁膜をＣＶＤ
により形成する工程と、レジスト膜を除去する工程が不
要になり、製造工程数が少なくなる。従って、製造コス
トの低減を図ることができる。
方法によれば、ゲート電極３ａを形成するためのエッチ
ングにおいてマスクとなるレジスト膜４としてシリコン
含有レジストを用いることにより該シリコン含有レジス
ト膜４をオフセット絶縁膜としても用いるので、従来の
ようにゲート電極とオフセット絶縁膜を同じレジスト膜
をマスクとしてエッチングすることによってエッチング
条件が難しくなったり、エッチング厚さが厚くなって加
工精度が低くなったりする虞れがない。従って、信頼性
の向上、微細化を図ることができる。そして、エッチン
グマスクとして用いたレジスト膜をそのままオフセット
絶縁膜として使用するので、オフセット絶縁膜をＣＶＤ
により形成する工程と、レジスト膜を除去する工程が不
要になり、製造工程数が少なくなる。従って、製造コス
トの低減を図ることができる。
【００１６】
【発明の効果】本発明ＭＯＳ型半導体集積回路の製造方
法は、上面にオフセット絶縁膜を有するゲート電極の側
面に絶縁物からなるサイドウォールを形成することによ
り該サイドウォールで囲まれた電極取り出し用コンタク
トホールを自己整合的に形成するＭＯＳ型半導体集積回
路の製造方法において、上記ゲート電極を、多結晶シリ
コン層のシリコン含有レジストをマスクとするフォトエ
ッチングにより形成し、マスクとして用いた上記シリコ
ン含有レジストをオフセット絶縁膜とすることを特徴と
するものである。従って、本発明ＭＯＳ型半導体集積回
路の製造方法によれば、ゲート電極形成のためのエッチ
ングマスクとしてシリコン含有レジスト膜を用い、該シ
リコン含有レジスト膜をオフセット絶縁膜とするので、
ゲート電極形成のためのエッチングによりエッチングす
る厚さをオフセット絶縁膜の厚さ分薄くできるし、ゲー
ト電極とオフセット絶縁膜という膜質の異なるものを同
じマスクで選択エッチングすることが必要でなくなる。 従って、加工性を高め、エッチング精度を高めることが
できる。そして、オフセット絶縁膜をＣＶＤする工程と
、ゲート電極形成にエッチングマスクとして用いたレジ
スト膜を除去する工程が必要でなくなり、製造工程数が
少なくなり、コスト低減を図ることができる。
法は、上面にオフセット絶縁膜を有するゲート電極の側
面に絶縁物からなるサイドウォールを形成することによ
り該サイドウォールで囲まれた電極取り出し用コンタク
トホールを自己整合的に形成するＭＯＳ型半導体集積回
路の製造方法において、上記ゲート電極を、多結晶シリ
コン層のシリコン含有レジストをマスクとするフォトエ
ッチングにより形成し、マスクとして用いた上記シリコ
ン含有レジストをオフセット絶縁膜とすることを特徴と
するものである。従って、本発明ＭＯＳ型半導体集積回
路の製造方法によれば、ゲート電極形成のためのエッチ
ングマスクとしてシリコン含有レジスト膜を用い、該シ
リコン含有レジスト膜をオフセット絶縁膜とするので、
ゲート電極形成のためのエッチングによりエッチングす
る厚さをオフセット絶縁膜の厚さ分薄くできるし、ゲー
ト電極とオフセット絶縁膜という膜質の異なるものを同
じマスクで選択エッチングすることが必要でなくなる。 従って、加工性を高め、エッチング精度を高めることが
できる。そして、オフセット絶縁膜をＣＶＤする工程と
、ゲート電極形成にエッチングマスクとして用いたレジ
スト膜を除去する工程が必要でなくなり、製造工程数が
少なくなり、コスト低減を図ることができる。
【図１】本発明ＭＯＳ型半導体集積回路の製造方法の一
つの実施例の第１の工程を示す断面図である。
つの実施例の第１の工程を示す断面図である。
【図２】同じく第２の工程を示す断面図である。
【図３】同じく第３の工程を示す断面図である。
【図４】同じく第４の工程を示す断面図である。
【図５】同じく第５の工程を示す断面図である。
【図６】同じく第６の工程を示す断面図である。
３ 多結晶シリコン層
３ａ ゲート電極
４ シリコン含有レジストからなるオフセット絶縁膜
６ サイドウォール ７ コンタクトホール １０ 電極
６ サイドウォール ７ コンタクトホール １０ 電極
Claims (1)
- 【請求項１】 上面にオフセット絶縁膜を有するゲー
ト電極の側面に絶縁物からなるサイドウォールを形成す
ることにより該サイドウォールで囲まれた電極取り出し
用コンタクトホールを自己整合的に形成するＭＯＳ型半
導体集積回路の製造方法において、上記ゲート電極を、
多結晶シリコン層のシリコン含有レジストをマスクとす
るフォトエッチングにより形成し、マスクとして用いた
上記シリコン含有レジストをオフセット絶縁膜とするこ
とを特徴とするＭＯＳ型半導体集積回路の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2552891A JPH04340277A (ja) | 1991-01-25 | 1991-01-25 | Ｍｏｓ型半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2552891A JPH04340277A (ja) | 1991-01-25 | 1991-01-25 | Ｍｏｓ型半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340277A true JPH04340277A (ja) | 1992-11-26 |
Family
ID=12168543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2552891A Pending JPH04340277A (ja) | 1991-01-25 | 1991-01-25 | Ｍｏｓ型半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518822A (ja) * | 2005-12-06 | 2009-05-07 | 韓國電子通信研究院 | 半導体素子の製造方法 |
-
1991
- 1991-01-25 JP JP2552891A patent/JPH04340277A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518822A (ja) * | 2005-12-06 | 2009-05-07 | 韓國電子通信研究院 | 半導体素子の製造方法 |
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