KR100242386B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 반도체장치는 반도체기판과, 반도체기판에 형성된 매립절연층과, 매립절연층 상에 형성된 제1 도전형의 제1 실리콘층과, 활성층에 매립절연층과 접촉되게 형성된 필드산화층과, 활성층과 매립절연층의 소정 깊이로 형성된 트렌치에 매립되게 형성된 제2 도전형의 제2 실리콘층과, 제1 도전형의 제1 실리콘층 상에 게이트산화막을 개재시켜 형성된 게이트전극을 포함하는 구조를 갖으며, 그 제조방법으로는 반도체기판에 매립절연층 및 제1 도전형의 제1 실리콘층을 형성하는 단계와, 제1 실리콘층의 소정 부분에 상기 매립절연층과 접촉되도록 필드산화막을 형성하는 단계와, 제1 실리콘층 상에 게이트산화층을 개재시켜 게이트 전극을 형성하는 단계와, 게이트전극의 양측에 매립절연층이 소정 깊이로 식각되어 트렌치를 형성하는 단계와, 트렌치 내에 제2 도전형의 제2 실리콘층을 형성하는 단계를 구비한 것이 특징이다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히, 매립절연층을 사용하여 인접하는 소자들 사이를 전기적으로 분리시키는 데 적당한 반도체장치 및 그 제조방법에 관한 것이다.
절연층 상에 실리콘단결정 박막을 형성하고 그 위에 LSI(Large Scale Integration)를 형성하는 기술이 SOI(Silicon On Insulator) 기술이다.
SOI 구조는 완전한 소자분리구조를 실현할 수 있으므로 고속동작이 가능하다.
또한, pn 접합 분리구조에서 나타나는 기생 모스 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 없으므로 래치 업 현상이나 소프트에러 현상이 없는 CMOS 회로를 구성할 수 있다.
이러한 SOI 구조를 갖는 반도체장치는 SIMOS(Seperation by Implanted Oxygen) 기판 또는 BESOI(Bonded and Etchback SOI)기판 등을 사용하여 형성된다. 우선, SIMOX기판은 반도체기판 내에 산소 또는 질소를 이온주입하여 매립절연층(buried oxide layer)을 형성하므로써 만든다. 또한, BESOI 기판은 SiO2층 또는 Si3N4층 등의 절연층이 형성된 2개의 반도체기판을 녹여 붙인 후 1개의 반도체기판을 소정두께가 되도록 식각하여 만든다.
상기에서, SOI 구조를 갖는 반도체장치는 절연층에 의해 반도체기판과 단결정실리콘층을 절연시키는 것에 의해 PN 접합을 방지함으로써 기생바이폴라 트랜지스터의 형성과 같은 원하지 않는 전기적 결합을 방지한다.
제 1a도 내지 제 1d도는 종래기술에 따른 반도체장치의 제조공정도이다.
제 1a도를 참조하면, 반도체기판(100)상에 매립절연층(102)이 형성되고, 매립절연층(102) 상에 P형의 단결정실리콘층(104)이 형성된다.
여기에서, 반도체기판(100) 상에 매립절연층(102) 및 단결정실리콘층(104)이 SIMOX 방법 또는 BE 방법으로 형성된다.
상기에서, 매립절연층(102)가 SIMOX 방법으로 형성되는 경우 반도체기판(100)과 단결정실리콘층(104)은 동일 도전형이 사용되고, BE 방법으로 형성되는 경우는 반도체기판(100)과 단결정실리콘층(104)은 서로 무관하게 N형 또는 P형의 기판이 사용된다.
이어서, 단결정실리콘층(104)의 소정 부분에 소자의 활성영역(F1)(F2)을 한정하는 필드산화막(104-2)을 형성한다. 상기에서 필드산화막(104-2)은 통상의 LOCOS (LOCOS : Local Oxidation of Silicon) 방법 또는 STI(Swallow Trench Isolation) 방법으로 형성된다.
제 1b도를 참조하면, 단결정실리콘층(104)에 트렌치(t1)를 형성한다.
이 때, 트렌치(t1) 형성 시, 트렌치(t1)의 바닥면이 매립절연층(102)과 닿지 않도록 한다.
제 1c도 및 제 1d도를 참조하면, 트렌치(t1)의 표면을 포함한 단결정실리콘층(104) 표면에 게이트산화막(106)을 형성한다.
게이트산화막(106)상에 트렌치(t1)를 채우도록 불순물이 도핑된 다결정실리콘을 증착한 후 패터닝하여 트렌치(t1)내에 게이트전극(108)을 형성한다.
그리고 게이트전극(108)을 형성하기 위한 다결정실리콘을 증착한 후, 질화실리콘을 증착한 후, 패터닝하여 게이트전극(108) 상에 캡산화막(110)을 형성하기도 한다.
이 때, 트렌치(t1) 하부의 단결정실리콘층(104)은 채널(channel)이 된다.
다음에, 단결정실리콘층(104)에 N형의 불순물을 저농도와 고농도로 각각 이온 주입하여 LDD(Lightly Doped Drain) 영역으로 이용되는 저농도영역과 소오스/드레인(source/drain) 영역으로 이용되는 불순물영역(116)을 형성한다.
그러나, 상술한 종래의 반도체장치는 단결정실리콘층에 게이트전극을 형성하기 위한 트렌치를 형성하므로 채널로 이용되기 위해 잔류하는 부분의 표면이 식각에 의해 손상되며, 또한, 손상된 표면에 의해 트렌치 내에 형성되는 게이트산화층의 질도 저하된다.
또한, 채널의 두께를 식각 깊이로 조절해야 하는 문제점이 있었다.
상기 문제점을 해결하고자, 본 발명은 매립절연층을 사용하여 인접하는 소자들 사이를 전기적으로 분리 시, 게이트를 형성하기 위한 트렌치 식각공정에 따른 손상을 줄일 수 있는 반도체장치 및 그의 제조방법을 제공하려는 것이다.
따라서, 본 발명의 반도체장치는 반도체기판과, 반도체기판에 형성된 매립절연층과, 매립절연층 상에 형성된 제1 도전형의 제1 실리콘층과, 활성층에 매립절연층과 접촉되게 형성된 필드산화층과, 활성층과 매립절연층의 소정 깊이로 형성된 트렌치에 매립되게 형성된 제2 도전형의 제2 실리콘층과, 제1 도전형의 제1 실리콘층 상에 게이트산화막을 개재시켜 형성된 게이트전극을 포함하는 구조를 갖으며, 그 제조방법으로는 반도체기판에 매립절연층 및 제1 도전형의 제1 실리콘층을 형성하는 단계와, 제1 실리콘층의 소정 부분에 상기 매립절연층과 접촉되도록 필드산화막을 형성하는 단계와, 제1 실리콘층 상에 게이트산화층을 개재시켜 게이트 필드산화막을 형성하는 단계와, 게이트전극의 양측에 매립절연층이 소정 깊이로 식각되어 트렌치를 형성하는 단계와, 트렌치 내에 제2 도전형의 제2 실리콘층을 형성하는 단계를 구비한 것이 특징이다.
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
제 1a도 내지 제 1d도는 종래기술에 따른 반도체장치의 제조공정도이고,
제 2도는 본 발명에 따른 반도체장치의 단면도이고,
제 3a도 내지 제 3e도는 본 발명에 따른 반도체장치의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300 : 반도체기판 102, 202, 302 : 매립절연층
104, 204, 304 : 단결정실리콘층 104-2, 204-2, 304-2 : 필드산화층
106, 206, 306 : 게이트산화층 110, 210, 310 : 질화실리콘층
116, 312 : 불순물영역
제 2도는 본 발명에 따른 반도체장치의 단면도이고, 제 3a도 내지 제 3e도는 본 발명에 따른 반도체장치의 제조공정도이다.
제 2도를 참조하면, 본 발명의 반도체장치는 반도체기판(200)과, 반도체기판(200)상에 형성된 매립절연층(202)과, 매립절연층(202) 상에 형성된 제1 도전형의 제1 실리콘층(204)과, 제1 실리콘층(204)상에 매립절연층(202)과 접촉되게 형성된 필드산화층(204-2)과, 제1 실리콘층(204)과 매립절연층(202)의 소정 깊이로 형성된 트렌치 내에 매립되게 형성된 제2 도전형의 제2 실리콘층(216)과, 제1 도전형의 제1 실리콘층(204) 상에 게이트산화막(206)을 개재시켜 형성된 게이트전극(G2)을 포함하는 구조를 갖는다.
이 때, 매립절연층(202)이 2000∼4000Å의 충분한 두께로 형성되며, 제1 실리콘층(204)이 300∼1000Å의 두께로 형성된다.
그리고 트렌치는 매립절연층(202)이 일부 노출되도록 1000∼2000Å의 깊이까지 기판(200)을 식각하여 형성한다.
이와같은 구조를 갖는 본 발명의 반도체장치의 제조방법에 대해 알아본다.
제 3a도를 참조하면, 반도체기판(300)에 매립절연층(302)과 P형의 단결정실리콘층(304)을 순차적으로 형성한다.
이 때, 매립절연층(302)은 2000∼4000Å 정도의 충분한 두께로 증착하여 형성하고, P형의 단결정실리콘층(304)은 300∼1000Å 정도의 두께로 증착하여 형성한다.
이어서, 매립절연층(302) 상에 로코스 또는 STI 방법을 이용하여 필드산화막(304-2)을 형성하며, 이 필드산화층(304-2)은 매립절연층(302)과 접촉되도록 형성되어 인접하는 활성영역과 전기적으로 완전히 절연되도록 한다.
상기에서 매립절연층(302)과 단결정실리콘층(304)의 활성영역은 SOI 구조를 이루는 것으로, SIMOX나 BE 방법으로 형성한다.
즉, SIMOX으로는 형성되는 경우는 반도체기판(300)과 단결정실리콘층(304-1)은 동일 도전형이 사용되고, BE 방법으로 형성되는 경우는 반도체기판(300)과 단결정 실리콘층(304)은 서로 무관하게 P형 또는 N형이 사용된다.
제 3b도를 참조하면, 단결정실리콘층(304) 상에 게이트산화층(306)을 형성하고, 이 게이트산화층(306)상에 CVD 방법으로 다결정실리콘층(308) 및 질화실리콘층(310)을 형성한 후, 다결정실리콘층(308)상에 질화실리콘층(310)을 덮도록 감광막을 증착하여 마스크층(도면에 도시되지 않음)을 형성한다.
그리고 마스크층을 단결정실리콘층(304)이 노출되도록 포토리쏘그래피방법으로 패터닝하여 트랜지스터영역(T2)으로 이루어진 활성영역과 제1 및 제2 필드영역(F3)(F4)으로 이루어진 필드영역을 한정한다. 여기에서, 트랜지스터영역(T2)과 제1 및 제2 필드영역(F3)(F4)은 제 3a도에 도시되어 있고, 제 3b도에는 도시되어 있지 않다.
그리고 마스크층을 단결정실리콘층(304)이 노출되도록 포토리쏘그래피방법으로 패터닝하여 한다. 다음에, 마스크층을 식각마스크로 하여 단결정실리콘층(304)의 노출된 부분을 식각한다.
이 때, 잔류된 단결정실리콘층(304)은 게이트(G2)로 이용되고, 잔류된 질화실리콘층(310)은 캡산화층으로 사용된다.
상기에서, 게이트산화층(306)은 40∼100Å 정도의 두께로, 다결정실리콘층(308)은 500∼2500Å 정도의 두께로, 질화실리층(310)은 500∼2000Å 정도의 두께로 증착한다.
그리고 다결정실리콘층(308)과 질화실리콘층(310) 사이에 메탈실리사이드층을 형성할 수도 있다.
이어서, 게이트(G2) 양측의 활성영역에 이온을 주입하여 소스/드레인을 형성하기 위한 불순물영역(312)을 형성한다.
이 때, NMOS인 경우에는 P(phosphor) 또는 As를 이용하여 도우즈량이 1E 13∼5E14 ㎝-2이 되도록 한다.
제 3c도를 참조하면, 게이트(G2) 및 캡산화층(310)의 측면에 측벽(G2-1)을 형성한다.
이어서, 측벽(G2-1)을 포함한 캡산화층(310) 및 필드산화층(304-2)을 마스크로 선택식각하여 매립절연층(302)의 일부가 노출되도록 트렌치(t2)를 형성한다.
이 때, 필드산화층(304-2)도 일부 식각되는 데, 필드산화층(304-2)의 높이가 체널표면과 같도록 식각을 조절하여 평탄화한다.
이 때, 트렌치(t2) 형성을 위해 식각되는 매립절연층(302)의 깊이는 1000Å∼2000Å 정도로 한다.
제 3d도를 참조하면, 트렌치(t2)를 덮도록 불순물이 도핑된 다결정실리콘층(316)을 증착하여 형성한다.
이 때, 다결정실리콘층(316)은 2000Å∼4000Å 정도의 두께범위로 형성한다.
제 3e도를 참조하면, 필드산화층(304-2)을 노출되도록 다결정실리콘층(316)을 에치백하며, 다결정실리콘이 매립된 트렌치(t2) 표면을 평탄화한다.
상기에서 살펴본 바와 같이, 본 발명의 반도체장치 및 그 제조방법에서는 게이트영역 하의 단결정실리콘층의 두께가 얇아서 쇼트 채널효과를 개선시키고, 소오스/드레인영역의 다결정실리콘층은 그 두께를 크게하여 저항을 줄일 수 있는 잇점이 있다.
Claims (5)
- 반도체기판과,상기 반도체기판에 형성된 매립절연층과,상기 매립절연층 상에 형성된 제1 도전형의 제1 실리콘층과,상기 활성층에 상기 매립절연층과 접촉되게 형성된 필드산화층과,상기 활성층과 상기 매립절연층의 소정 깊이로 형성된 트렌치에 매립되게 형성된 제2 도전형의 제2 실리콘층과,상기 제1 도전형의 제1 실리콘층 상에 게이트산화막을 개재시켜 형성된 게이트전극을 포함하는 반도체장치.
- 청구항 1에 있어서,상기 매립절연층이 2000∼4000Å의 두께로 형성된 것이 특징인 반도체장치.
- 청구항 1에 있어서,상기 제1 실리콘층이 300∼1000Å의 두께로 형성된 것이 특징인 반도체장치.
- 청구항 1에 있어서,상기 트렌치는 상기 매립절연층을 1000∼2000Å의 깊이로 형성한 것이 특징인 반도체장치.
- 반도체기판에 매립절연층 및 제1 도전형의 제1 실리콘층을 형성하는 단계와,상기 제1 실리콘층의 소정 부분에 상기 매립절연층과 접촉되도록 필드산화막을 형성하는 단계와,상기 제1 실리콘층 상에 게이트산화층을 개재시켜 게이트전극을 형성하는 단계와,상기 게이트전극의 양측에 상기 매립절연층이 소정 깊이로 식각되어 트렌치를 형성하는 단계와,상기 트렌치 내에 제2 도전형의 제2 실리콘층을 형성하는 단계를 구비한 반도체 제조방법.
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1997
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