KR100271790B1 - 반도체장치및그의제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판과, 상기 반도체층 상의 소정 부분에 게이트산화막을 개재시켜 형성된 게이트와, 상기 게이트 상에 형성된 캡절연층과, 상기 게이트의 양측에 상기 반도체층 및 상기 매립절연층이 제거되어 상기 반도체기판을 노출시키는 접촉홀과, 상기 접촉홀 내의 선택적으로 형성된 에피택셜층과, 상기 에피택셜층에 소정 높이 까지 제 1 도전형의 불순물이 도핑되어 형성된 접촉플러그와, 상기 반도체층과 상기 접촉플러그 상의 상기 에피택셜층에 제 2 도전형의 불순물이 도핑되어 형성된 불순물영역을 포함한다. 따라서, 소자 동작시 핫 캐리어에 의해 발생되는 정공 또는 전자가 접촉플러그를 통해 반도체기판으로 빠져 나가 축적되지 않으므로 플로팅 보디 효과를 방지할 수 있으며, 또한, 접촉플러그는 고농도의 제 2 불순물영역을 에워싸므로 공핍층이 확대되지 않도록하여 단채널 효과를 방지할 수 있다.
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 매립절연층을 갖는 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 인접하는 소자들 사이의 이격 거리가 작아지게 된다. 인접하는 소자들 사이의 이격 거리가 작아짐에 따라 원하지 않는 전기적 결합이 발생된다. 이러한 원하지 않는 전기적 결합으로, 예를 들면, CMOS (Complementary Metal Oxide Semiconductor)에서 NMOS와 PMOS 사이에 기생 바이폴라 트랜지스터가 형성되므로 발생되는 래치 업(latch up) 현상 등이 있다.
이러한 문제점을 해결하기 위해 반도체기판 상에 절연층이 형성되고 이 절연층 상에 디플리션영역(depletion layer)으로 사용되는 단결정실리콘층이 얇게 형성된 SOI(Silicon On Insulator) 구조를 갖는 반도체장치가 개발되었다. SOI 구조를 갖는 반도체장치는 SIMOX(Seperation by Implanted Oxygen) 기판 또는 BESOI(Bonded and Etchback SOI) 기판 등을 사용하여 형성된다. 상기에서, SIMOX 기판은 반도체기판 내에 산소(O2) 또는 질소(N)를 이온주입하여 매립 절연층을 형성하므로써 만든다. 또한, BESOI 기판은 SiO2층 또는 Si3N4층 등의 절연층이 형성된 2개의 반도체기판을 녹여 붙인 후 1개의 반도체기판을 소정 두께가 되도록 식각하여 만든다.
상기에서, SOI 구조를 갖는 반도체장치는 절연층에 의해 반도체기판과 단결정실리콘층을 절연시키는 것에 의해 PN 접합을 방지하므로써 기생 바이폴라 트랜지스터의 형성과 같은 원하지 않는 전기적 결합을 방지한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형 반도체기판(11) 상의 매립절연층(13) 상에 위치하는 P형의 반도체층(15)의 소정 부분에 STI(Shallow Trench Isolation) 방법으로 소자들의 활성영역을 한정하는 필드산화막(17)을 형성한다. 상기에서, 필드산화막(17)은 LOCOS (Local Oxidation of Silicon) 방법으로도 형성할 수 있으며 매립절연층(13)과 접촉되도록 형성한다. 반도체기판(11) 상에 매립절연층(13) 및 반도체층(15)은 SIMOX 방법 또는 BE 방법으로 형성된다.
도 1b를 참조하면, 반도체층(15) 표면에 열산화에 의해 게이트산화막(19)을 형성한다. 그리고, 필드산화막(17) 및 게이트산화막(19) 상에 불순물이 도핑된 비정질실리콘 또는 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 실리콘층(21)을 형성한 후, 이 실리콘층(21) 상에 질화실리콘 또는 산화실리콘을 증착하여 층간절연층(23)을 형성한다.
층간절연층(23) 및 실리콘층(21)을 반도체층(15) 상의 소정 부분에만 잔류하도록 포토리쏘그래피(photolithography) 방법으로 패터닝한다. 이 때, 잔류하는 실리콘층(21)은 게이트가 된다.
도 1c를 참조하면, 게이트(21)를 마스크로 사용하여 반도체층(15)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(25)을 형성한다. 이 때, 반도체층(15)의 불순물영역(25) 사이는 채널이 된다.
상술한 바와 같이 종래에는 매립절연층 상에 위치하는 반도체층은 이 매립층과 접촉되게 형성하는 필드산화막에 의해 소자의 활성영역이 한정되고, 이 한정된 활성영역 내에 소자를 형성하였다.
그러나, 상술한 종래 기술에 따른 반도체장치는 필드산화막을 매립절연층과 접촉되게 형성하므로 소자 동작시 핫 캐리어에 의해 발생되는 정공이 소오스영역과 채널영역의 접합면에 축적되어 기생 바이폴라 트랜지스터가 형성되는 플로팅 보디 효과(floating body effect)가 발생되는 문제점이 있었다. 또한, 소자 동작시 소오스 및 드레인영역의 공핍층이 확대되어 단채널 효과(short channel effect)가 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 플로팅 보디 효과를 방지할 수 있는 반도체장치 및 그의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 단채널 효과를 방지할 수 있는 반도체장치 및 그의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치는 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판과, 상기 반도체층 상의 소정 부분에 게이트산화막을 개재시켜 형성된 게이트와, 상기 게이트 상에 형성된 캡절연층과, 상기 게이트의 양측에 상기 반도체층 및 상기 매립절연층이 제거되어 상기 반도체기판을 노출시키는 접촉홀과, 상기 접촉홀 내의 선택적으로 형성된 에피택셜층과, 상기 에피택셜층에 소정 높이 까지 제 1 도전형의 불순물이 도핑되어 형성된 접촉플러그와, 상기 반도체층과 상기 접촉플러그 상의 상기 에피택셜층에 제 2 도전형의 불순물이 도핑되어 형성된 불순물영역을 포함한다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판의 상기 반도체층 상에 게이트 및 캡절연층을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체층 상에 상기 게이트 및 캡절연층의 표면을 덮도록 제 1 및 제 2 식각정지층을 형성하고 상기 제 2 식각정지층의 상기 게이트의 측면과 대응하는 부분에 측벽을 형성하는 공정과, 상기 제 2 식각정지층 상에 상기 측벽이 노출되도록 마스크층을 형성하는 공정과, 상기 측벽을 선택적으로 제거하고 상기 마스크층을 마스크로 사용하여 상기 반도체기판이 노출되도록 상기 제 1 및 제 2 식각정지층의 노출된 부분을 선택적으로 제거하는 공정과, 상기 반도체층의 노출된 부분과 상기 매립절연층을 상기 제 1 식각정지층이 노출되도록 이방성식각하여 상기 반도체기판을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 선택적으로 에피택셜층을 형성하면서 상기 에피택셜층의 소정 높이 까지 제 1 도전형의 불순물을 도핑하여 접촉플러그를 형성하는 공정과, 상기 제 1 식각정지층을 제거하고 상기 반도체층에 제 2 도전형의 불순물을 고농도로 이온 주입하여 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 2c는 종래 기술에 따른 반도체장치의 제조공정도
도 2는 본 발명에 따른 반도체장치의 단면도
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치는 P형 반도체기판(31) 상에 매립절연층(33)이 형성되고, 이 매립절연층(33) 상에 P형의 불순물이 도핑된 반도체층(35)이 형성된다. 상기에서 매립절연층(33) 및 반도체층(35)은 SIMOX 방법 또는 BE 방법으로 형성된다. 또한, 반도체층(35)은 에피택셜층으로 형성될 수도 있다.
반도체층(35) 상의 소정 부분에 게이트산화막(37)을 개재시켜 게이트(39) 및 캡절연층(41)이 적층되어 형성된다. 그리고, 게이트(39) 및 캡절연층(41)의 측면에 측벽(57)이 형성된다. 상기에서 측벽(57)은 산화실리콘, 질화실리콘, 다결정실리콘 또는 비정질실리콘으로 형성된다.
측벽(57) 하부에 반도체층(35) 및 매립절연층(33)이 제거되어 반도체기판(31)을 노출시키는 접촉홀(51)이 형성되며, 이 접촉홀(51) 내에 반도체기판(31) 및 반도체층(35)과 동일하게 P형의 불순물이 도핑된 접촉플러그(53)와 LDD(Lightly Doped Drain)영역을 이루는 N형의 불순물이 저농도로 도핑된 제 1 불순물영역(55)이 형성된다. 상기에서 접촉플러그(53)와 제 1 불순물영역(55)은 에피택셜 방법에 의해 형성되는 것으로 접촉플러그(53)는 보론(B) 또는 BF2등의 P형 불순물이 1×1013∼1×1014/㎠ 정도로 인-시튜 도핑(in-site doping)하므로써 형성된다. 또한, 제 1 불순물영역(55)은 에피택셜 성장 후에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 저농도로 인-시튜 도핑(in-site doping)하거나 또는 이온 주입하므로써 형성된다.
반도체층(35)의 게이트(39) 및 측벽(57)이 형성되지 않은 노출된 부분에 소오스 및 드레인영역으로 사용되는 N형의 불순물이 고농도로 도핑된 제 2 불순물영역(59)이 매립절연층(33)과 접촉되게 형성된다. 상기에서 반도체층(35)의 게이트(39) 하부는 채널영역이 된다.
상술한 구조의 반도체장치는 소자 동작시 핫 캐리어에 의해 발생되는 정공 또는 전자가 접촉플러그(53)를 통해 반도체기판(31)으로 빠져 나가 축적되지 않도록하여 플로팅 보디 효과를 방지할 수 있다. 또한, 접촉플러그(53)는 고농도의 제 2 불순물영역(59)을 에워싸므로 공핍층이 확대되지 않도록하여 단채널 효과를 방지할 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체장치의 제조 공정도이다.
도 3a를 참조하면, P형 반도체기판(31) 상에 매립절연층(33)이 형성되고, 이 매립절연층(33) 상에 P형의 불순물이 도핑된 반도체층(35) 상에 열산화 방법에 의해 게이트산화막(37)을 형성한다. 그리고, 게이트산화막(37) 상에 불순물이 도핑된 다결정실리콘과 질화실리콘을 CVD 방법으로 순차적으로 증착하고 제 1 반도체층(35) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(39)를 형성한다. 상기에서 게이트(39) 상에 잔류하는 질화실리콘은 캡절연층(41)이 된다. 상기에서 게이트(39)를 다결정실리콘 대신 비정질실리콘으로 형성할 수도 있다.
상기에서 반도체기판(31) 상에 매립절연층(33) 및 제 1 반도체층(35)은 SIMOX 방법 또는 BE 방법으로 형성된다.
도 3b를 참조하면, 반도체층(35) 상에 게이트(39) 및 캡절연층(41)의 표면을 덮도록 질화실리콘과 산화실리콘을 CVD 방법으로 순차적으로 증착하여 제 1 및 제 2 식각정지층(43)(45)을 형성한다. 그리고, 제 2 식각정지층(45)의 게이트(39)의 측면과 대응하는 부분에 제 1 측벽(47)을 형성한다. 상기에서 제 1 측벽(47)은 제 2 식각정지층(45) 상에 질화실리콘을 CVD 방법으로 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백하므로써 형성된다.
도 3c를 참조하면, 제 2 식각정지층(45) 및 제 1 측벽(47) 상에 다결정실리콘 또는 비정질실리콘을 증착한 후 제 1 측벽(47)이 노출되도록 화학-기계적연마(Chemical- Mechanical Polishing : CMP) 방법 또는 RIE 방법으로 에치백하여 마스크층(49)을 형성한다.
제 1 측벽(47)을 습식 식각 방법으로 선택적으로 제거한다. 이 때, 제 2 식각정지층(45)은 제거되지 않고 제 1 식각정지층(43) 및 캡절연층(41)이 제거되는 것을 방지한다. 그리고, 마스크층(49)을 마스크로 사용하여 제 1 및 제 2 식각정지층(43)(45)의 노출된 부분을 제거하여 반도체층(35)을 노출시킨다.
도 3d를 참조하면, 노출된 부분의 반도체층(35) 및 매립절연층(33)을 RIE 방법 또는 플라스마식각 방법에 의해 반도체기판(31)이 노출되도록 이방성식각하여 접촉홀(51)을 형성한다. 상기에서 반도체층(35)이 식각될 때 마스크층(49)도 제거되며, 또한, 매립절연층(33)이 식각될 때 제 2 식각정지층(45)도 제거되어 제 1 식각정지층(43)이 노출된다.
접촉홀(51)에 의해 반도체기판(31)의 노출된 부분에 선택적으로 에피택셜 방법으로 반도체기판(31) 및 반도체층(35)과 동일한 P형으로 도핑된 접촉플러그(53)와 N형의 불순물이 저농도로 도핑된 LDD 영역을 이루는 제 1 불순물영역(55)을 형성한다. 상기에서 접촉플러그(53)는 보론(B) 또는 BF2등의 P형 불순물을 1×1013∼1×1014/㎠ 정도로 인-시튜 도핑(in-site doping)하므로써 형성된다. 또한, 제 1 불순물영역(55)은 에피택셜 성장 후에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 저농도로 인-시튜 도핑(in-site doping)하거나 또는 이온 주입하므로써 형성된다.
도 3e를 참조하면, 제 1 식각정지층(43)을 제거하여 반도체층(35)을 노출시킨다. 그리고, 게이트(39)의 측면에 산화실리콘으로 이루어진 제 2 측벽(57)을 형성한다. 상기에서 제 2 측벽(57)은 반도체층(35) 상에 게이트(39) 및 캡절연층(41)을 덮도록 산화실리콘을 CVD 방법으로 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백하므로써 형성된다. 상기에서 제 2 측벽(57)을 질화실리콘, 다결정실리콘 또는 비정질실리콘으로 형성할 수도 있다.
캡절연층(41) 및 제 2 측벽(57)을 마스크로 사용하여 반도체층(35)의 노출된 부분에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 제 2 불순물영역(59)을 형성한다. 이 때, 반도체층(35)의 불순물이 도핑되지 않은 부분은 채널 영역이 된다.
따라서, 본 발명은 소자 동작시 핫 캐리어에 의해 발생되는 정공 또는 전자가 접촉플러그를 통해 반도체기판으로 빠져 나가 축적되지 않으므로 플로팅 보디 효과를 방지할 수 있으며, 또한, 접촉플러그는 고농도의 제 2 불순물영역을 에워싸므로 공핍층이 확대되지 않도록하여 단채널 효과를 방지할 수 있는 잇점이 있다.
Claims (11)
- 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판과,상기 반도체층 상의 소정 부분에 게이트산화막을 개재시켜 형성된 게이트와,상기 게이트 상에 형성된 캡절연층과,상기 게이트의 양측에 상기 반도체층 및 상기 매립절연층이 제거되어 상기 반도체기판을 노출시키는 접촉홀과,상기 접촉홀 내에 선택적으로 형성된 에피택셜층과,상기 에피택셜층이 소정 높이 까지 제 1 도전형의 불순물로 도핑되어 형성된 접촉플러그와,상기 반도체층과 상기 접촉플러그 상의 상기 에피택셜층이 제 2 도전형의 불순물이 도핑되어 형성된 불순물영역을 포함하는 반도체장치.
- 청구항 1에 있어서 상기 접촉플러그는 P형 불순물이 1×1013∼1×1014/㎠ 정도로 인-시튜 도핑(in-site doping)되어 형성된 반도체장치.
- 청구항 1에 있어서 상기 게이트 및 캡절연층의 측면에 형성된 측벽을 더 포함하는 반도체장치.
- 청구항 3에 있어서 상기 측벽이 산화실리콘, 질화실리콘, 다결정실리콘 또는 비정질실리콘으로 형성된 반도체장치.
- 청구항 3에 있어서 상기 접촉플러그 상의 상기 에피택셜층에 제 2 도전형의 불순물이 저농도로 도핑되어 LDD(Lightly Doped Drain)영역을 이루는 반도체장치.
- 반도체기판과 매립절연층 및 제 1 도전형의 반도체층으로 이루어진 SOI(Silicon On Insulator) 기판의 상기 반도체층 상에 게이트 및 캡절연층을 형성하는 공정과,상기 게이트의 측면에 측벽을 형성하는 공정과,상기 반도체층 상에 상기 게이트 및 캡절연층의 표면을 덮도록 제 1 및 제 2 식각정지층을 형성하고 상기 제 2 식각정지층의 상기 게이트의 측면과 대응하는 부분에 측벽을 형성하는 공정과,상기 제 2 식각정지층 상에 상기 측벽이 노출되도록 마스크층을 형성하는 공정과,상기 측벽을 선택적으로 제거하고 상기 마스크층을 마스크로 사용하여 상기 반도체기판이 노출되도록 상기 제 1 및 제 2 식각정지층의 노출된 부분을 선택적으로 제거하는 공정과,상기 반도체층의 노출된 부분과 상기 매립절연층을 상기 제 1 식각정지층이 노출되도록 이방성식각하여 상기 반도체기판을 노출시키는 접촉홀을 형성하는 공정과,상기 접촉홀 내에 선택적으로 에피택셜층을 형성하면서 상기 에피택셜층의 소정 높이 까지 제 1 도전형의 불순물을 도핑하여 접촉플러그를 형성하는 공정과,상기 제 1 식각정지층을 제거하고 상기 반도체층에 제 2 도전형의 불순물을 고농도로 이온 주입하여 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 6에 있어서 상기 접촉플러그를 제 1 도전형의 불순물이 1×1013∼1×1014/㎠ 정도로 도핑되도록 인-시튜 도핑(in-site doping)하여 형성하는 반도체장치의 제조방법.
- 청구항 6에 있어서 상기 에피택셜층의 접촉플러그가 형성되지 않은 부분에 제 2 도전형의 불순물을 저농도로 도핑된 LDD(Lightly Doped Drain)영역을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
- 청구항 8에 있어서 상기 LDD영역을 인-시튜 도핑(in-site doping) 또는 이온 주입하여 형성하는 반도체장치의 제조방법.
- 청구항 6에 있어서 상기 게이트 및 캡절연층의 측면에 측벽을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
- 청구항 10에 있어서 상기 측벽을 산화실리콘, 질화실리콘, 다결정실리콘 또는 비정질실리콘으로 형성하는 반도체장치의 제조방법.
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