KR100248157B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판 상의 매립절연층 상에 형성된 제 1 도전형의 반도체층의 소정 부분에 게이트산화막을 개재시켜 게이트 및 캡절연층을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 캡절연층을 마스크로 사용하여 상기 매립절연층이 소정 두께만 남아 상기 게이트 하부가 돌출하도록 상기 제 1 반도체층 및 매립절연층을 패터닝하는 공정과, 상기 제 1 반도체층의 표면 보다 높은 표면을 가져 상기 게이트의 소정 높이 까지 위치하는 제 1 도전형의 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층의 소정 부분에 상기 매립절연층과 접촉되지 않도록 필드산화막을 형성하는 공정과, 상기 캡절연층를 마스크로 사용하여 상기 제 2 반도체층에 제 1 도전형의 소오스 및 드레인영역을 형성하는 공정을 구비한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 매립절연층을 갖는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 인접하는 소자들 사이의 이격 거리가 작아지게 된다. 인접하는 소자들 사이의 이격 거리가 작아짐에 따라 원하지 않는 전기적 결합이 발생된다. 이러한 원하지 않는 전기적 결합으로, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor)에서 NMOS와 PMOS 사이에 기생 바이폴라 트랜지스터가 형성되므로 발생되는 래치 업(latch up) 현상 등이 있다.
이러한 문제점을 해결하기 위해 반도체기판 상에 절연층이 형성되고 이 절연층 상에 디플리션영역(depletion layer)으로 사용되는 단결정실리콘층이 얇게 형성된 SOI(Silicon On Insulator) 구조를 갖는 반도체장치가 개발되었다. SOI 구조를 갖는 반도체장치는 SIMOX(Seperation by Implanted Oxygen) 기판 또는 BESOI (Bonded and Etchback SOI) 기판 등을 사용하여 형성된다. 상기에서, SIMOX 기판은 반도체기판 내에 산소(O2) 또는 질소(N)를 이온주입하여 매립 절연층을 형성하므로써 만든다. 또한, BESOI 기판은 SiO2층 또는 Si3N4층 등의 절연층이 형성된 2개의 반도체기판을 녹여 붙인 후 1개의 반도체기판을 소정 두께가 되도록 식각하여 만든다.
상기에서, SOI 구조를 갖는 반도체장치는 절연층에 의해 반도체기판과 단결정실리콘층을 절연시키는 것에 의해 PN 접합을 방지하므로써 기생 바이폴라 트랜지스터의 형성과 같은 원하지 않는 전기적 결합을 방지한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, 반도체기판(11) 상의 매립절연층(13) 상에 위치하는 P형의 반도체층(15)의 소정 부분에 STI(Shallow Trench Isolation) 방법으로 소자들의 활성영역을 한정하는 필드산화막(17)을 형성한다. 상기에서, 필드산화막(17)은 LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있으며 매립절연층(13)과 접촉되도록 형성한다. 반도체기판(11) 상에 매립절연층(13) 및 반도체층(15)은 SIMOX 방법 또는 BE 방법으로 형성된다. 매립절연층(13) 및 반도체층(15)이 SIMOX 방법으로 형성될 때에는 반도체층(15)과 동일한 P형의 반도체기판(11)이 사용되고, BE 방법으로 형성될 때에는 P형 또는 N형의 반도체기판(11)이 사용된다.
도 1b를 참조하면, 반도체층(15) 표면에 열산화에 의해 게이트산화막(19)을 형성한다. 그리고, 필드산화막(17) 및 게이트산화막(19) 상에 불순물이 도핑된 비정질실리콘 또는 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 실리콘층(21)을 형성한 후, 이 실리콘층(21) 상에 질화실리콘 또는 산화실리콘을 증착하여 층간절연층(23)을 형성한다.
층간절연층(23) 및 실리콘층(21)을 반도체층(15) 상의 소정 부분에만 잔류하도록 포토리쏘그래피(photolithography) 방법으로 패터닝한다. 이 때, 잔류하는 실리콘층(21)은 게이트가 된다.
도 1c를 참조하면, 게이트(21)를 마스크로 사용하여 반도체층(15)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(25)을 형성한다. 이 때, 반도체층(15)의 불순물영역(25) 사이는 채널이 된다.
상술한 바와 같이 종래에는 매립절연층 상에 위치하는 반도체층은 이 매립층과 접촉되게 형성하는 필드산화막에 의해 소자의 활성영역이 한정되고, 이 한정된 활성영역 내에 소자를 형성하였다.
그러나, 상술한 종래의 반도체장치의 제조방법은 필드산화막을 매립절연층과 접촉되게 형성하므로 소자 동작시 핫 캐리어에 의해 발생되는 정공이 소오스영역과 채널영역의 접합면에 축적되어 기생 바이폴라 트랜지스터가 형성되는 플로팅 보디 효과(floating body effect)가 발생되는 문제점이 있었다. 또한, 펀치드루우를 방지하기 위해 소오스 및 드레인영역을 얕은 접합을 이루도록 형성하므로 저항이 증가되어 동작 속도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 플로팅 보디 효과를 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 소오스 및 드레인영역 사이의 펀치드루우를 방지하면서 저항을 감소시켜 동작 속도를 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상의 매립절연층 상에 형성된 제 1 도전형의 반도체층의 소정 부분에 게이트산화막을 개재시켜 게이트 및 캡절연층을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 캡절연층을 마스크로 사용하여 상기 매립절연층이 소정 두께만 남아 상기 게이트 하부가 돌출하도록 상기 제 1 반도체층 및 매립절연층을 패터닝하는 공정과, 상기 제 1 반도체층의 표면 보다 높은 표면을 가져 상기 게이트의 소정 높이 까지 위치하는 제 1 도전형의 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층의 소정 부분에 상기 매립절연층과 접촉되지 않도록 필드산화막을 형성하는 공정과, 상기 캡절연층를 마스크로 사용하여 상기 제 2 반도체층에 제 1 도전형의 소오스 및 드레인영역을 형성하는 공정을 구비한다.
도 1a 내지 도 2c는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, 반도체기판(31) 상의 매립절연층(33) 상에 형성된 P형의 제 1 반도체층(35) 상에 열산화 방법에 의해 게이트산화막(37)을 형성한다. 그리고, 게이트산화막(37) 상에 불순물이 도핑된 비정질실리콘 또는 다결정실리콘과 질화실리콘을 CVD 방법으로 순차적으로 증착하고 제 1 반도체층(35) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(39)를 형성한다. 상기에서 게이트(39) 상에 잔류하는 질화실리콘은 캡절연층(41)이 된다.
게이트(37)의 측면에 질화실리콘으로 이루어진 측벽(43)을 형성한다. 상기에서 측벽(43)은 제 1 반도체층(35) 상에 질화실리콘을 CVD 방법으로 게이트(39) 및 캡절연층(41)을 덮도록 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백하므로써 형성된다.
상기에서 반도체기판(31) 상에 매립절연층(33) 및 제 1 반도체층(35)은 SIMOX 방법 또는 BE 방법으로 형성된다. 매립절연층(33) 및 제 1 반도체층(35)이 SIMOX 방법으로 형성될 때에는 제 1 반도체층(35)과 동일한 P형의 반도체기판(31)이 사용되고, BE 방법으로 형성될 때에는 P형 또는 N형의 반도체기판(31)이 사용된다.
도 2b를 참조하면, 캡절연층(41)을 마스크로 사용하여 제 1 반도체층(35) 뿐만 아니라 매립절연층(33)의 소정 부분만 남도록 패터닝한다. 그러므로, 제 1 반도체층(35)은 게이트(39)의 하부에만 잔류하게 되고, 매립절연층(33)은 게이트(39)의 하부가 이외의 부분 보다 돌출하는 구조를 이루게 된다.
매립절연층(33) 상에 캡절연층(41)을 덮도록 불순물이 도핑되지 않은 비정질실리콘을 증착하여 제 2 반도체층(45)을 형성한다. 그리고, 캡절연층(41)을 식각 정지층으로 이용하여 제 2 반도체층(45)을 화학-기계적 연마(Chemical-Mechanical Polishing : CMP) 방법으로 게이트(39)의 소정 높이 까지 에치백하여 제 2 반도체층(45)의 표면이 제 1 반도체층(35)의 표면 보다 높게 위치하도록 한다.
그리고, 제 2 반도체층(45)에 보론(B) 또는 BF2등의 P형 불순물을 이온 주입하고 열처리한다. 이 때, 제 2 반도체층(45)이 비정질실리콘으로 형성되므로 불순물이 입자를 따라 원하지 않는 깊이 까지 주입되는 것을 방지하여 균일한 깊이로 주입되게 한다.
도 2c를 참조하면, 제 2 반도체층(45)의 소정 부분에 STI(Shallow Trench Isolation) 방법으로 소자들의 활성영역을 한정하는 필드산화막(47)을 형성한다. 상기에서, 필드산화막(47)은 LOCOS 방법으로도 형성할 수 있으며 매립절연층(33)과 접촉되지 않도록 형성한다. 그러므로, 소자 동작시 핫 캐리어에 의해 발생되는 정공을 외부 회로로 이동되도록하여 플로팅 보디 효과를 방지할 수 있다.
도 2d를 참조하면, 캡절연층(41)를 마스크로 사용하여 제 2 반도체층(45)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(49)을 형성한다. 이 때, 불순물이 이온주입되지 않은 제 1 반도체층(35)은 채널 영역이 된다. 상기에서 제 2 반도체층(45)의 표면이 제 1 반도체층(35)의 표면 보다 높게 위치하므로 불순물영역(49)을 두껍게 형성하여도 채널에 대해 얕은 접합을 이루게 된다. 그러므로, 소오스 및 드레인영역 사이의 펀치드루우를 방지하면서 저항을 감소시켜 동작 속도를 향상시킬 수 있다. 상기에서 측벽(43)은 불순물영역(49)과 게이트(39) 사이를 절연시킨다. 또한, 채널영역으로 이용되는 제 1 반도체층(35)의 하부에 매립절연층(33)의 돌출부분이 위치하여 채널의 두께를 한정하므로 완전 공핍(fully depleted) 소자를 형성할 수 있다.
따라서, 본 발명은 소자의 활성영역을 동일한 전압으로 바이어스할 수 있도록 필드산화막을 매립절연층과 접촉되지 않게 형성하므로 플로팅 보디 효과를 방지할 수 있는 잇점이 있다. 또한, 불순물영역이 형성되는 제 2 반도체층의 표면을 채널영역으로 이용되는 제 1 반도체층의 표면 보다 높게 위치하므로 불순물영역을 두껍게 형성하여 저항을 감소시켜 동작 속도를 향상시키면서 소오스 및 드레인영역 사이의 펀치드루우를 방지할 수 있는 잇점이 있다.
Claims (3)
- 반도체기판 상의 매립절연층 상에 형성된 제 1 도전형의 반도체층의 소정 부분에 게이트산화막을 개재시켜 게이트 및 캡절연층을 형성하는 공정과,상기 게이트의 측면에 측벽을 형성하는 공정과,상기 캡절연층을 마스크로 사용하여 상기 매립절연층이 소정 두께만 남아 상기 게이트 하부가 돌출하도록 상기 제 1 반도체층 및 매립절연층을 패터닝하는 공정과,상기 제 1 반도체층의 표면 보다 높은 표면을 가져 상기 게이트의 소정 높이 까지 위치하는 제 1 도전형의 제 2 반도체층을 형성하는 공정과,상기 제 2 반도체층의 소정 부분에 상기 매립절연층과 접촉되지 않도록 필드산화막을 형성하는 공정과,상기 캡절연층를 마스크로 사용하여 상기 제 2 반도체층에 제 1 도전형의 소오스 및 드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 캡절연층 및 측벽을 질화실리콘으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 2 반도체층을 형성하는 공정은,상기 매립절연층 상에 상기 캡절연층을 덮도록 비정질실리콘을 증착하는 단계와,상기 비정질실리콘을 상기 게이트의 소정 높이 까지 화학-기계적 연마(Chemical- Mechanical Polishing) 방법으로 에치백하는 단계와,상기 잔류하는 비정질실리콘에 제 1 도전형의 불순물을 이온주입하는 단계를 구비하는 반도체장치의 제조방법.
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