TW304286B - - Google Patents

Download PDF

Info

Publication number
TW304286B
TW304286B TW083109591A TW83109591A TW304286B TW 304286 B TW304286 B TW 304286B TW 083109591 A TW083109591 A TW 083109591A TW 83109591 A TW83109591 A TW 83109591A TW 304286 B TW304286 B TW 304286B
Authority
TW
Taiwan
Prior art keywords
layer
opening
conductive structure
hole
conductivity type
Prior art date
Application number
TW083109591A
Other languages
English (en)
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Application granted granted Critical
Publication of TW304286B publication Critical patent/TW304286B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 1 ) 1 1 於 平 面 矽 技 術 (P 1 a n a Γ si 1 i C 0 η t e c h η 〇 1 〇 g y )上， M0S 1 I (金氣半） 電 晶 體 之 源 極 9 通 道 及 汲 棰 % 作 横 向 配 置 1 閘 1 I 介 電 體 及 閘 電 極 偽 配 置 於 通 道 領 域 之 表 面 〇 這 些 M0S 電 ^-v 1 I 請 1 晶 體 之 可 得 閘 極 長 度 及 由 許 多 M0S m 晶 醱 所 組 成 之 積 體 先 閱 1 I 1 1 回 路 之 包 封 密 度 偽 依 所 採 用 之 平 板 印 刷 術 之 解 析 度 及 在 背 I 製 造 中 及 調 整 上 之 公 差 而 定 〇 為 典 型 長 度 之 0 . Qua 偽 藉 之 注 1 | 意 I 16M 殖 生 作 成 » 而 為 典 型 長 度 之 0 . 35 U n係藉6 4Μ 殖生 事 項 1 I 再 1 Ik 作 成 〇 縮 減 橫 填 寫 本 衣 進 —* 步 向 尺 寸 % 為 改 良 光 平 板 印 刷 術 及 塗 漆 及 頁 、〆 I 1 蝕 刻 技 術 之 百 的 〇 但 是 * 因 為 光 平 板 印 刷 術 之 有 限 解 析 1 1 度 及 因 為 在 製 造 中 和 調 整 上 之 公 差 之 B 增 問 題 〇 具 有 通 1 | 道 長 度 低 於 100η Π之電晶體是否可用這種方式複製似乎 1 訂 還 有 疑 問 〇 1 藉 電 子 束 平 板 印 刷 術 替 代 光 平 板 印 刷 術 可 在 在 平 面 技 1 I 術 上 達 »=hf 兀 較 小 結 構 尺 寸 〇 具 有 通 道 長 度 低 於 50 n m 之 功 能 1 I 性 M0S 電 晶 體 之 製 造 個 體 在 實 驗 室 等 级 上 偽 藉 m 子 束 印 1 1 刷 器 達 成 〇 但 是 » 由 於 其 低 的 製 程 速 度 9 從 經 濟 觀 點 1 t 電 子 束 平 板 印 刷 術 似 乎 不 適 用 於 半 導 體 之 製 造 〇 1 I 增 加 包 封 密 度 對 於 既 存 之 後 雜 通 輯 回 路 > 如 通 輯 閘 1 1 待 別 會 産 生 問 題 » 因 為 多 數 之 η - 通 道 及 P - 通 道 電 晶 體 必 1 1 須 另 外 互 相 絕 線 及 互 相 連 接 〇 1 I 於 W . K i n u k e » 1992 » P P .2 -3之 論 文 之 引 介 裡 曾 提 出 分 I 1 子 束 晶 膜 成 長 之 使 用 可 能 性 之 綜 觀 • 敘 述 〇 於 分 子 束 之 1 1 晶 膜 長 成 術 上 9 具 有 一 値 原 子 層 之 等 级 之 最 小 厚 度 之 均 1 1 3 '/ 1 1 1 本紙張尺度適用中國國家橾準（CNS > A4规格（210X 297公釐） 經濟部中央標隼局員工消費合作社印製 A7 B7______ 五、發明説明（） 勻層可在被控制之方式下製造。在添加雜質之晶膜成長 之際於原地内可注入範圍達1014CB-3到102<>CBr3之雜 質濃度。垂直CMOS倒反器之建議菜傺被作為應用例而被 提出討論。此被提出之倒反器偽在基片上形成台地Uesa) 結構。此台地結構偽包括具有垂直倒壁之npnpnp層之順 序。這些層之垂直側壁在一俩上僳設置有闞介電®及閛 電棰。 本發明偽根據至少具有一只CM0S-NAND閘之待別積體 回路結構之問題而創作，該CM0S-NAND閘僳具有高包封 密度。待別是，MAHD閛窿包括具有低於50η»之有限通道 長度。本發明也是根據規範積體回路結構之製造方法而 創作出。 上述問題像藉申請專利範圍第1項之積體回路結構及 第6項之積體回路結構之製造方法而被創新解決。本發 明之另外特徴像随著其他申請專利範園項目而逐一呈現。 於本發明之回路結構，CM0S-NAND閘像包括第1 M0S電 晶體和第2 M0S電晶體與相互作益聯連接之第1互補 M0S電晶體及第2互補M0S電晶體作串聯連接。M0S電 晶體和互補M0S電晶體因此各自像分別作成垂直層序。 此垂直層序像包括對應源棰，通道及汲極之層。此垂直 層序係含有切剌前述這些靥之側壁，而在此钿壁則設置 閘介霣鼸及閘電極。作並聯連接之互補M0S霣晶醱因此 形成於源棰，通道及汲極之共通層序上。形成串聯連接 電晶體之層序僳相互疊置。如此形成之源極或汲棰領域 本紙張尺度.適用中國國家橾準（CNS ) Α4規格（210X297公釐） 丨| I I I I 4 装訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A7 B7_ 五、發明説明（$) 之造些層特別像含有50nu到700nn間，最好是100nB到 400ηη間之厚度；形成通道之逭些層特別葆含有ΙθηΒ到 200nai間，最好係50ηπ到100ΠΒ間之厚度。 於本發明之積體回路結構上，CMOS-NAND閘之横向尺 寸像受限於MOS電晶體及互相MOS電晶體，所需端子之 數目及配置。積髑回路结構僳基於層，層的組合及端子 的組合之熟練的ffi置而達成。 電晶醱之通道長僳受限於層之厚度，於該長度内作為 通道之層偽各自産生。最好僳藉晶膜成長産生層序。低 於10rini之層之厚度可藉分子束晶膜成長法或藉RTP-CVD (快速熱處理-化學蒸著法）在控制的方式下産生。 本發明之積體回路結構係形成於基Η上，該基Μ傜含 有至少在生成層序之表面之領域上之矽。這種情形，本 發明之回路結構可與用傳統之矽技術製成之其他回路元 件作積體。為達此目的，該基Κ可僳為單晶矽基片及SOI 基Η兩者。 為防止重叠電容，本發明之範圍偽用絕緣層圍繞形成 CM0S-NAND間之層序。 本發明將參照實施例及附圖詳細說明如下。 /圖1像表示本發明之CM0S-NAND閛之斷面。 2係表示CM0S-NAHD閘之回路圖。 ^圔3-11像表示被絕緣層圍繞之CM0S-NAHD閘之製造。 n+ -摻雜矽之第1層12像形成在罾如，P-摻雜，單晶 矽（參閲圖1)之基H11之表面之整傕面上。第1層12具 本紙張尺度逋用中國國家梂準（CNS > A4规格（210X297公釐） --n n n m n - ^ 裝-I n I I n (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 ^^286 B7 五、發明説明（） 有，瞽如，P-摻雜·單晶矽（參閲圔1)之基片11之表面 之整個面上。第1靥12具有，瞽如，200η·之厚度且具 有102<> cif3之雜質濃度。由Ρ-摻雜，單晶矽組成且具有 厚度譬如為100ΠΒ及雜質級度瞽如為1018 CB·3之第2層 13偽形成於第1層12之表面上。 由n+ -摻雜矽所組成且具有厚度為700ΠΒ及雜質濃度 為102<> cm·3之第3層14像形成於第2層13之表面上。 由P-摻雜，單晶矽所組成且具有厚度為100n U及雜質 濃度為10 2f)CBii3之第4層15係形成於第3層14之表面 上。 第5層16僳形成於第4層15之表面上。第5層16偽由 n+ -摻雜，單晶矽所組成且具有厚度為200ηιο及雜質濃 度為 102<) cm·3 。 由p+ -摻雜，單晶矽所組成且具有厚度為200η«及雜 質濃度為102<* cn*3之第6層17僳形成於第5層16之表面 上。 由η-摻雜，單晶矽所組成且具有層厚為100η·及雜質 濃度為1013cn-3之第7層18你形成於第6層17之表面 上。 由P+ -摻雜，單晶矽所組成且具有厚度為200nB及雜 質濃度為102<> cnr3之第8層19僳形成於第7靥18上。 第2層13,第3層14，第4層15,第5層16,第6層 17,第7層18及第8層19偽完全被譬如Si〇2之絕綠層 110圍撓。只有第1層12偽在絕緣靥110下延伸。第1層 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐）
In- mu In —^ϋ ^ ^^^1 ^^^1-=-r-SJ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（) 12因此可被塑造成連纗層或凹井（well)。 第1開孔111偽形成在層結構之緣邊及自層結構之表 面延伸到基H11之表面。接鄰第1層12,第2層13及第 3層14之第1開孔111之表面形成有第1閘介電體112。 第1開孔111偽被導電性結構11 3«滿，該導電性結構113 偽藉絕緣層110之局部而與第3靥14,第4層15及第5 層16絕緣。第1導電性結構113傲由，罾如n+ -摻雜聚 矽所組成。 從第8層19之表面至少延伸到第3層14之表面之第2 開孔114傈形成於層序内。接鄰第3層14,第4層15, 第5層16,第6層17,第7層18及第8層19之第2開孔 之表面僳形成第2閘介電體115。第2開孔114傜被譬如 n+ -摻雜聚矽之第2導電性結構116«滿。第2閘介電 體115像作為第2導電性結構116與第3層14,第5層16 ，第6層17及第8層19間之絕緣結構。第2導電性結構 116係與剩餘之層及基片11絕緣。 延伸到第5層16之表面之第3開孔117偽形成於層序 内。接鄰第5層16,第6層17,第7層18及第8層19之 第3開孔117之表面偽被第3閛介電體118所覆蓋。第3 開孔117偽被n+ -摻雜聚矽之第3導電性結構119缜滿。 第3閘介電體118偽作為第3導電性結構119與第5層16 ，第6層17及第8層19間之絕緣結構。 延伸到第5層16之第4開孔120像形成於層序内。第4 開孔120之側壁設置有間隔件121。此間隔件121像完全 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐） ^ϋ· nn n^i m^i ^ ^^^1 1 .J (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 覆葚第8層19,第7層18及第6層17之表面。第4開孔 120與間隅件121間保留之間隙僳設置有譬如n+ -摻雜聚 矽之第4導笛性結構122。第4導霣性結構12 2你和第5 層16接收。 第5開孔123偽設置在由第2靥13 —直到第8層19所 組成之靥序之侧邊。第5開孔123至少延伸進人第1 β 12。第5開孔123在第1層12上你完全被絕緣層110»繞 。第5開孔123内缜谋η+ -摻雜聚矽之第5導霣性結構 124。第1導霄性結構113及第3導®性結構119設Ϊ有 共通接點InA。第2導霄性結構116設置有接點InB。胃 4導電性結構122設置有接點Out第5導電性結構124設 置有第1供給電壓之接點Vss。第8層19設置有第2供 給電壓之接點Vdd。這些接點係譬如由鋁構成。
第1層12,第2層13及第3層14偽形成第In-通道電 晶體Ni之源搔，通道及汲搔，第1導電性結構11 3偽形 成為霣晶髏h之閛電極（參照圖2)。第3層14,第4層 15,及第5層16像形成η-通道電晶體H2 ，第2導電性 結構11 6僳形成為電晶體^2之閛霣棰。第6層17，第7 層18及第8層19偽形成第1 p-通道鬣晶極P1及第2 P-通 道電晶體P2兩者之源極，通道及汲極，第2導電性結構 116係形成為電晶體P1之閘霣棰，第3導電性結構像形 成為電晶體P2之閛電極並和第1 P-通道霉晶篇P1作併聯 連接。第5層16偽經由提昇雜質濃度約102<> ciT3之通道 效應而接於第6層17。接點InA及InB形成為CM0S-NAND 本紙張尺度適用中國國家橾準（CNS > A4规格（210X297公釐} —I - n - - ϋ I ^ *5^ - I I - - - (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A7 _B7 _ 五、發明説明（） 閘之输入，而接點Out則成為CMOS-NANDRB之输出。 在這種CMOS-NANDIW之實際使用上，絕緣層110通常供 由多數絕緣層組成。 製作本發明之CM0S-NAND閘時瞽如傺Si〇2之罾如第1 絕綠層2 2僳形成於罾如摻雜，單晶矽之基片21上。第1 絕緣層22偽藉替如熱氧化法或藉CVD堆積法（參照圖3)製 成。第1絕線靥22形成之厚度僳譬如為1.5wb。 於第1絕緣層22裡浸蝕成為第1洞23。第1洞23像延 伸到基片21之表面。第1洞23像平行於基片21之表面且 包括具有4 邊長之全然為長方形之斷面。第1洞23 偽藉第1遮單而被浸蝕。 藉晶膜成為長，第1層24係生成於基H21之露出表面 ，第2層25係生成於該第1層24上，第3層26像生成於 該第2層25上，第4層27偽生成於該第3層26上及第5 層2 8傷生成於該第4層27上。晶膜成長，譬如，傷藉溫 度範匾在400到700 t：及壓力範圍在約lnbar之分子束晶 膜成長而進行或藉流程氣體為SiHa Cl2 2RTP-CVD(快 速熱處理-化學蒸著）之選擇性晶膜成長而進行•藉此 各層分別於原地内被摻雜。為逹到此目的，適當之雜s 偽添加於晶暌裡。 第1層24僳被堆積成厚度為200nB且偽形成具有雜質 濃度為102<)cif3之n+ -摻雜。第2餍25係被堆積成厚度 為譬如100η·且偽為具有1018 cb-3雜質摄度之P-摻雜。 第3層26偽被堆積成厚度為400nn且像為具有I〆** cf3 本紙張尺度適用中國國家梯準（CNS > A4规格（210X297公釐） -----II-I、 111 n 11 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 雜質澳度之n+ -摻雜。第4層27供被堆積成厚度為100 nm且偽為具有1018 cm·3之P-摻雜。第5靥28你被堆積 成厚度為譬如，200η«ι且像為具有101β c· —3雜質濃度之 η+ -摻雜。 形成第1開孔29之第1部份29a,此部份俗接鄰第1洞 23之側壁且延伸到基片21之表面（參照圖4)。第1開孔 29之第1部份29a像從第1洞23之一側壁到第1洞23之 相對侧壁貫穿由第1層24，第2層25,第3層26,第4 層2 7及第5層28所組成之層序，第1開孔29之第1部份 293僳含有並聯於基片21之表面之約為0.6«1»至4|^111之 空間。 第1介電體層210偽藉熱氣化於溫度在700至800 ¾之 範圍内製成。由於在這種溫度範圍内進行熱氣化Si〇2 ，在具有至少1019 cm-3雜質濃度之表面上之生成像比 在具有低雜質濃度之層的表面上之生成快約5倍。藉熱 氣化之進行，使第1介電體層210在第2層25之表面之 領域上具有5ηι>之厚度。與此對比，介電體層210在第1 層24及第3層26之表面上生成之厚度係大5倍且在此處 僳作為絕緣結構。 第1開孔29之第1部份29a係用，譬如，η+ -摻雜聚 矽211充该。藉再浸蝕，聚矽211之高度僳被設定成大約 對應第2層25(參照圖5)之中間。藉此，结浸蝕厚度像， 譬如，達到1.5到0.5wm。 第2絕緣層21 2傜作整面堆積俥填谋第1開孔29之第1 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 訂 (請先閱讀背面之注意事項再填寫本頁) 304286 A7 B7 五、發明説明（） (請先閲讀背面之注意事項再填寫本頁) 部份29a内之間隙及第1洞23内之間陳。第2絕緣層212 係由，譬如，Si〇2組成且被堆積成厚度，臀如為1.4«Β 。當進行照相印刷術及各向異性浸蝕流程之際延伸到第 5層28之表面之第2洞21 3偽形成於第2絕緣層212上。 第2洞21 3偽這樣形成的卽第1開孔29之第1部份29 a偽 維持被第2絕緣層212(參照圖6)覆蓋。於第2洞21 3裡 ，第4層214係葙矽之晶膜而生長於第5層28之表面上 ，第7層215僳生成於該第6層214上及第8層216偽生 成於該第7層215上。晶膜僳，譬如，藉在溫度為4 00到 7001範圍及壓力約為lBbar之分子束晶膜成長而進行或 藉以SiH2 CU為流程氣體之RTP-CVD之選擇性晶膜成長 而進行。層偽藉添加適當之雜質而於Situ内被堆積。第 6層214偽為具有102<> cnr3雜質濃度之P+ -摻雜。第6層 214之堆積厚度僳約200nm。第7層215之堆積厚度像為 約100Π1Β且僳為具有約1018cb_3雜質濃度之η-摻雜。第 8層216之堆積厚度偽約200riis且偽為具有約102<) caf3雜 質濃度之P-摻雜。 經濟部中央標準局員工消費合作社印製 第1開孔29之第2部份29b偽被這樣作成即其係局部 重叠第1開孔29之第1部份29a為其係至少延伸到第1洞 23(參照圖7)之接鄰側壁。為達成此目的偽藉平板印刷 術以進行各向異性浸蝕流程。基H21之表面偽在第1開 孔29之第2部份29b内曝露。 第1開孔29之第2部份29b僳用n+ -摻雜聚矽之充填 物217充《。藉再浸蝕n+ -摻雜聚矽使第8層216之表面 -11-
V 本紙張尺度適用中國國家標隼（CNS ) A4规格（210 X 297公釐） 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（） 露出。 第2開孔219及第3開孔218傜沿著第2洞21 3之相互 相對之側壁生成。為達到此目的，首先像在第2開孔219 及第3開孔218之領域上藉照相術以進行各向異性浸蝕 ,此浸蝕偽止於n+ -摻雜第5層25之表面。然後，對涵 蓋第3開孔21 8及第2開孔219之領域缈續藉照相術以進 行浸蝕直到第3層216露出為止（參照圖9)。 第2介電體層220¾在溫度範圍為700到800t：下藉熱 氧化而生成。由於一方面在第6層214,第8層216,第 5層28及第3靥26,及另外一方面在第4層27及第7層 217上不同之雜質濃度，因此在第3層26,第5層28, 第6層214及第8層216之表面上生成之介電體層220, 其厚度傺5倍大於在第4層27及第7層215之表面上生 成者。由於其較大之厚度，此第2介電體層220在第8層 216，第6層214,第5層28及第3層26之表面上傜作為 絕緣結構。 之後，第2開孔2 1 8及第3開孔2 1 9偽分別用另外之充 «物221,譬如，n+ -摻雜聚矽充《。該第2介電體層 偽在第8層216上和基H21之表面平行，因此不充填。 之後，第1開孔之第2部份2 9b及第之洞213内之剩餘 間陳偽藉堆積，譬如，Si〇2之（參照圖9)第3絕緣層222 予以充填。 延伸到第5層28之表面上之第4開孔223係在各向異 性浸蝕步驟上再度藉照相印刷術而生成於第1開孔218 -12- v 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
In·———· m In nI nn· i 1^^^ - J. 5 、\呑 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（） 及第3開孔21 9之間。浸蝕流程因此僳，譬如，上述n+ -摻雜矽（參照圖10)。譬如偽Si〇2之絕緣間隔件224偽形 成在第4開孔223之側壁，第6層214,第7層215及第 8層21 6之表面像在此第4開孔223内露出。 第4開孔223内剩餘之間隙偽随後被，譬如，n+ -摻 雜聚矽（參照圖11)之第4導電性結構22 5充填。最後， 生成CMOS-NAND閘之端子。為達成此目的，設置一些通 孔，其内並充《接點InA, InB及Out。這些接點偽由， 譬如，鋁製成。接點InA像延伸到第1開孔29内之n+ -摻雜聚矽之充填物217及到第3開孔218内之n+ -摻雜聚 矽之另外充《物221之部份。在第1開孔29内之充填物 217及n+ -摻雜聚矽211偽形成為第1導電性結構，該導 電性結構傈作為由第1層24,第2層25及第3層26及第 1介電體層210所組成之η-通道電晶體之閘電極。在第3 開孔218内之另外充《物221偽形成為由第6層214,第 7層215及第8層216及第2介電體層220所組成之ρ-通 道電晶體〔Sic〕之第3導電性結構。第1導電性結構 和第3導電性結構係經接點InA而相互連接。接點In A係 代表CM0S-NAND閘之第1輸入。 接點InB係延伸至設置於第2開孔219内之另外充《物 221之部份。設置於第2開孔219内之另外充《物221之 這部份係形成為代表第2η-通道電晶體之閛電極，該η-通道霣晶體偽由第3靥26，第4層27,第5層28及第2 介電體層22 0所組成，該第2導電性結構同時也是代表 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） I I 裝 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明（） 由第6層214,第7層215,第8層216及第2介霣體層 220所组成之第2 P-通道電晶體之閛電極。接點Out偽形 成為CM0S-NAND閘之輸出。該接點Out僳經由第4導電性 結構225而接至第5層28。 在示出之斷面之外側，第8層216及第1層214偽各自 設置一接點，經由該接點第1供給電壓Vss能加於第1層 24及經由詼接點第2供給電壓Vdd能加於第8層216。 (符號說明） 11. ..基 Μ , 12 . • · 第 1 層 9 13 • · .第2層， 14 . ..第3 層， 15 . • · 第 4 層 t 16 * * .第5層， 17 . •.第6 層， 18 . • · 第 7 層 9 19 • · .第8層， 110 …絕 緣層 * 11 1 . • * 第 1 開 孔 » 112 …第 1閘 介 電 體 » 113. * * 第 1 導 電性結 構， 114 …第 2開 孔 > 115. • * 第 2 閘 介 電 體， 116 …第 2導 電 性 結 構 > 117 . * · 第 3 開孔， 118 …第 3閘 介 電 體 % 119. • * 第 3 導 電性結 構， 120 …第 4開 孔 f 121 . * · 絕 緣 間 隔 件 9 122 …第 4導 電 性 結 構 9 123 . • · 第 5 開孔， 124 …第 5導 電 性 結 構 * InA » I η B , Out, Vs s , Vdd . * * 接 點 » HI , Ν2 ... η -通 道 電 晶 體 9 P1 ,P2 . • · p - 通道電 晶體體， 21 . ..基 Η，2 2 , • · 第 1 絕 緣 層 > 23 * * .第1洞， 24 . ..第1 層， 25 . • · 第 2 層 t 26 • · .第3層， 27 . ..第4 層， 28 . 第 5 層 » -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX2S»7公釐） n- In In m· In —^ϋ —^ϋ nn - -1---SJ (請先閱讀背面之注意事項再填寫本頁) A7 B7 29a . 29b . 210 . 212 . 215 . 217 . 218 . 220 . 221 . 222 . 22 4 . 五、發明説明（ 第1開孔之第1部份， 第1開孔之第2部份，29...第1開孔， 第1介電醱層，211...Π+ -摻雜多晶矽， 第2絕緣層，213...第2洞，214...第6層， 第7層，216...第8層， n+ -摻雜多晶矽之充《物， 第3開孔，2 1 9 ...第2開孔， 第2介電體層， n+ -摻雜多晶矽之另外充缜物， 第3絕緣層，223...第4開孔， 絕緣間隔件，225.,.第4導電性結構。 -----------裝------訂 (讀先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -15- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. A8 B8 C8 D8
    煩請委負明示本案是^-&;V:-::,.QKS經濟部中央標準局員工消費合作社印製 申請專利範圍 第83109591號「具有至少一互補金氣半-反及閛之積體電 路結構及其製造方法」專利案 （85年8月修正） 杰申請專利範圍 一種至少包含一個CMOS-NAHD閛之積體電路結構，其 中第1 MOS電晶體（H1)及第2 MOS電晶醱（H2)和第1 互補MOS電晶體（P1)及第2互補MOS電晶體（P2)作串 聯連接，該互補MOS電晶體（P1)及（P2)相互作並聯連 接； 每個電晶醱分別製成為垂直靥序（12,13,14;14,15,16 ;17,18,19),各電晶體皆含有源極，通道及汲極並含 有其上設有閘介電體（11 2 , 11 5 , 11 8 )及閘電極（11 3 , 1 1 6 ,11 9 )之侧壁； 作並聯連接之互補MOS電晶體（P1,P2)形成於源極， 通道及汲極之共通層序（17,18, 19); 形成串聯連接之電晶體之層序相互叠置。 4.如申請專利範圍第1項之電路結構，其中在基Η (11) 上設置層序，該層序含有第1層（12)為摻雜第1導電 型之半導體材料，其i有第2層（13),由和該第1導 電型對立並摻雜第2導電型之半導體材料所形成，其 上有第3層（14),為摻雜該第1導電型之半導體材料 ，其上有第4層（15),為摻雜該第2導電型之半導體 材料，其上有第5餍（16),為摻雜該第1導電型之半 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 導體材料，其上有第6層（17),為摻雜該第2導電型 之半導體材料，其上有第7層（18),為摻雜該第1導 電型之半導醱材料，及其上有第8層（19),為摻雜該 第2導電型之半導體材料； 至少延伸進入第1層（12)之第1開孔（111)設於層序内 ，於鄰接第2層（13)之該第1開孔表面上設置有閘介 電醱（112)及於鄰接其餘之層（12,14)之該第1開孔表 面上設有第1絕線結構（112)及該第1開孔設有第1導 電性結構（113); »··—· 延伸進入第3層（14)之表面之第2開孔（114)設置於 層序内，於鄰接第4層（15)及第7層（18)之該第2開 孔表面上設有第2閘介電體（115)及於鄰接其餘之層 (14,15,17,19)之該第2開孔表面上設有第2絕緣結 構（115); 延伸進入第6層（17)之第3開孔設置於層序内，於鄰 接第7層（18)之該第3開孔表面上設有第3閘介電體 (118),於鄰接其餘層（16, 17 ,19)之該第3開孔表面 上設有第3絕緣結構（118)及該第3開孔設有第3導 電性結構（119); :至少延伸進入第5層（16)表面並設有第4導電性結構 (122)之第4開孔（120)設置於層序内，該第4導電性 結構（122)和該第5層（16)接觸並和層結構之其他層 -2- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------—裝------訂------^ (請先閲讀背面之注意事項再填寫本頁) Α8 Β8 C8 D8 ^0^28$ 六、申請專利範圍 (17,18, 19)絕緣； (請先閱讀背面之注意事項再填寫本頁) 第1層（12),第8層（19),第導霣性结構（113),第 2導電性結構（116),第3導霣性結構（119)及第4導 電性結構（122)各自設有接點（Vss,Vdd，InA,InB,〇ut); 第1導霣性結構（113)及第3導霣性结構（119)之接點 相互連接。 t如申誚專利範圍第2項之電路結構，其中第1導電性 結構（113),第2導電性結構（116),第3導電性結構 (119)及第4導電性結構（122)各自基本上缜滿第1開 孔（111),第2開孔（11 4 ),第3開孔（11 7 )及第4開 孔（1 2 0 )。 .如申請專利範圍第2項或第3項之電路結構，其中層序 設置成於絕緣層（110)内之一洞内，該絕緣層U10)至 少包圍第2層（13),第3層（14),第4層（15)，第5 層（16),第6層（17),第7層（18),及第8層（19)。 如申請專利範圍第4項之電路結構，其中 第1層（12)設置成至少局部在洞外側之絕緣層（110) 下； ’’ 經濟部中央標準局員工消費合作社印袋 至少延伸進入第1層（12)表面上之第5開孔（123)設 置於絕·续層（110)内，該第5開孔設有第5導電性結構 (124)，該導電性結構Π24)和第1層接觸並與基Η (11)絕錁。 -3- 張尺度適用中國國家標準（CNS )八4規格（2丨〇><297公釐） 經濟部中央標隼局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 一種製造至少含有一只CMOS-NAND閘之積體電路結構 之方法，其中絕緣層（110)形成於基M(ll)之主面上 ,至少在該基片（11)之該主面之區域上含有半導體材 料； 於絕緣層（110)内設有洞，該基Η (11)之主面在該洞 内露出； 藉晶膜成長法於洞内生成層序，該層序含第1層（12) 為摻雜第1導電型之半導體材料，其上有第2層（13) ，為摻雜和該第1導電型相反之第2導電型之半導體 材料，其上有第3層U4),為摻雜該第1導電型之半 導體材料，其上有第4層（15),為摻雜該第2導電型 之半導體材料，其上有第5層（16),為摻雜該第1導 電型之半導髏材料，其上有第6層（17),為摻雜該第 2導電型之半導體材料，其上有第7層（18),為摻雜 該第1導電型之半導體材料，及其上有第8層（19), 為摻雜該第2導電型之半導體材料； ' 設置至少延伸進入第1層（12)之表面之第1開孔（111) ，於鄰接第1層（1 2)之該第1開孔表面上設置第1閘 介電體（112),於鄰接層序之其餘層之該第1開孔之表 面上設置絕緣結構及在該第1開孔上設有第1導電性 結構（11 6 ); 延伸到第3層（14)表面上之第2開孔（114)生成於層 -4- 本纸張尺度適用中國國家標準（CNS ) Α4規格（2丨0Χ297公釐） ---------- I裝------訂-----V 線 (請先閲讀背面之注意事項再填寫本買) 8 8 8 8 A BCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 序内，於鄰接於第4層（15)及第7層（18)之該第2開 孔之表面上設置第2閘介電體（115)及於鄰接其餘層 之該第2開孔之表面上設置第2絕線結構，及該第2 開孔設有第2導電性結構（116); 形成延伸至第6層（17)之第3開孔（117),於鄰接第 7層之該第3開孔表面上設置第3閘介電體（118)及 於鄰接層序之其餘層之該第3開孔表面上設置第3絕 緣結構，及該第3開孔設有第3導電性結構（119)·， 形成至少延伸至第5層（16)表面上之第4開孔（120), 該第4開孔設有導電性結構（122),該第4導電性結 構1卩第5層（16)接觸且與層序其餘之層絕緣； 形成至少延伸至第1層（12)表面之第5開孔（123)且 設置成第5導電性結構（124)使第5導電性結構（124) 和第1層（12)接觸而與鄰接第5開孔（123)之其他層 絕緣； 第8層（19),第1導電性結構（113),第2導電性結 構（116),第3導電性結構（119),第4導電性結構（ 122)及第5導電性結構（124)各自設有接點（ΙηΑ,ΙηΒ, Out,Vss,Vdd)〇 如申諳專利範圍第6項之方法，其中 在第2層（13),第4層（15)及第7層（18)内之雜質濃 度各自設定於5 · 1016到5 ♦ 101β cm·3之間的範圍内； -5- 本紙張尺度逋用中國國家標準（CNS ) Α4規格（2丨0Χ297公釐） — I— f I 裝 訂 ^·% (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 在第1層（12),第3層（14),第5層（16),第6層 (17)及第8層（19)各自設定於至少1019^^ ; 第1閘介電體（11 2 ),第2閘介電體（11 5 )及第3閘介 電體（118)各自在700到800t：之溫度範圍内藉熱氣化 形成，具有厚度大於各自閘介電體之氧化層形成在雜 質濃度至少為1019 ci3之摻雜層之曝露表面上，該氣 化層作為絕緣結構。 如申請專利範圍第6項或第7項之方法，其中 層序在400°到700"C之溫度範圍及在0.1到10mbar之 壓力範圍内藉選擇性分子束矽之晶膜成長法或藉RTP-CVD(快速熱處理-化學蒸箸）晶膜成長法以SiH2 Cl2 氣體而生畏； 各個適當之雜質添加於晶膜内俥各個層序之層在原地 摻雜生長。 少.如申請專利範圍第6項或第7項之方法，其中 其内貫穿有第1洞（23)之第一絕緣層（22)首先形成於 基Η (21)上，基片（21)之表面像於該第1洞（23)内露 出； 第1層（24),第2層（25),第3層（26),第4層（27) 及第5層（28)在第1絕緣層（22)之第1洞（23)内生長； 形成鄰接第1洞（23)之側壁且延伸至基Η (21)之表面 之第1開孔之第1部份（29a);第1閛介電體（210)藉 -6- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） --------，—裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 啦2S6 六、申請專利範圍 熱氣化生成； 第1開孔之第1部分（29a)用摻雜多晶矽（211)充填到 至少對應於第3層（26)之低緣及至多對應於第3層（26) 之頂緣之高度； 缜滿第1開孔之第1部份（29a)及第1洞（2 3)内之其餘 間隙之第2絕緣層（212)作整面之堆積； 延伸至第5層之表面上之第2洞（213)傈生成於第2 絕緣層（212)内俾使第1開孔之第1部分（29a)及第2 絕緣層（212)，維持覆蓋； 第6層（214)僳在第2洞（213)内生成於第5層（28)之 表面下，第7層（215)於該第2洞内生長於該第6層 上，及第8層（216)於該第2洞内生長於該第7層上； 形成第1開孔之第2部份（29b),其重疊於第1開孔之 第1部份（29a)具至少延伸至第1洞（23)之鄰接側壁； 第1開孔之第2部份（29b)用摻雜多晶矽（217)充填； 第2開孔（2 1 9 )及第3開孔（2 1 8 )沿著第2洞（2 1 3 )之 對立倒壁形成，該第2開孔及該第3開孔各自至少延 伸到第2洞（2 1 3 )之鄰接側壁，第2開孔（2 1 9 )延伸至 第3層（26),而第3開孔（218)延伸至第5層（28)之 表面； 第2閛介電體（115)及第3閘介電醱（118)藉熱氣化生 成； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------丨裝------訂------銀 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 第2開孔（219)及第3開孔（218)用摻雜多晶矽（221) 充缜； 第1開孔（29)及第2洞（213)内之其餘間隙藉堆積第 3絕緣層（222)而充填； 延伸至第5層（28)之表面之第4開孔（223)形成於第 開孔（2 1 9 )及第3開孔（2 1 8 )之間； 第4開孔（223 )之側壁設有絕緣間隔件（224 ),第4開 孔（223)内之其餘間隙用摻雜多晶矽（225)充填。 如申請專利範圍第9項之方法，其中 在堆積第1絕緣層（22)之前，於基Η (21)之表面上形 成摻雜箸第1導電型之區域，該區域在第1絕緣層 (22)上以其橫向之擴展而《置於第1洞（23); 延伸至摻雜區域之表面且以摻雜多晶矽充填之第5開 孔。 m —^^1 —^ϋ ^^^1 . 1^1 ^^^1 In ts 1^1 nn 聲 、v9 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -8 * 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
TW083109591A 1993-12-07 1994-10-15 TW304286B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE4341667A DE4341667C1 (de) 1993-12-07 1993-12-07 Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung

Publications (1)

Publication Number Publication Date
TW304286B true TW304286B (zh) 1997-05-01

Family

ID=6504379

Family Applications (1)

Application Number Title Priority Date Filing Date
TW083109591A TW304286B (zh) 1993-12-07 1994-10-15

Country Status (6)

Country Link
US (1) US5559353A (zh)
EP (1) EP0657930A3 (zh)
JP (1) JPH07235605A (zh)
KR (1) KR950021540A (zh)
DE (1) DE4341667C1 (zh)
TW (1) TW304286B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19611045C1 (de) * 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5795807A (en) * 1996-12-20 1998-08-18 Advanced Micro Devices Semiconductor device having a group of high performance transistors and method of manufacture thereof
TW423116B (en) * 1997-08-22 2001-02-21 Siemens Ag Circuit-arrangement with at least four transistors and its production method
DE19801095B4 (de) * 1998-01-14 2007-12-13 Infineon Technologies Ag Leistungs-MOSFET
DE19840032C1 (de) * 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
EP1116270A1 (de) * 1998-09-25 2001-07-18 Infineon Technologies AG Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung
WO2000019525A1 (de) * 1998-09-30 2000-04-06 Infineon Technologies Ag Substrat mit einer vertiefung, das für eine integrierte schaltungsanordnung geeignet ist, und verfahren zu dessen herstellung
FR2789227B1 (fr) * 1999-02-03 2003-08-15 France Telecom DISPOSITIF SEMI-CONDUCTEUR DE PORTES LOGIQUES NON-ET OU NON-OU A n ENTREES, ET PROCEDE DE FABRICATION CORRESPONDANT
JP2001111538A (ja) * 1999-10-05 2001-04-20 Dainippon Printing Co Ltd 通信システムとその方法、通信装置およびｉｃカード
US6819089B2 (en) 2001-11-09 2004-11-16 Infineon Technologies Ag Power factor correction circuit with high-voltage semiconductor component
US6828609B2 (en) * 2001-11-09 2004-12-07 Infineon Technologies Ag High-voltage semiconductor component

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US4810906A (en) * 1985-09-25 1989-03-07 Texas Instruments Inc. Vertical inverter circuit
US4788158A (en) * 1985-09-25 1988-11-29 Texas Instruments Incorporated Method of making vertical inverter
US4951102A (en) * 1988-08-24 1990-08-21 Harris Corporation Trench gate VCMOS
JPH0828120B2 (ja) * 1990-05-23 1996-03-21 株式会社東芝 アドレスデコード回路
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
JP2991489B2 (ja) * 1990-11-30 1999-12-20 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
DE4341667C1 (de) 1994-12-01
JPH07235605A (ja) 1995-09-05
US5559353A (en) 1996-09-24
EP0657930A2 (de) 1995-06-14
EP0657930A3 (de) 1998-01-07
KR950021540A (ko) 1995-07-26

Similar Documents

Publication Publication Date Title
TW578201B (en) Semiconductor device having patterned silicon on insulator structure and method for manufacturing semiconductor device
US10483166B1 (en) Vertically stacked transistors
TW274635B (zh)
US10930563B2 (en) Formation of stacked nanosheet semiconductor devices
TW459377B (en) Semiconductor integrated circuit device and the manufacturing method thereof
KR920010461B1 (ko) 반도체 메모리와 그 제조 방법
US7952162B2 (en) Semiconductor device and method for manufacturing the same
JP5479839B2 (ja) 垂直型トランジスタの回路接続アーキテクチャ
US9385050B2 (en) Structure and method to fabricate resistor on finFET processes
US8790991B2 (en) Method and structure for shallow trench isolation to mitigate active shorts
US9893181B1 (en) Uniform gate length in vertical field effect transistors
JP2003179157A (ja) Ｍｏｓ型半導体装置
TW200428472A (en) Semiconductor substrate, semiconductor device, and method of manufacturing the same
TW451334B (en) Method for lateral etching with holes for making semiconductor devices
TW304286B (zh)
TW201112389A (en) Charging protection device
US10269664B2 (en) Semiconductor structure and method for forming the same
US10026821B2 (en) All-around gate field-effect transistor
TW201110201A (en) Fabrication process of a hybrid semiconductor substrate
CN113035716A (zh) 基于22nm工艺的SONOS结构抗辐照FDSOI场效应管及其制备方法
TW202013598A (zh) 絕緣體上半導體基底、其形成方法以及積體電路
TW313699B (zh)
TW543155B (en) Method of fabricating a poly-poly capacitor with a SiGe BiCMOS integration scheme
US20070117307A1 (en) Trench memory cells with buried isolation collars, and methods of fabricating same
US11710768B2 (en) Hybrid diffusion break with EUV gate patterning