JPH07235605A - 少なくとも１個のｃｍｏｓ−ｎａｎｄゲートを有する集積回路構造及びその製造方法 - Google Patents
少なくとも１個のｃｍｏｓ−ｎａｎｄゲートを有する集積回路構造及びその製造方法Info
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- JPH07235605A JPH07235605A JP6321724A JP32172494A JPH07235605A JP H07235605 A JPH07235605 A JP H07235605A JP 6321724 A JP6321724 A JP 6321724A JP 32172494 A JP32172494 A JP 32172494A JP H07235605 A JPH07235605 A JP H07235605A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 230000000295 complement effect Effects 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 29
- 239000002019 doping agent Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 238000013517 stratification Methods 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 238000000407 epitaxy Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 2
- 239000011148 porous material Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000000945 filler Substances 0.000 description 4
- 238000000609 electron-beam lithography Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【目的】 特に５０ｎｍ以下の範囲まで画定されたチャ
ネルの長さの少なくとも１個のＭＯＳ−ＮＡＮＤゲート
を有する実装密度を高められた集積回路構造及びその製
造方法を提供する。 【構成】 第１及び第２のＭＯＳトランジスタは並列に
接続されている第１及び第２の相補性ＭＯＳトランジス
タと直列に接続されている。これらのトランジスタはソ
ース、チャネル及びドレインを含み、ゲート誘電体１１
２、１１５、１１８及びゲート電極１１３、１１６、１
１９が配設されている一側壁を有する垂直な成層１２、
１３、１４；１４、１５、１６；１７、１８、１９とし
てそれぞれ形成されている。並列に接続されている相補
性ＭＯＳトランジスタはソース、チャネル及びドレイン
からなる共通成層１６、１７、１８内に形成されてい
る。直列に接続されたトランジスタを構成する成層１
２、１３、１４；１４、１５、１６；１７、１８、１９
は互いに上下に重ねて配設されている。この回路構造は
成層のエピタキシー析出、特に分子線エピタキシーによ
り形成される。
ネルの長さの少なくとも１個のＭＯＳ−ＮＡＮＤゲート
を有する実装密度を高められた集積回路構造及びその製
造方法を提供する。 【構成】 第１及び第２のＭＯＳトランジスタは並列に
接続されている第１及び第２の相補性ＭＯＳトランジス
タと直列に接続されている。これらのトランジスタはソ
ース、チャネル及びドレインを含み、ゲート誘電体１１
２、１１５、１１８及びゲート電極１１３、１１６、１
１９が配設されている一側壁を有する垂直な成層１２、
１３、１４；１４、１５、１６；１７、１８、１９とし
てそれぞれ形成されている。並列に接続されている相補
性ＭＯＳトランジスタはソース、チャネル及びドレイン
からなる共通成層１６、１７、１８内に形成されてい
る。直列に接続されたトランジスタを構成する成層１
２、１３、１４；１４、１５、１６；１７、１８、１９
は互いに上下に重ねて配設されている。この回路構造は
成層のエピタキシー析出、特に分子線エピタキシーによ
り形成される。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１個のＣＭ
ＯＳ−ＮＡＮＤゲートを有する集積回路構造及びその製
造方法に関する。
ＯＳ−ＮＡＮＤゲートを有する集積回路構造及びその製
造方法に関する。
【０００２】
【従来の技術】プレーナシリコン技術分野においてはＭ
ＯＳトランジスタのソース、チャネル領域及びドレイン
は横方向に配設される。チャネル領域の表面にゲート誘
電体及びゲート電極が配設される。これらのＭＯＳトラ
ンジスタに達成可能のゲートの長さ並びに多数のＭＯＳ
トランジスタから構成される集積回路に達成し得る実装
密度は使用されるリソグラフィの解像能及び構造化及び
整合時の許容誤差に関係する。１６Ｍ世代では０．６μ
ｍ、６４Ｍ世代では０．３５μｍの一般的なゲートの長
さが得られる。
ＯＳトランジスタのソース、チャネル領域及びドレイン
は横方向に配設される。チャネル領域の表面にゲート誘
電体及びゲート電極が配設される。これらのＭＯＳトラ
ンジスタに達成可能のゲートの長さ並びに多数のＭＯＳ
トランジスタから構成される集積回路に達成し得る実装
密度は使用されるリソグラフィの解像能及び構造化及び
整合時の許容誤差に関係する。１６Ｍ世代では０．６μ
ｍ、６４Ｍ世代では０．３５μｍの一般的なゲートの長
さが得られる。
【０００３】光学リソグラフィ並びにレジスト及びエッ
チング技術を改善することにより横方向の寸法を削減す
る他の方法が探求されている。光学リソグラフィの解像
能には限度があり、また構造化及び整合時の許容誤差が
益々問題となってきているため１００ｎｍ以下のチャネ
ルの長さを有する再生可能のトランジスタがこの方法で
形成できるかどうかは疑問である。
チング技術を改善することにより横方向の寸法を削減す
る他の方法が探求されている。光学リソグラフィの解像
能には限度があり、また構造化及び整合時の許容誤差が
益々問題となってきているため１００ｎｍ以下のチャネ
ルの長さを有する再生可能のトランジスタがこの方法で
形成できるかどうかは疑問である。
【０００４】プレーナ技術における構造物の微細化は、
光学リソグラフィの代わりに電子ビームリソグラフィを
使用することによって達成可能である。実験室規模では
これまで電子ビーム描画装置で５０ｎｍまでのチャネル
の長さを有する個々の機能ＭＯＳトランジスタの形成が
達成されている。しかし電子ビームリソグラフィはその
進行速度が遅いため半導体の完成に使用するには経済的
観点から不適切と思われる。
光学リソグラフィの代わりに電子ビームリソグラフィを
使用することによって達成可能である。実験室規模では
これまで電子ビーム描画装置で５０ｎｍまでのチャネル
の長さを有する個々の機能ＭＯＳトランジスタの形成が
達成されている。しかし電子ビームリソグラフィはその
進行速度が遅いため半導体の完成に使用するには経済的
観点から不適切と思われる。
【０００５】実装密度が高まるにつれて特に論理ゲート
のような複雑な論理回路では比較的多数のｎ及びｐチャ
ネルトランジスタを付加的に互いに絶縁し、かつ互いに
配線しなければならないことから問題が生じる。
のような複雑な論理回路では比較的多数のｎ及びｐチャ
ネルトランジスタを付加的に互いに絶縁し、かつ互いに
配線しなければならないことから問題が生じる。
【０００６】キウンケ（Ｗ．Ｋｉｕｎｋｅ）による１９
９２年の学術論文の序文の第２〜３ページには分子線エ
ピタキシーの使用可能性についての概観が記載されてい
る。分子線エピタキシーでは約１原子層の最小の厚さに
調整された均一な層を形成することができる。ドーパン
トの添加により１０14ｃｍ-3 〜１０20ｃｍ-3 の範囲の
層のドーピングがその場でエピタキシー中に可能であ
る。使用例としては縦形ＣＭＯＳインバータに関する提
案が報告されている。提案されたインバータは基板上に
メサ形構造に形成されている。このメサ形構造は垂直な
側面を有するｎｐｎｐｎｐ成層を含んでいる。一方の側
では層の全垂直側面にゲート誘電体及びゲート電極が設
けられている。
９２年の学術論文の序文の第２〜３ページには分子線エ
ピタキシーの使用可能性についての概観が記載されてい
る。分子線エピタキシーでは約１原子層の最小の厚さに
調整された均一な層を形成することができる。ドーパン
トの添加により１０14ｃｍ-3 〜１０20ｃｍ-3 の範囲の
層のドーピングがその場でエピタキシー中に可能であ
る。使用例としては縦形ＣＭＯＳインバータに関する提
案が報告されている。提案されたインバータは基板上に
メサ形構造に形成されている。このメサ形構造は垂直な
側面を有するｎｐｎｐｎｐ成層を含んでいる。一方の側
では層の全垂直側面にゲート誘電体及びゲート電極が設
けられている。
【０００７】
【発明が解決しようとする課題】本発明の課題は、少な
くとも１個のＣＭＯＳ−ＮＡＮＤゲートを有する実装密
度を高められた集積回路構造を提供することにある。特
にＮＡＮＤゲートは５０ｎｍ以下の範囲までの画定され
たチャネルの長さを有するＭＯＳトランジスタを有して
いなければならない。更に本発明はこの集積回路構造の
製造方法を提供することを課題とする。
くとも１個のＣＭＯＳ−ＮＡＮＤゲートを有する実装密
度を高められた集積回路構造を提供することにある。特
にＮＡＮＤゲートは５０ｎｍ以下の範囲までの画定され
たチャネルの長さを有するＭＯＳトランジスタを有して
いなければならない。更に本発明はこの集積回路構造の
製造方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】これらの課題は、互いに
並列に接続されている第１の相補性ＭＯＳトランジスタ
及び第２の相補性トランジスタを有する第１のＭＯＳト
ランジスタ及び第２のＭＯＳトランジスタが直列に接続
されており、それらのトランジスタがそれぞれソース、
チャネル及びドレインを含んでおり、ゲート誘電体及び
ゲート電極が配設されている側面を有するそれぞれ垂直
の成層として形成されており、並列に接続されている相
補性ＭＯＳトランジスタがソース、チャネル及びドレイ
ンからなる共通の成層内に形成されており、直列に接続
されているトランジスタを構成する成層が上下に重ねて
配設されている少なくとも１個のＣＭＯＳ−ＮＡＮＤゲ
ートを有する集積回路構造、及び少なくとも基板の主面
の範囲内に半導体材料を含む基板の主面上に絶縁層を施
し、絶縁層内に基板の主面を露出する孔を形成し、この
孔の中に第１の導電形によりドープされている半導体材
からなる第１の層、その上に第１の導電形とは反対の第
２の導電形によりドープされている半導体材料からなる
第２の層、更にその上に第１の導電形によりドープされ
ている半導体材料からなる第３の層、更にその上に第２
の導電形によりドープされている半導体材料からなる第
４の層、更にその上に第１の導電形によりドープされて
いる半導体材料からなる第５の層、更にその上に第２の
導電形によりドープされている半導体材料からなる第６
の層、更にその上に第１の導電形によりドープされてい
る半導体材料からなる第７の層及び更にその上に第２の
導電形によりドープされている半導体材料からなる第８
の層を含む成層をエピタキシャルに成長させ、少なくと
も第１の層の表面にまで達する第１の開口を形成し、第
１の層に境を接するこの開口の表面に第１のゲート誘電
体を備え、成層の残りの層に境を接するこの開口の表面
に分離構造を備えかつ開口に第１の導電性構造を備え、
成層内に第３の層の表面上にまで達する第２の開口を形
成し、第４の層及び第７の層に境を接するこの開口の表
面に第２のゲート誘電体を備え、残りの層に境を接する
表面に第２の分離構造を備え、開口に第２の導電性構造
を備え、第６の層内にまで達する第３の開口を形成し、
第７の層に境を接するこの開口の表面に第３のゲート誘
電体を備え、成層の残りの層に境を接する表面に第３の
分離構造を備えかつ開口に導電性構造を備え、少なくと
も第５の層の表面上にまで達し、第５の層を接触化し、
成層の残りの層に対して絶縁される第４の導電性構造を
備える第４の開口を形成し、少なくとも第１の層の表面
上にまで達し、第５の導電性構造が第１の層を接触化
し、第５の開口に隣接する他の層と絶縁されるように備
えられる第５の開口を形成し、第８の層、第１の導電性
構造、第２の導電性構造、第３の導電性構造、第４の導
電性構造及び第５の導電性構造にそれぞれ接触部を備え
る１個のＣＭＯＳ−ＮＡＮＤゲートを有する集積回路構
造を製造する方法により解決される。
並列に接続されている第１の相補性ＭＯＳトランジスタ
及び第２の相補性トランジスタを有する第１のＭＯＳト
ランジスタ及び第２のＭＯＳトランジスタが直列に接続
されており、それらのトランジスタがそれぞれソース、
チャネル及びドレインを含んでおり、ゲート誘電体及び
ゲート電極が配設されている側面を有するそれぞれ垂直
の成層として形成されており、並列に接続されている相
補性ＭＯＳトランジスタがソース、チャネル及びドレイ
ンからなる共通の成層内に形成されており、直列に接続
されているトランジスタを構成する成層が上下に重ねて
配設されている少なくとも１個のＣＭＯＳ−ＮＡＮＤゲ
ートを有する集積回路構造、及び少なくとも基板の主面
の範囲内に半導体材料を含む基板の主面上に絶縁層を施
し、絶縁層内に基板の主面を露出する孔を形成し、この
孔の中に第１の導電形によりドープされている半導体材
からなる第１の層、その上に第１の導電形とは反対の第
２の導電形によりドープされている半導体材料からなる
第２の層、更にその上に第１の導電形によりドープされ
ている半導体材料からなる第３の層、更にその上に第２
の導電形によりドープされている半導体材料からなる第
４の層、更にその上に第１の導電形によりドープされて
いる半導体材料からなる第５の層、更にその上に第２の
導電形によりドープされている半導体材料からなる第６
の層、更にその上に第１の導電形によりドープされてい
る半導体材料からなる第７の層及び更にその上に第２の
導電形によりドープされている半導体材料からなる第８
の層を含む成層をエピタキシャルに成長させ、少なくと
も第１の層の表面にまで達する第１の開口を形成し、第
１の層に境を接するこの開口の表面に第１のゲート誘電
体を備え、成層の残りの層に境を接するこの開口の表面
に分離構造を備えかつ開口に第１の導電性構造を備え、
成層内に第３の層の表面上にまで達する第２の開口を形
成し、第４の層及び第７の層に境を接するこの開口の表
面に第２のゲート誘電体を備え、残りの層に境を接する
表面に第２の分離構造を備え、開口に第２の導電性構造
を備え、第６の層内にまで達する第３の開口を形成し、
第７の層に境を接するこの開口の表面に第３のゲート誘
電体を備え、成層の残りの層に境を接する表面に第３の
分離構造を備えかつ開口に導電性構造を備え、少なくと
も第５の層の表面上にまで達し、第５の層を接触化し、
成層の残りの層に対して絶縁される第４の導電性構造を
備える第４の開口を形成し、少なくとも第１の層の表面
上にまで達し、第５の導電性構造が第１の層を接触化
し、第５の開口に隣接する他の層と絶縁されるように備
えられる第５の開口を形成し、第８の層、第１の導電性
構造、第２の導電性構造、第３の導電性構造、第４の導
電性構造及び第５の導電性構造にそれぞれ接触部を備え
る１個のＣＭＯＳ−ＮＡＮＤゲートを有する集積回路構
造を製造する方法により解決される。
【０００９】本発明による回路構造ではＣＭＯＳ−ＮＡ
ＮＤゲートは、互いに並列に接続されている第１の相補
性ＭＯＳトランジスタ及び第２の相補性ＭＯＳトランジ
スタと直列に接続されている第１のＭＯＳトランジスタ
及び第２のＭＯＳトランジスタを含んでいる。その際Ｍ
ＯＳトランジスタ及び相補性ＭＯＳトランジスタはそれ
ぞれ垂直な成層に形成されている。この垂直な成層はソ
ース、チャネル及びドレインに相当する層を含んでい
る。垂直な成層は層を切断する１つの側面を有し、これ
にゲート誘電体及びゲート電極が配設されている。その
際並列に接続されている相補性ＭＯＳトランジスタはソ
ース、チャネル及びドレインからなる共通成層内に形成
されている。直列に接続されたトランジスタを形成する
成層は上下に重ね合わせて配設されている。その際ソー
ス又はドレイン領域を構成する層は特に５０ｎｍ〜７０
０ｎｍ、有利には１００ｎｍ〜４００ｎｍの厚さを有
し、チャネルを構成する層は１０ｎｍ〜２００ｎｍ、有
利には５０ｎｍ〜１００ｎｍの厚さを有する。
ＮＤゲートは、互いに並列に接続されている第１の相補
性ＭＯＳトランジスタ及び第２の相補性ＭＯＳトランジ
スタと直列に接続されている第１のＭＯＳトランジスタ
及び第２のＭＯＳトランジスタを含んでいる。その際Ｍ
ＯＳトランジスタ及び相補性ＭＯＳトランジスタはそれ
ぞれ垂直な成層に形成されている。この垂直な成層はソ
ース、チャネル及びドレインに相当する層を含んでい
る。垂直な成層は層を切断する１つの側面を有し、これ
にゲート誘電体及びゲート電極が配設されている。その
際並列に接続されている相補性ＭＯＳトランジスタはソ
ース、チャネル及びドレインからなる共通成層内に形成
されている。直列に接続されたトランジスタを形成する
成層は上下に重ね合わせて配設されている。その際ソー
ス又はドレイン領域を構成する層は特に５０ｎｍ〜７０
０ｎｍ、有利には１００ｎｍ〜４００ｎｍの厚さを有
し、チャネルを構成する層は１０ｎｍ〜２００ｎｍ、有
利には５０ｎｍ〜１００ｎｍの厚さを有する。
【００１０】本発明による集積回路構造ではＣＭＯＳ−
ＮＡＮＤゲートの横方向の寸法はＭＯＳトランジスタ及
び相補性ＭＯＳトランジスタに必要な端子の数及び配列
により決定される。巧みな層の配列、層の統合並びに端
子の統合により集積回路構造内に高い実装密度が達成さ
れる。
ＮＡＮＤゲートの横方向の寸法はＭＯＳトランジスタ及
び相補性ＭＯＳトランジスタに必要な端子の数及び配列
により決定される。巧みな層の配列、層の統合並びに端
子の統合により集積回路構造内に高い実装密度が達成さ
れる。
【００１１】これらのトランジスタのチャネルの長さは
チャネルの作用をする層をそれぞれ形成する層厚により
決定される。成層はエピタキシーにより形成すると有利
である。分子線エピタキシーにより或はＳｉＨ2Ｃｌ2ガ
スでのＲＴＰ−ＣＶＤ（ｒａｐｉｄ ｔｈｅｒｍａｌ
ｐｒｏｃｅｓｓｉｎｇ−ｃｈｅｍｉｃａｌ ｖａｐｏｕ
ｒ ｄｅｐｏｓｉｔｉｏｎ＝速熱処理−化学蒸着）法に
より１０ｎｍ以下までの層厚に制御して形成することが
できる。
チャネルの作用をする層をそれぞれ形成する層厚により
決定される。成層はエピタキシーにより形成すると有利
である。分子線エピタキシーにより或はＳｉＨ2Ｃｌ2ガ
スでのＲＴＰ−ＣＶＤ（ｒａｐｉｄ ｔｈｅｒｍａｌ
ｐｒｏｃｅｓｓｉｎｇ−ｃｈｅｍｉｃａｌ ｖａｐｏｕ
ｒ ｄｅｐｏｓｉｔｉｏｎ＝速熱処理−化学蒸着）法に
より１０ｎｍ以下までの層厚に制御して形成することが
できる。
【００１２】本発明による集積回路構造は特に、少なく
とも成層が形成される表面の範囲内にシリコンを含んで
いる基板をベースとして形成される。この場合本発明に
よる回路構造は従来のシリコン技術で形成された他の回
路素子と共に集積することができる。それには基板は単
結晶シリコンからなる基板であってもＳＯＩ基板であっ
てもよい。
とも成層が形成される表面の範囲内にシリコンを含んで
いる基板をベースとして形成される。この場合本発明に
よる回路構造は従来のシリコン技術で形成された他の回
路素子と共に集積することができる。それには基板は単
結晶シリコンからなる基板であってもＳＯＩ基板であっ
てもよい。
【００１３】重なり容量を回避するためにＣＭＯＳ−Ｎ
ＡＮＤゲートを構成する成層を絶縁層により囲むことは
本発明の枠内にある。
ＡＮＤゲートを構成する成層を絶縁層により囲むことは
本発明の枠内にある。
【００１４】
【実施例】本発明を一実施例及び図面に基づき以下に詳
述する。
述する。
【００１５】例えばｐドープされた単結晶シリコンから
なる基板１１の表面上に、ｎ+ドープされたシリコンか
らなる第１の層１２を全面的に配設する（図１参照）。
第１の層１２は例えば２００ｎｍの厚さ及び１０20ｃｍ
-3のドーパント濃度を有する。第１の層１２の表面上
に、ｐドープされた単結晶シリコンからなり例えば１０
０ｎｍの厚さ及び１０18ｃｍ-3のドーパント濃度を有す
る第２の層１３が配設されている。
なる基板１１の表面上に、ｎ+ドープされたシリコンか
らなる第１の層１２を全面的に配設する（図１参照）。
第１の層１２は例えば２００ｎｍの厚さ及び１０20ｃｍ
-3のドーパント濃度を有する。第１の層１２の表面上
に、ｐドープされた単結晶シリコンからなり例えば１０
０ｎｍの厚さ及び１０18ｃｍ-3のドーパント濃度を有す
る第２の層１３が配設されている。
【００１６】第２の層１３の表面上に、ｎ+ドープされ
たシリコンからなり７００ｎｍの厚さ及び１０20ｃｍ-3
のドーパント濃度を有する第３の層１４が配設されてい
る。
たシリコンからなり７００ｎｍの厚さ及び１０20ｃｍ-3
のドーパント濃度を有する第３の層１４が配設されてい
る。
【００１７】第３の層１４の表面上に、ｐドープされた
単結晶シリコンからなり１００ｎｍの厚さ及び１０18ｃ
ｍ-3のドーパント濃度を有する第４の層１５が配設され
ている。
単結晶シリコンからなり１００ｎｍの厚さ及び１０18ｃ
ｍ-3のドーパント濃度を有する第４の層１５が配設され
ている。
【００１８】第４の層１５の表面上に第５の層１６が配
設されている。この第５の層１６はｎ+ドープされた単
結晶シリコンからなり、２００ｎｍの厚さ及び１０20ｃ
ｍ-3のドーパント濃度を有する。
設されている。この第５の層１６はｎ+ドープされた単
結晶シリコンからなり、２００ｎｍの厚さ及び１０20ｃ
ｍ-3のドーパント濃度を有する。
【００１９】第５の層１６の表面上に、ｐ+ドープされ
た単結晶シリコンからなり２００ｎｍの厚さ及び１０20
ｃｍ-3のドーパント濃度を有する第６の層１７が配設さ
れている。
た単結晶シリコンからなり２００ｎｍの厚さ及び１０20
ｃｍ-3のドーパント濃度を有する第６の層１７が配設さ
れている。
【００２０】第６の層１７の表面上に、ｎドープされた
単結晶シリコンからなり１００ｎｍの厚さ及び１０18ｃ
ｍ-3のドーパント濃度を有する第７の層１８が配設され
ている。
単結晶シリコンからなり１００ｎｍの厚さ及び１０18ｃ
ｍ-3のドーパント濃度を有する第７の層１８が配設され
ている。
【００２１】第７の層１８の表面上に、ｐ+ドープされ
た単結晶シリコンからなり２００ｎｍの厚さ及び１０20
ｃｍ-3のドーパント濃度を有する第８の層１９が配設さ
れている。
た単結晶シリコンからなり２００ｎｍの厚さ及び１０20
ｃｍ-3のドーパント濃度を有する第８の層１９が配設さ
れている。
【００２２】第２の層１３、第３の層１４、第４の層１
５、第５の層１６、第６の層１７、第７の層１８及び第
８の層１９は例えばＳｉＯ2からなる絶縁層１１０によ
り完全に囲まれている。第１の層１２だけが絶縁層１１
０の下に拡がっている。その際第１の層１２は連続層又
はウェルとして形成されてもよい。
５、第５の層１６、第６の層１７、第７の層１８及び第
８の層１９は例えばＳｉＯ2からなる絶縁層１１０によ
り完全に囲まれている。第１の層１２だけが絶縁層１１
０の下に拡がっている。その際第１の層１２は連続層又
はウェルとして形成されてもよい。
【００２３】層構造の縁に配設され層構造の表面から基
板１１の表面にまで達する第１の開口１１１が設けられ
ている。第１の層１２、第２の層１３及び第３の層１４
の表面に境を接している第１の開口１１１の表面に第１
のゲート誘電体１１２が設けられている。第１の開口１
１１は第３の層１４、第４の層１５及び第５の層１６に
対して絶縁層１１０の一部により絶縁されている導電性
構造１１３で満たされている。この第１の導電性構造１
１３は例えばｎ+ドープされたポリシリコンからなる。
板１１の表面にまで達する第１の開口１１１が設けられ
ている。第１の層１２、第２の層１３及び第３の層１４
の表面に境を接している第１の開口１１１の表面に第１
のゲート誘電体１１２が設けられている。第１の開口１
１１は第３の層１４、第４の層１５及び第５の層１６に
対して絶縁層１１０の一部により絶縁されている導電性
構造１１３で満たされている。この第１の導電性構造１
１３は例えばｎ+ドープされたポリシリコンからなる。
【００２４】この成層内には第８の層１９の表面から少
なくとも第３の層１４の表面上にまで達する第２の開口
１１４が設けられている。第３の層１４、第４の層１
５、第５の層１６、第６の層１７、第７の層１８及び第
８の層１９に境を接する第２の開口１１４の表面に第２
のゲート誘電体１１５が設けられている。第２の開口１
１４は例えばｎ+ドープされたポリシリコンからなる第
２の導電性構造１１６で満たされている。この第２の導
電性構造１１６と第３の層１４、第５の層１６、第６の
層１７及び第８の層１９との間で第２のゲート誘電体１
１５は分離構造の作用をする。残りの層及び基板１１に
対して第２の導電性構造１１６は絶縁されている。
なくとも第３の層１４の表面上にまで達する第２の開口
１１４が設けられている。第３の層１４、第４の層１
５、第５の層１６、第６の層１７、第７の層１８及び第
８の層１９に境を接する第２の開口１１４の表面に第２
のゲート誘電体１１５が設けられている。第２の開口１
１４は例えばｎ+ドープされたポリシリコンからなる第
２の導電性構造１１６で満たされている。この第２の導
電性構造１１６と第３の層１４、第５の層１６、第６の
層１７及び第８の層１９との間で第２のゲート誘電体１
１５は分離構造の作用をする。残りの層及び基板１１に
対して第２の導電性構造１１６は絶縁されている。
【００２５】成層内に第５の層１６の表面上にまで達す
る第３の開口１１７が設けられている。第５の層１６、
第６の層１７、第７の層１８及び第８の層１９に境を接
する第３の開口１１７の表面は第３のゲート誘電体１１
８で覆われている。第３の開口１１７はｎ+ドープされ
たポリシリコンからなる第３の導電性構造１１９で満た
されている。第３の導電性構造１１９と第５の層１６、
第６の層１７並びに第８の層１９との間で第３のゲート
誘電体１１８は分離構造の作用をする。
る第３の開口１１７が設けられている。第５の層１６、
第６の層１７、第７の層１８及び第８の層１９に境を接
する第３の開口１１７の表面は第３のゲート誘電体１１
８で覆われている。第３の開口１１７はｎ+ドープされ
たポリシリコンからなる第３の導電性構造１１９で満た
されている。第３の導電性構造１１９と第５の層１６、
第６の層１７並びに第８の層１９との間で第３のゲート
誘電体１１８は分離構造の作用をする。
【００２６】成層内には第５の層１６の表面上にまで達
する第４の開口１２０が設けられている。第４の開口１
２０の側壁には絶縁スペーサ１２１が設けられている。
この絶縁スペーサ１２１は第８の層１９、第７の層１８
及び第６の層１７の表面を完全に覆っている。第４の開
口１２０内の絶縁スペーサ１２１間に残留する空間には
例えばｎ+ドープされたポリシリコンからなる第４の導
電性構造１２２が設けられている。この第４の導電性構
造１２２は第５の層１６を接触化する。
する第４の開口１２０が設けられている。第４の開口１
２０の側壁には絶縁スペーサ１２１が設けられている。
この絶縁スペーサ１２１は第８の層１９、第７の層１８
及び第６の層１７の表面を完全に覆っている。第４の開
口１２０内の絶縁スペーサ１２１間に残留する空間には
例えばｎ+ドープされたポリシリコンからなる第４の導
電性構造１２２が設けられている。この第４の導電性構
造１２２は第５の層１６を接触化する。
【００２７】第２の層１３から第８の層１９までの層か
らなる成層の側方に第５の開口１２３が設けられてい
る。この第５の開口１２３は少なくとも第１の層１２内
にまで達している。第１の層１２の上方にある第５の開
口１２３は完全に絶縁層１１０により囲まれている。第
５の開口１２３はｎ+ドープされたポリシリコンからな
る第５の導電性構造１２４で満たされている。第１の導
電性構造１１３及び第３の導電性構造１１９には共有接
触部ＩｎＡが設けられている。第２の導電性構造１１６
には接触部ＩｎＢが設けられている。第４の導電性構造
１２２には接触部Ｏｕｔが設けられている。第５の導電
性構造１２４には第１の供給電圧用接触部Ｖｓｓが設け
られている。第８の層１９には第２の供給電圧用接触部
Ｖｄｄが設けられている。これらの接触部は例えばアル
ミニウムから形成されている。
らなる成層の側方に第５の開口１２３が設けられてい
る。この第５の開口１２３は少なくとも第１の層１２内
にまで達している。第１の層１２の上方にある第５の開
口１２３は完全に絶縁層１１０により囲まれている。第
５の開口１２３はｎ+ドープされたポリシリコンからな
る第５の導電性構造１２４で満たされている。第１の導
電性構造１１３及び第３の導電性構造１１９には共有接
触部ＩｎＡが設けられている。第２の導電性構造１１６
には接触部ＩｎＢが設けられている。第４の導電性構造
１２２には接触部Ｏｕｔが設けられている。第５の導電
性構造１２４には第１の供給電圧用接触部Ｖｓｓが設け
られている。第８の層１９には第２の供給電圧用接触部
Ｖｄｄが設けられている。これらの接触部は例えばアル
ミニウムから形成されている。
【００２８】第１の層１２、第２の層１３及び第３の層
１４は、第１の導電性構造１１３がゲート電極となる第
１のｎチャネルトランジスタＮ１のソース、チャネル及
びドレインを構成する（図２参照）。第３の層１４、第
４の層１５及び第５の層１６は第２の導電性構造１１６
がゲート電極となる第２のｎチャネルトランジスタＮ２
を構成する。第６の層１７、第７の層１８及び第８の層
１９は第２の導電性構造１１６がゲート電極となってい
るｐチャネルトランジスタＰ１に対しても、第３の導電
性構造がゲート電極となり第１のｐチャネルトランジス
タＰ１と並列に接続されている第２のｐチャネルトラン
ジスタＰ２に対しても、ソース、チャネル及びドレイン
を構成する。第５の層１６は１０20ｃｍ-3のドーパント
濃度で生じるトンネル効果を介して第６の層１７と接続
されている。接触部ＩｎＡ及びＩｎＢはＣＭＯＳ−ＮＡ
ＮＤゲートの入力側を構成し、接触部ＯｕｔはＣＭＯＳ
−ＮＡＮＤゲートの出力側を構成する。
１４は、第１の導電性構造１１３がゲート電極となる第
１のｎチャネルトランジスタＮ１のソース、チャネル及
びドレインを構成する（図２参照）。第３の層１４、第
４の層１５及び第５の層１６は第２の導電性構造１１６
がゲート電極となる第２のｎチャネルトランジスタＮ２
を構成する。第６の層１７、第７の層１８及び第８の層
１９は第２の導電性構造１１６がゲート電極となってい
るｐチャネルトランジスタＰ１に対しても、第３の導電
性構造がゲート電極となり第１のｐチャネルトランジス
タＰ１と並列に接続されている第２のｐチャネルトラン
ジスタＰ２に対しても、ソース、チャネル及びドレイン
を構成する。第５の層１６は１０20ｃｍ-3のドーパント
濃度で生じるトンネル効果を介して第６の層１７と接続
されている。接触部ＩｎＡ及びＩｎＢはＣＭＯＳ−ＮＡ
ＮＤゲートの入力側を構成し、接触部ＯｕｔはＣＭＯＳ
−ＮＡＮＤゲートの出力側を構成する。
【００２９】このＣＭＯＳ−ＮＡＮＤゲートを実際に形
成する際絶縁層１１０は一般に比較的多くの絶縁層から
組み合わされ形成される。
成する際絶縁層１１０は一般に比較的多くの絶縁層から
組み合わされ形成される。
【００３０】本発明によるＣＭＯＳ−ＮＡＮＤゲートを
形成するには、例えばｐドープされた単結晶シリコンか
らなる基板２１上に例えばＳｉＯ2からなる第１の分離
層２２が施される（図３参照）。この第１の分離層２２
は例えば熱酸化により又はＣＶＤ析出により形成され
る。第１の分離層２２は例えば１．５μｍの厚さに施さ
れる。
形成するには、例えばｐドープされた単結晶シリコンか
らなる基板２１上に例えばＳｉＯ2からなる第１の分離
層２２が施される（図３参照）。この第１の分離層２２
は例えば熱酸化により又はＣＶＤ析出により形成され
る。第１の分離層２２は例えば１．５μｍの厚さに施さ
れる。
【００３１】第１の分離層２２内に第１の孔２３がエッ
チングされる。この第１の孔２３は基板２１の表面上に
まで達する。基板２１の表面に平行に第１の孔２３は４
μｍ×４μｍの辺の長さを有するほぼ正方形の切断面を
有する。この第１の孔２３は第１のマスクによりエッチ
ングされる。
チングされる。この第１の孔２３は基板２１の表面上に
まで達する。基板２１の表面に平行に第１の孔２３は４
μｍ×４μｍの辺の長さを有するほぼ正方形の切断面を
有する。この第１の孔２３は第１のマスクによりエッチ
ングされる。
【００３２】エピタキシーにより基板２１の露出表面上
に第１の層２４を、その上に第２の層２５を、更にその
上に第３の層２６を、更にその上に第４の層２７を、更
にその上に第５の層２８を成長させる（図４参照）。こ
のエピタキシーは例えば４００〜７００℃の温度域内及
び約１ｍバールの圧力での分子線エピタキシーにより、
又はＳｉＨ2Ｃｌ2ガスでのＲＴＰ−ＣＶＤ（ｒａｐｉｄ
ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ−ｃｈｅｍｉ
ｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ＝速熱処
理−化学蒸着）法での選択エピタキシーにより実施さ
れ、その際層はそれぞれその場でドーピングを施され
る。そのためエピタキシーの際相応するドーパントが添
加される。
に第１の層２４を、その上に第２の層２５を、更にその
上に第３の層２６を、更にその上に第４の層２７を、更
にその上に第５の層２８を成長させる（図４参照）。こ
のエピタキシーは例えば４００〜７００℃の温度域内及
び約１ｍバールの圧力での分子線エピタキシーにより、
又はＳｉＨ2Ｃｌ2ガスでのＲＴＰ−ＣＶＤ（ｒａｐｉｄ
ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓｉｎｇ−ｃｈｅｍｉ
ｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ＝速熱処
理−化学蒸着）法での選択エピタキシーにより実施さ
れ、その際層はそれぞれその場でドーピングを施され
る。そのためエピタキシーの際相応するドーパントが添
加される。
【００３３】第１の層２４は２００ｎｍの厚さに析出さ
れ、１０20ｃｍ-3のドーパント濃度でｎ+ドープされ
る。第２の層２５は例えば１００ｎｍの厚さに析出さ
れ、１０1 8ｃｍ-3のドーパント濃度でｐドープされる。
第３の層２６は例えば４００ｎｍの厚さに析出され、１
０20ｃｍ-3のドーパント濃度でｎ+ドープされる。第４
の層２７は例えば１００ｎｍの厚さに析出され、１０18
ｃｍ-3のドーパント濃度でｐドープされる。第５の層２
８は例えば２００ｎｍの厚さに析出され、１０20ｃｍ-3
のドーパント濃度でｎ+ドープされる。
れ、１０20ｃｍ-3のドーパント濃度でｎ+ドープされ
る。第２の層２５は例えば１００ｎｍの厚さに析出さ
れ、１０1 8ｃｍ-3のドーパント濃度でｐドープされる。
第３の層２６は例えば４００ｎｍの厚さに析出され、１
０20ｃｍ-3のドーパント濃度でｎ+ドープされる。第４
の層２７は例えば１００ｎｍの厚さに析出され、１０18
ｃｍ-3のドーパント濃度でｐドープされる。第５の層２
８は例えば２００ｎｍの厚さに析出され、１０20ｃｍ-3
のドーパント濃度でｎ+ドープされる。
【００３４】第１の孔２３の側壁に隣接し基板２１の表
面上にまで達する第１の開口の第１の部分２９ａが形成
される（図４参照）。第１の開口の第１の部分２９ａは
第１の孔２３の一方の側壁から第１の孔２３の対向する
側壁までに形成されている第１の層２４、第２の層２
５、第３の層２６、第４の層２７及び第５の層２８から
なる成層を切断する。第１の開口の第１の部分２９ａは
基板２１の表面に平行に０．６μｍ×４μｍの寸法を有
する。
面上にまで達する第１の開口の第１の部分２９ａが形成
される（図４参照）。第１の開口の第１の部分２９ａは
第１の孔２３の一方の側壁から第１の孔２３の対向する
側壁までに形成されている第１の層２４、第２の層２
５、第３の層２６、第４の層２７及び第５の層２８から
なる成層を切断する。第１の開口の第１の部分２９ａは
基板２１の表面に平行に０．６μｍ×４μｍの寸法を有
する。
【００３５】７００〜８００℃の温度域内での熱酸化に
より第１の誘電層２１０が形成される（図５参照）。こ
の温度域の熱酸化によりＳｉＯ2が少なくとも１０19ｃ
ｍ-3のドーパント濃度を有する層の表面上にドーパント
濃度がそれより低い表面に比べて５倍の速度で成長す
る。この酸化は第２の層２５の表面の範囲内の第１の誘
電層２１０が５ｎｍの厚さを有するように実施される。
この範囲内では第１の誘電層２１０がゲート誘電体の作
用をする。それに対して第１の層２４並びに第３の層２
６の表面上には約５倍の厚さの誘電層２１０が成長し、
そこでこの誘電層は分離構造の作用をする。
より第１の誘電層２１０が形成される（図５参照）。こ
の温度域の熱酸化によりＳｉＯ2が少なくとも１０19ｃ
ｍ-3のドーパント濃度を有する層の表面上にドーパント
濃度がそれより低い表面に比べて５倍の速度で成長す
る。この酸化は第２の層２５の表面の範囲内の第１の誘
電層２１０が５ｎｍの厚さを有するように実施される。
この範囲内では第１の誘電層２１０がゲート誘電体の作
用をする。それに対して第１の層２４並びに第３の層２
６の表面上には約５倍の厚さの誘電層２１０が成長し、
そこでこの誘電層は分離構造の作用をする。
【００３６】第１の開口の第１の部分２９ａは例えばｎ
+ドープされたポリシリコン２１１で満たされる。逆エ
ッチングによりポリシリコン２１１の高さは第３の層２
６のほぼ中間の高さに相当するように調整される（図５
参照）。その際全エッチングの厚さは例えば１．５〜
０．５μｍである。
+ドープされたポリシリコン２１１で満たされる。逆エ
ッチングによりポリシリコン２１１の高さは第３の層２
６のほぼ中間の高さに相当するように調整される（図５
参照）。その際全エッチングの厚さは例えば１．５〜
０．５μｍである。
【００３７】第１の開口の第１の部分２９ａ及び第１の
孔２３の中に残留する空間を満たす第２の絶縁層２１２
が全面的に施される（図６参照）。第２の絶縁層２１２
は例えばＳｉＯ2からなり、例えば１．４μｍの厚さに
析出される。第２の絶縁層２１２内にフォトリソグラフ
ィ及び異方性エッチングプロセスの使用下に第５の層２
８の表面上にまで達する第２の孔２１３が形成される。
第２の孔２１３は第１の開口の第１の部分２９ａが第２
の絶縁層２１２で覆われたままであるようにして形成さ
れる。この第２の孔２１３の中の第５の層２８の表面上
にシリコンでのエピタキシーにより第６の層２１４、そ
の上に第７の層２１５及び更にその上に第８の層２１６
を成長させる（図７参照）。エピタキシーは例えば４０
０〜７００℃の温度域内及び約１ｍバールの圧力での分
子線エピタキシー又はＳｉＨ2Ｃｌ2プロセスガスでのＲ
ＴＰ−ＣＶＤエピタキシーとして実施される。層は相応
するドーパントの添加によりその場でドープされ析出さ
れる。第６の層２１４は１０20ｃｍ-3のドーパント濃度
でｐ+ドープされる。第６の層２１４は約２００ｎｍの
厚さに析出される。第７の層２１５は約１００ｎｍの厚
さに析出され、１０18ｃｍ-3のドーパント濃度でｎドー
プされる。第８の層２１６は約２００ｎｍの厚さに析出
され、約１０20ｃｍ-3のドーパント濃度でｐドープされ
る。
孔２３の中に残留する空間を満たす第２の絶縁層２１２
が全面的に施される（図６参照）。第２の絶縁層２１２
は例えばＳｉＯ2からなり、例えば１．４μｍの厚さに
析出される。第２の絶縁層２１２内にフォトリソグラフ
ィ及び異方性エッチングプロセスの使用下に第５の層２
８の表面上にまで達する第２の孔２１３が形成される。
第２の孔２１３は第１の開口の第１の部分２９ａが第２
の絶縁層２１２で覆われたままであるようにして形成さ
れる。この第２の孔２１３の中の第５の層２８の表面上
にシリコンでのエピタキシーにより第６の層２１４、そ
の上に第７の層２１５及び更にその上に第８の層２１６
を成長させる（図７参照）。エピタキシーは例えば４０
０〜７００℃の温度域内及び約１ｍバールの圧力での分
子線エピタキシー又はＳｉＨ2Ｃｌ2プロセスガスでのＲ
ＴＰ−ＣＶＤエピタキシーとして実施される。層は相応
するドーパントの添加によりその場でドープされ析出さ
れる。第６の層２１４は１０20ｃｍ-3のドーパント濃度
でｐ+ドープされる。第６の層２１４は約２００ｎｍの
厚さに析出される。第７の層２１５は約１００ｎｍの厚
さに析出され、１０18ｃｍ-3のドーパント濃度でｎドー
プされる。第８の層２１６は約２００ｎｍの厚さに析出
され、約１０20ｃｍ-3のドーパント濃度でｐドープされ
る。
【００３８】第１の開口の第２の部分２９ｂは第１の開
口の第１の部分２９ａにオーバーラップし、少なくとも
第１の孔２３の隣接する側面にまで延びるように形成さ
れる（図７参照）。それにはフォトリソグラフィにより
異方性エッチング処理が行われる。第１の開口の第２の
部分２９ｂ内では基板２１の表面は露出される。
口の第１の部分２９ａにオーバーラップし、少なくとも
第１の孔２３の隣接する側面にまで延びるように形成さ
れる（図７参照）。それにはフォトリソグラフィにより
異方性エッチング処理が行われる。第１の開口の第２の
部分２９ｂ内では基板２１の表面は露出される。
【００３９】第１の開口の第２の部分２９ｂはｎ+ドー
プされたポリシリコンからなる充填材２１７で満たされ
る（図８参照）。ｎ+ドープされたポリシリコンの逆エ
ッチングにより第８の層２１６の表面は露出される。
プされたポリシリコンからなる充填材２１７で満たされ
る（図８参照）。ｎ+ドープされたポリシリコンの逆エ
ッチングにより第８の層２１６の表面は露出される。
【００４０】第２の孔２１３の互いに対向する側壁に沿
って第２の開口２１９及び第３の開口２１８が形成され
る。それにはフォト技術でまず第２の開口２１９及び第
３の開口２１８の範囲内にｎ+ドープされた第５の層２
８の表面上でストップされる異方性エッチング処理が行
われる。次いで別のフォトリソグラフィで第３の開口２
１８の範囲内を覆い、第２の開口２１９の範囲内に第３
の層２６の表面が露出されるまでエッチングが進められ
る（図９参照）。
って第２の開口２１９及び第３の開口２１８が形成され
る。それにはフォト技術でまず第２の開口２１９及び第
３の開口２１８の範囲内にｎ+ドープされた第５の層２
８の表面上でストップされる異方性エッチング処理が行
われる。次いで別のフォトリソグラフィで第３の開口２
１８の範囲内を覆い、第２の開口２１９の範囲内に第３
の層２６の表面が露出されるまでエッチングが進められ
る（図９参照）。
【００４１】７００〜８００℃間の温度域内での熱酸化
により第２の誘電層２２０が形成される。その際一方で
は第６の層２１４、第８の層２１６、第５の層２８及び
第３の層２６内並びに他方では第４の層２７及び第７の
層２１５内の異なるドーパント濃度により第３の層２
６、第５の層２８、第６の層２１４及び第８の層２１６
の表面に、第４の層２７及び第７の層２１５の表面上よ
りもおよそ５倍の厚さに第２の誘電層２２０が成長させ
られる。第４の層２７及び第７の層２１５の表面上で第
２の誘電層２２０はゲート誘電体の作用をする。それに
対して第８の層２１６、第６の層２１４、第５の層２８
並びに第３の層２６の表面上では第２の誘電層２２０は
その厚さにより分離構造の作用をする。
により第２の誘電層２２０が形成される。その際一方で
は第６の層２１４、第８の層２１６、第５の層２８及び
第３の層２６内並びに他方では第４の層２７及び第７の
層２１５内の異なるドーパント濃度により第３の層２
６、第５の層２８、第６の層２１４及び第８の層２１６
の表面に、第４の層２７及び第７の層２１５の表面上よ
りもおよそ５倍の厚さに第２の誘電層２２０が成長させ
られる。第４の層２７及び第７の層２１５の表面上で第
２の誘電層２２０はゲート誘電体の作用をする。それに
対して第８の層２１６、第６の層２１４、第５の層２８
並びに第３の層２６の表面上では第２の誘電層２２０は
その厚さにより分離構造の作用をする。
【００４２】次いで第２の開口２１８及び第３の開口２
１９はそれぞれ例えばｎ+ドープされたポリシリコンか
らなる別の充填材２２１で満たされる。その際基板２１
の表面に対して平行に第８の層２１６上に配設されてい
る第２の誘電層２２０の表面は空いたままである。
１９はそれぞれ例えばｎ+ドープされたポリシリコンか
らなる別の充填材２２１で満たされる。その際基板２１
の表面に対して平行に第８の層２１６上に配設されてい
る第２の誘電層２２０の表面は空いたままである。
【００４３】次いで第１の開口の第２の部分２９ｂ及び
第２の孔２１３内に残留する空間は例えばＳｉＯ2から
なる第３の絶縁層２２２の析出により満たされる（図９
参照）。
第２の孔２１３内に残留する空間は例えばＳｉＯ2から
なる第３の絶縁層２２２の析出により満たされる（図９
参照）。
【００４４】第２の開口２１９と第３の開口２１８との
間に別のフォトリソグラフィで異方性エッチング工程中
に第５の層２８の表面上にまで達する第４の開口２２３
が形成される（図１０参照）。その際使用されるエッチ
ングプロセスは例えばｎ+ドープされたシリコン層上で
ストップされる。第６の層２１４、第７の層２１５及び
第８の層２１６の表面を露出する第４の開口２２３の側
壁に例えばＳｉＯ2からなる絶縁スペーサ２２４が形成
される。
間に別のフォトリソグラフィで異方性エッチング工程中
に第５の層２８の表面上にまで達する第４の開口２２３
が形成される（図１０参照）。その際使用されるエッチ
ングプロセスは例えばｎ+ドープされたシリコン層上で
ストップされる。第６の層２１４、第７の層２１５及び
第８の層２１６の表面を露出する第４の開口２２３の側
壁に例えばＳｉＯ2からなる絶縁スペーサ２２４が形成
される。
【００４５】次いで第４の開口２２３内に残留する空間
は例えばｎ+ドープされたポリシリコンからなる第４の
導電性構造２２５で満たされる（図１１参照）。次いで
ＣＭＯＳ−ＮＡＮＤゲート用端子が形成される。それに
は接触孔が空けられ、接触部ＩｎＡ、ＩｎＢ並びにＯｕ
ｔで満たされる。これらの接触部は例えばアルミニウム
からなる。接触部ＩｎＡは第１の開口内のｎ+ドープさ
れたポリシリコンからなる充填材２１７上にも、また第
３の開口２１８内のｎ+ドープされたポリシリコンから
なる別の充填材２２１の部分上にも達する。第１の開口
の第２の部分２９ｂ内の充填材２１７及びｎ+ドープさ
れたポリシリコン２１１は第１の層２４、第２の層２５
及び第３の層２６並びに第１の誘電層２１０からなるｎ
チャネルトランジスタ用のゲート電極の作用をする第１
の導電性構造を形成する。第３の開口２１８内の別の充
填材２２１は第６の層２１４、第７の層２１５及び第８
の層２１６並びに第２の誘電層２２０からなるｐチャネ
ルトランジスタ用の第３の導電性構造を形成する。第１
の導電性構造及び第３の導電性構造は従って接触部Ｉｎ
Ａを介して互いに接続されている。接触部ＩｎＡはＣＭ
ＯＳ−ＮＡＮＤゲートの第１の入力側となる。
は例えばｎ+ドープされたポリシリコンからなる第４の
導電性構造２２５で満たされる（図１１参照）。次いで
ＣＭＯＳ−ＮＡＮＤゲート用端子が形成される。それに
は接触孔が空けられ、接触部ＩｎＡ、ＩｎＢ並びにＯｕ
ｔで満たされる。これらの接触部は例えばアルミニウム
からなる。接触部ＩｎＡは第１の開口内のｎ+ドープさ
れたポリシリコンからなる充填材２１７上にも、また第
３の開口２１８内のｎ+ドープされたポリシリコンから
なる別の充填材２２１の部分上にも達する。第１の開口
の第２の部分２９ｂ内の充填材２１７及びｎ+ドープさ
れたポリシリコン２１１は第１の層２４、第２の層２５
及び第３の層２６並びに第１の誘電層２１０からなるｎ
チャネルトランジスタ用のゲート電極の作用をする第１
の導電性構造を形成する。第３の開口２１８内の別の充
填材２２１は第６の層２１４、第７の層２１５及び第８
の層２１６並びに第２の誘電層２２０からなるｐチャネ
ルトランジスタ用の第３の導電性構造を形成する。第１
の導電性構造及び第３の導電性構造は従って接触部Ｉｎ
Ａを介して互いに接続されている。接触部ＩｎＡはＣＭ
ＯＳ−ＮＡＮＤゲートの第１の入力側となる。
【００４６】接触部ＩｎＢは第２の開口２１９内に配設
されている別の充填材２２１の部分上に達する。この第
２の開口２１９内に配設された別の充填材２２１の部分
は第３の層２６、第４の層２７、第５の層２８及び第２
の誘電層２２０からなる第２のｎチャネルトランジスタ
並びに第６の層２１４、第７の層２１５、第８の層２１
６並びに第２の誘電層２２０からなる第２のｐチャネル
トランジスタ用ゲート電極である第２の導電性構造を形
成する。接触部ＯｕｔはＣＭＯＳ−ＮＡＮＤゲートの出
力側を形成する。第４の導電性構造２２５を介してこの
接触部は第５の層２８に接続する。
されている別の充填材２２１の部分上に達する。この第
２の開口２１９内に配設された別の充填材２２１の部分
は第３の層２６、第４の層２７、第５の層２８及び第２
の誘電層２２０からなる第２のｎチャネルトランジスタ
並びに第６の層２１４、第７の層２１５、第８の層２１
６並びに第２の誘電層２２０からなる第２のｐチャネル
トランジスタ用ゲート電極である第２の導電性構造を形
成する。接触部ＯｕｔはＣＭＯＳ−ＮＡＮＤゲートの出
力側を形成する。第４の導電性構造２２５を介してこの
接触部は第５の層２８に接続する。
【００４７】記載された切断面の外側に第８の層２１６
並びに第１の層２４はそれぞれ接触部を設けられてお
り、それを介して第１の供給電圧Ｖｓｓは第１の層２４
にまた第２の供給電圧Ｖｄｄは第８の層２１６に印加可
能である。
並びに第１の層２４はそれぞれ接触部を設けられてお
り、それを介して第１の供給電圧Ｖｓｓは第１の層２４
にまた第２の供給電圧Ｖｄｄは第８の層２１６に印加可
能である。
【図１】本発明によるＣＭＯＳ−ＮＡＮＤゲートの断面
図。
図。
【図２】ＣＭＯＳ−ＮＡＮＤゲートの回路図。
【図３】第１の絶縁層を施されたの段階のＣＭＯＳ−Ｎ
ＡＮＤの断面図。
ＡＮＤの断面図。
【図４】第１の開口の第１の部分を形成された段階のＣ
ＭＯＳ−ＮＡＮＤの断面図。
ＭＯＳ−ＮＡＮＤの断面図。
【図５】第１の開口の第１の部分にポリシリコンを満た
された段階のＣＭＯＳ−ＮＡＮＤの断面図。
された段階のＣＭＯＳ−ＮＡＮＤの断面図。
【図６】第２の孔を形成された段階のＣＭＯＳ−ＮＡＮ
Ｄの断面図。
Ｄの断面図。
【図７】第１の開口に第２の部分を形成された段階のＣ
ＭＯＳ−ＮＡＮＤの断面図。
ＭＯＳ−ＮＡＮＤの断面図。
【図８】第２及び第３の開口を形成された段階のＣＭＯ
Ｓ−ＮＡＮＤの断面図。
Ｓ−ＮＡＮＤの断面図。
【図９】第１の開口の第２部分及び第２の孔に残留する
空間に第３の絶縁層を析出された段階のＣＭＯＳ−ＮＡ
ＮＤの断面図。
空間に第３の絶縁層を析出された段階のＣＭＯＳ−ＮＡ
ＮＤの断面図。
【図１０】第４の開口を形成された段階のＣＭＯＳ−Ｎ
ＡＮＤの断面図。
ＡＮＤの断面図。
【図１１】第４の開口が第４の導電性構造で満たされた
段階のＣＭＯＳ−ＮＡＮＤの断面図。
段階のＣＭＯＳ−ＮＡＮＤの断面図。
１１、２１ 基板 １２、２４ 第１の層 １３、２５ 第２の層 １４、２６ 第３の層 １５、２７ 第４の層 １６、２８ 第５の層 １７、２１４ 第６の層 １８、２１５ 第７の層 １９、２１６ 第８の層 ２２ 第１の絶縁層 ２３ 第１の孔 ２９ａ 第１の開口の第１の部分 ２９ｂ 第１の開口の第２の部分 １１０ 絶縁層 １１１、２９ 第１の開口 １１２ 第１のゲート誘電体（第１の分離構造） １１３ 第１の導電性構造（ゲート電極） １１４、２１９ 第２の開口 １１５ 第２のゲート誘電体（第２の分離構造） １１６ 第２の導電性構造（ゲート電極） １１７、２１８ 第３の開口 １１８ 第３のゲート誘電体（第３の分離構造） １１９ 第３の導電性構造（ゲート電極） １２０、２２４ 第４の開口 １２１ 絶縁スペーサ １２２、２２５ 第４の導電性構造 １２３ 第５の開口 １２４ 第５の導電性構造 ＩｎＡ、ＩｎＢ、Ｏｕｔ、Ｖｓｓ、Ｖｄｄ 接触部 Ｎ１、Ｎ２ ｎチャネルトランジスタ Ｐ１、Ｐ２ ｐチャネルトランジスタ ２１０ 第１の誘電層 ２１１ ｎ+ドープされたポリシリコン ２１２ 第２の絶縁層 ２１３ 第２の孔 ２１７ ｎ+ドープされたポリシリコンからなる充填材 ２２０ 第２の誘電層 ２２１ ｎ+ドープされたポリシリコンからなる別の充
填材 ２２２ 第３の絶縁層
填材 ２２２ 第３の絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツ ホフマン ドイツ連邦共和国 80995 ミユンヘン ヘルベルクシユトラーセ 25ベー (72)発明者 カール ホフマン ドイツ連邦共和国 30974 ウエニグゼン プフイングスタンガー ７
Claims (10)
- 【請求項１】 互いに並列に接続されている第１の相補
性ＭＯＳトランジスタ（Ｐ１）及び第２の相補性トラン
ジスタ（Ｐ２）を有する第１のＭＯＳトランジスタ（Ｎ
１）及び第２のＭＯＳトランジスタ（Ｎ２）が直列に接
続されており、それらのトランジスタがそれぞれソー
ス、チャネル及びドレインを含んでおり、ゲート誘電体
（１１２、１１５、１１８）及びゲート電極（１１３、
１１６、１１９）が配設されている側面を有するそれぞ
れ垂直の成層（１２、１３、１４；１４、１５、１６；
１７、１８、１９）として形成されており、並列に接続
されている相補性ＭＯＳトランジスタ（Ｐ１、Ｐ２）が
ソース、チャネル及びドレインからなる共通の成層（１
７、１８、１９）内に形成されており、直列に接続され
ているトランジスタを構成する成層が上下に重ねて配設
されていることを特徴とする少なくとも１個のＣＭＯＳ
−ＮＡＮＤゲートを有する集積回路構造。 - 【請求項２】 基板（１１）上に第１の導電形によりド
ープされている半導体材料からなる第１の層（１２）、
その上に第１の導電形とは反対の第２の導電形によりド
ープされている半導体材料からなる第２の層（１３）、
更にその上に第１の導電形によりドープされている半導
体材料からなる第３の層（１４）、更にその上に第２の
導電形によりドープされている半導体材料からなる第４
の層（１５）、更にその上に第１の導電形によりドープ
されている半導体材料からなる第５の層（１６）、更に
その上に第２の導電形によりドープされている半導体材
料からなる第６の層（１７）、更にその上に第１の導電
形によりドープされている半導体材料からなる第７の層
（１８）及び更にその上に第２の導電形によりドープさ
れている半導体材料からなる第８の層（１９）を含む成
層が配設されており、この成層内に少なくとも第１の層
（１２）内にまで達する第１の開口（１１１）が設けら
れており、第２の層（１３）に境を接するこの開口の表
面にゲート誘電体（１１２）が設けられており、その残
りの層（１２、１４）に境を接している表面に第１の分
離構造（１１２）が設けられており、この分離構造が第
１の導電性構造（１１３）を設けられており、成層内に
第３の層（１４）の表面上にまで達する第２の開口（１
１４）が設けられており、第４の層（１５）及び第７の
層（１８）に境を接するこの開口の表面に第２のゲート
誘電体（１１５）が設けられており、残りの層（１４、
１６、１７、１９）に境を接するこの開口の表面に第２
の分離構造（１１５）が設けられており、成層内に第６
の層（１７）内にまで達する第３の開口（１１７）が設
けられており、第７の層（１８）に境を接するこの開口
の表面に第３のゲート誘電体（１１８）が設けられてお
り、また残りの層（１６、１７、１９）に境を接するそ
の表面に第３の分離構造（１１８）が設けられ、この開
口に第３の導電性構造（１１９）が設けられており、成
層内に少なくとも第５の層（１６）の表面上に達し第５
の層（１６）と接触化しかつ層構造の残りの層（１７、
１８、１９）と絶縁されている第４の導電性構造（１２
２）を備えている第４の開口（１２０）が設けられてお
り、第１の層（１２）、第８の層（１９）、第１の導電
性構造（１１３）、第２の導電性構造（１１６）、第３
の導電性構造（１１９）及び第４の導電性構造（１２
２）がそれぞれ接触部（Ｖｓｓ、Ｖｄｄ、ＩｎＡ、Ｉｎ
Ｂ、Ｏｕｔ）を備えられており、第１の導電性構造（１
１３）及び第３の導電性構造（１１９）に対する接触部
が互いに接続されていることを特徴とする請求項１記載
の集積回路構造。 - 【請求項３】 第１の導電性構造（１１３）、第２の導
電性構造（１１６）、第３の導電性構造（１１９）及び
第４の導電性構造（１２２）が、第１の開口（１１
１）、第２の開口（１１４）、第３の開口（１１７）又
は第４の開口（１２０）をそれぞれほぼ満たすことを特
徴とする請求項２記載の集積回路構造。 - 【請求項４】 成層が絶縁層（１１０）内の孔の中に、
少なくとも第２の層（１３）、第３の層（１４）、第４
の層（１５）、第５の層（１６）、第６の層（１７）、
第７の層（１８）及び第８の層（１９）が絶縁層（１１
０）により環状に囲まれるように配設されていることを
特徴とする請求項２又は３記載の集積回路構造。 - 【請求項５】 第１の層（１２）が少なくとも部分的に
孔の外側で絶縁層（１１０）の下に配置されており、絶
縁層（１１０）内に少なくとも第１の層（１２）の表面
上にまで達し、第１の層（１２）を接触化しかつ基板
（１１）と絶縁されている第５の導電性構造（１２４）
を備えている第５の開口（１２３）が設けられているこ
とを特徴とする請求項４記載の集積回路構造。 - 【請求項６】 少なくとも基板（１１）の主面の範囲内
に半導体材料を含む基板（１１）の主面上に絶縁層（１
１０）を施し、絶縁層（１１０）内に基板（１１）の主
面を露出する孔を形成し、この孔の中に第１の導電形に
よりドープされている半導体材からなる第１の層（１
２）、その上に第１の導電形とは反対の第２の導電形に
よりドープされている半導体材料からなる第２の層（１
３）、更にその上に第１の導電形によりドープされてい
る半導体材料からなる第３の層（１４）、更にその上に
第２の導電形によりドープされている半導体材料からな
る第４の層（１５）、更にその上に第１の導電形により
ドープされている半導体材料からなる第５の層（１
６）、更にその上に第２の導電形によりドープされてい
る半導体材料からなる第６の層（１７）、更にその上に
第１の導電形によりドープされている半導体材料からな
る第７の層（１８）及び更にその上に第２の導電形によ
りドープされている半導体材料からなる第８の層（１
９）を含む成層をエピタキシャルに成長させ、少なくと
も第１の層（１２）の表面にまで達する第１の開口（１
１１）を形成し、第１の層（１２）に境を接するこの開
口の表面に第１のゲート誘電体（１１２）を備え、成層
の残りの層に境を接するこの開口の表面に分離構造を備
えかつ開口に第１の導電性構造（１１６）を備え、成層
内に第３の層（１４）の表面上にまで達する第２の開口
（１１４）を形成し、第４の層（１５）及び第７の層
（１８）に境を接するこの開口の表面に第２のゲート誘
電体（１１５）を備え、残りの層に境を接する表面に第
２の分離構造（１１６）を備え、開口に第２の導電性構
造（１１６）を備え、第６の層（１７）内にまで達する
第３の開口（１１７）を形成し、第７の層（１８）に境
を接するこの開口の表面に第３のゲート誘電体（１１
８）を備え、成層の残りの層に境を接する表面に第３の
分離構造を備えかつ開口に導電性構造（１１９）を備
え、少なくとも第５の層（１６）の表面上にまで達し、
第５の層（１６）を接触化し、成層の残りの層に対して
絶縁される第４の導電性構造（１２２）を備える第４の
開口（１２０）を形成し、少なくとも第１の層（１２）
の表面上にまで達し、第５の導電性構造（１２４）が第
１の層（１２）を接触化し、第５の開口（１２３）に隣
接する他の層と絶縁されているように備えられる第５の
開口（１２３）を形成し、第８の層（１９）、第１の導
電性構造（１１３）、第２の導電性構造（１１６）、第
３の導電性構造（１１９）、第４の導電性構造（１２
２）及び第５の導電性構造（１２４）にそれぞれ接触部
（ＩｎＡ、ＩｎＢ、Ｏｕｔ、Ｖｓｓ、Ｖｄｄ）を備える
ことを特徴とする少なくとも１個のＣＭＯＳ−ＮＡＮＤ
ゲートを有する集積回路構造の製造方法。 - 【請求項７】 第２の層（１３）、第４の層（１５）及
び第７の層（１８）内のドーパント濃度をそれぞれ５・
１０16〜５・１０18ｃｍ-3の範囲内に調整し、第１の層
（１２）、第３の層（１４）、第５の層（１６）、第６
の層（１７）及び第８の層（１９）内のドーパント濃度
を少なくとも１０19ｃｍ-3に調整し、第１のゲート誘電
体（１１２）、第２のゲート誘電体（１１５）及び第３
のゲート誘電体（１１８）をそれぞれ７００〜８００℃
の温度域内の熱酸化で形成し、その際それぞれ少なくと
も１０19ｃｍ-3 のドーパント濃度でドープされた層の
露出表面に分離構造の作用をするそれぞれのゲート誘電
体よりもかなり厚い酸化物層を形成することを特徴とす
る請求項６記載の方法。 - 【請求項８】 ４００℃〜７００℃の温度域内、０．１
〜１０ｍバールの圧力域内でのシリコンでの選択分子線
エピタキシーにより又はＳｉＨ2Ｃｌ2 ガスでのＲＴＰ
−ＣＶＤエピタキシーにより成層を成長させ、エピタキ
シー中にそれぞれ適切なドーパントを添加し、それによ
り成層の個々の層をその場でドープして成長させること
を特徴とする請求項６又は７記載の方法。 - 【請求項９】 基板（２１）上にまず基板（２１）の表
面を露出する第１の孔（２３）を開ける第１の絶縁層
（２２）を施し、第１の絶縁層（２２）内の第１の孔
（２３）の中に第１の層（２４）、第２の層（２５）、
第３の層（２６）、第４の層（２７）及び第５の層（２
８）を成長させ、第１の孔（２３）の側壁に隣接し基板
（２１）の表面上にまで達する第１の開口の第１の部分
（２９ａ）を形成し、熱酸化により第１のゲート誘電体
（２１０）を形成し、第１の開口の第１の部分（２９
ａ）を少なくとも第３の層（２６）の下縁及びせいぜい
上縁に相当する高さまでドープされたポリシリコン（２
１１）で満たし、第１の開口の第１の部分（２９ａ）及
び第１の孔（２３）内に残留する空間を満たす第２の絶
縁層（２１２）を全面的に析出し、第２の絶縁層（２１
２）内に第５の層（２８）の表面上にまで達しそれによ
り第１の開口の第１の部分（２９ａ）及び第２の絶縁層
（２１２）は覆われたままである第２の孔（２１３）を
形成し、第５の層（２８）の表面上の第２の孔（２１
３）内に第６の層（２１４）、その上に第７の層（２１
５）及び更にその上に第８の層（２１６）を成長させ、
第１の開口の第１の部分（２９ａ）と部分的に重なり少
なくとも第１の孔（２３）に隣接する側壁にまで延びる
第１の開口の第２の部分（２９ｂ）を形成し、第１の開
口の第２の部分（２９ｂ）をドープされたポリシリコン
（２１７）で満たし、第２の孔（２１３）の互いに対向
する側壁に沿ってそれぞれ少なくとも第２の孔（２１
３）に隣接する側壁にまで延びている第２の開口（２１
９）及び第３の開口（２１８）を形成し、その際第２の
開口（２１９）は第３の層（２６）の内部にまで達し、
第３の開口（２１８）は第５の層（２８）の表面上にま
で達し、熱酸化により第２のゲート誘電体及び第３のゲ
ート誘電体（２２０）を形成し、第２の開口（２１９）
及び第３の開口（２１８）をドープされたポリシリコン
（２２１）で満たし、第１の開口（２９）及び第２の孔
（２１３）内に残留する空間を第３の絶縁層（２２２）
の析出により満たし、第２の開口（２１９）と第３の開
口（２１８）との間に第５の層（２８）の表面上にまで
達する第４の開口（２２３）を形成し、第４の開口（２
２３）の側壁に絶縁スペーサ（２２４）を設け、第４の
開口（２２３）内に残留する空間をドープされたポリシ
リコン（２２５）で満たすことを特徴とする請求項６な
いし８の１つに記載の方法。 - 【請求項１０】 基板（２１）の表面内に第１の絶縁層
（２２）を析出する前にその横方向の拡がり内に第１の
絶縁層（２２）内の第１の孔（２３）と側方でオーバー
ラップする第１の導電形によりドープされた領域を形成
し、第１の孔（２３）の側方に、ドープされた領域の表
面上にまで達しドープされたポリシリコンで満たされる
第５の開口を形成することを特徴とする請求項９記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4341667A DE4341667C1 (de) | 1993-12-07 | 1993-12-07 | Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung |
| DE4341667.5 | 1993-12-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235605A true JPH07235605A (ja) | 1995-09-05 |
Family
ID=6504379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6321724A Withdrawn JPH07235605A (ja) | 1993-12-07 | 1994-11-30 | 少なくとも１個のｃｍｏｓ−ｎａｎｄゲートを有する集積回路構造及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5559353A (ja) |
| EP (1) | EP0657930A3 (ja) |
| JP (1) | JPH07235605A (ja) |
| KR (1) | KR950021540A (ja) |
| DE (1) | DE4341667C1 (ja) |
| TW (1) | TW304286B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001111538A (ja) * | 1999-10-05 | 2001-04-20 | Dainippon Printing Co Ltd | 通信システムとその方法、通信装置およびｉｃカード |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19611045C1 (de) * | 1996-03-20 | 1997-05-22 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US5795807A (en) * | 1996-12-20 | 1998-08-18 | Advanced Micro Devices | Semiconductor device having a group of high performance transistors and method of manufacture thereof |
| TW423116B (en) * | 1997-08-22 | 2001-02-21 | Siemens Ag | Circuit-arrangement with at least four transistors and its production method |
| DE19801095B4 (de) * | 1998-01-14 | 2007-12-13 | Infineon Technologies Ag | Leistungs-MOSFET |
| DE19840032C1 (de) | 1998-09-02 | 1999-11-18 | Siemens Ag | Halbleiterbauelement und Herstellungsverfahren dazu |
| EP1116270A1 (de) * | 1998-09-25 | 2001-07-18 | Infineon Technologies AG | Integrierte schaltungsanordnung mit vertikaltransistoren und verfahren zu deren herstellung |
| EP1118116B1 (de) * | 1998-09-30 | 2007-01-03 | Infineon Technologies AG | Substrat mit einer vertiefung, das für eine integrierte schaltungsanordnung geeignet ist, und verfahren zu dessen herstellung |
| FR2789227B1 (fr) * | 1999-02-03 | 2003-08-15 | France Telecom | DISPOSITIF SEMI-CONDUCTEUR DE PORTES LOGIQUES NON-ET OU NON-OU A n ENTREES, ET PROCEDE DE FABRICATION CORRESPONDANT |
| US6819089B2 (en) | 2001-11-09 | 2004-11-16 | Infineon Technologies Ag | Power factor correction circuit with high-voltage semiconductor component |
| US6825514B2 (en) * | 2001-11-09 | 2004-11-30 | Infineon Technologies Ag | High-voltage semiconductor component |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| US4810906A (en) * | 1985-09-25 | 1989-03-07 | Texas Instruments Inc. | Vertical inverter circuit |
| US4788158A (en) * | 1985-09-25 | 1988-11-29 | Texas Instruments Incorporated | Method of making vertical inverter |
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| JPH0828120B2 (ja) * | 1990-05-23 | 1996-03-21 | 株式会社東芝 | アドレスデコード回路 |
| MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
| JP2991489B2 (ja) * | 1990-11-30 | 1999-12-20 | 株式会社東芝 | 半導体装置 |
-
1993
- 1993-12-07 DE DE4341667A patent/DE4341667C1/de not_active Expired - Fee Related
-
1994
- 1994-10-15 TW TW083109591A patent/TW304286B/zh active
- 1994-11-01 US US08/332,737 patent/US5559353A/en not_active Expired - Fee Related
- 1994-11-18 EP EP94118235A patent/EP0657930A3/de not_active Withdrawn
- 1994-11-30 JP JP6321724A patent/JPH07235605A/ja not_active Withdrawn
- 1994-12-07 KR KR1019940033064A patent/KR950021540A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001111538A (ja) * | 1999-10-05 | 2001-04-20 | Dainippon Printing Co Ltd | 通信システムとその方法、通信装置およびｉｃカード |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0657930A3 (de) | 1998-01-07 |
| US5559353A (en) | 1996-09-24 |
| EP0657930A2 (de) | 1995-06-14 |
| KR950021540A (ko) | 1995-07-26 |
| DE4341667C1 (de) | 1994-12-01 |
| TW304286B (ja) | 1997-05-01 |
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