JPH04196162A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04196162A
JPH04196162A JP2318126A JP31812690A JPH04196162A JP H04196162 A JPH04196162 A JP H04196162A JP 2318126 A JP2318126 A JP 2318126A JP 31812690 A JP31812690 A JP 31812690A JP H04196162 A JPH04196162 A JP H04196162A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体装置の、特にキャパシタ領域の製造方法
に関するものである。
(従来の技術) 現在実用化されている半導体記憶装置のうち、ダイナミ
ック・ランダム・アクセスメモリ(DRAM)は、電荷
の蓄積をシリコン/絶縁膜/シリコンのキャパシタ構造
によって行なっている。
その基本的な構成を第2図に示す。同図(a)は構造図
であり、(b)は等何回路である。
回路的には(b)図に示すように、1個のトランジスタ
と1個のキャパシタとで構成され、周知のようにそのト
ランジスタのスイッヂング作用によりキャパシタに電荷
が蓄積され、いわゆる記憶がなされる。キャパシタの構
造は(a)図に示すように、ゲート24とソース、トレ
インの拡散層23から構成されるトランジスタの隣に、
半導体(シリコン)基板211にキャパシタ絶縁膜25
と、キャパシタポリシリコン膜26を積層することによ
って形成されている。
このキャパシタの容量は、その表面積と絶縁膜の厚さや
材料を変えることによって制御できる。
しかし、メモリ数の大容量化に伴い、メモリの最小W位
であるメモリセルはその占有面積が縮小化されてきてお
り、従ってキャパシタの形成領域も制限されつつある。
このような要求に対してキャパシタとして必要な容量を
確保するためには、限られたセル面積の範囲内にいかに
広い面積のキャパシタを形成するかが課題となっている
そのような課題を解決する手段として、第3図に示すよ
うな構j口が提案されている。
同図(a)に示すものは、トランジスタ部の隣だけでな
く、ワード線であるポリシリコン層34の一ヒにもポリ
シリコン膜35を形成してキャパシタ領域としており、
(b)図のものは、基板41に溝を形成し、そこにキャ
パシタ絶縁膜45、同ポリシリコン膜46を形成してお
り、いずれもキャパシタ領域の面積(斜線部分)を増加
させている。
(発明が解決しようとする課題) しかしながら、さらに進む素子の高集積化のため単位セ
ルの面積の縮小が要求され、必要なキャパシタ容量を得
るには、セル面積内でのキャパシタ面積をより大きくす
る手段を考えなければならない。第3図に示したような
構造ではやはり限界がある。
本発明はそのような課題を解決しようどするものであり
、キャパシタ面積を増やすためにその表面を凹凸状にす
る方法を提供するものである。
(課題を解決するための手段) 本発明は前述した課題解決方法として、ギャパシタ絶縁
膜ドのシリコン培板表面に固相反応により■シ成し7た
金属シリサイド膜を、熱処理により凝集させることによ
り、表面に凹凸を生成させ、その後前記シリザイド膜を
除去して基鈑表面に微小な凹凸を形成させるようにし、
それをベースにギヤパンク領域を形成するようにしたも
のである。
また、この方法により形成したキャパシタ領域を有する
半導体記憶装置を提供するものである。
(イ乍用) 本発明は前述のような方法により、キャパシタ領域の表
面を凹凸状としたので、従来と同じセル面積内に、従来
の2倍程度のキャパシタ面積を得ることができ、微細化
に伴う必要なキャパシタ容量を容易に実現し得る。
(実施例) 第1図に本発明の実施例の基本的な製造方法の王程をに
要所面図として示し、以下に説明する。
まず(a)図に示すように、シリコン基板11の表面に
チタン(Ti)膜12を約500人の厚さスパッタ法に
より堆積させる。次に(b)図のように、窒素雰囲気中
で700°C130秒程度の熱処理によって、基板11
とT1膜12とを固相反応させ、シリサイド膜I3を形
成する。このとき、雰囲気中の窒素はTi膜にも反応し
、窒化チタン膜14が同時に形成される。
次に(c)図のように、硫酸過水水溶液により表面の前
記窒化チタン膜14を選択的に除去する。
次いで(d)図に示すように、前記シリザイド膜13上
にBPSG膜15を5000人程度形成する。
その後(e)図に示すように、1000°0230分程
度窒素雰囲気中で熱処理し、チタンシリサイド膜13を
粒状に凝集させる。この凝集とはチタンシリサイド膜1
3中の結晶粒が、その大面エネルギーを下げるために粒
状に再成長することを言う。この凝集に伴うチタンシリ
サイド膜13とシリコン基板11表面での反応によって
、両者のW面は微小な凹凸状となる。
次いで(f)図のように、フッ化水素水溶液により、基
板11上のチタンシリサイド膜13とBI) S G膜
】5とを選択的にエツチング除去する。
そうすると同図のように表面に凹凸状を有するシリコン
基板11が得られる。
以十本実施例では、チタンシリサイド膜を形成してそれ
を凝集させることによって凹凸を生成する方法で行なっ
たが、これはチタンシリ→ノ゛イ1−膜に限るものでは
なく、シリコンと反応して凹凸が形成される膜であれば
他の材料、例えばMo、Wなどでもよい。従ってその膜
の形成方法も実施例の通りである必要はなく、スパッタ
法などで形成してもよい。また、チタンジリザイl”1
lA13上に形成したB P S G膜15は、その後
のシリサイド膜を凝集させる工程において、雰囲気ガス
とシリサイドとの反応を避けるために設けたものであり
lie、Ne、Arなどのガス雰囲気やシリサイド膜と
反応しない雰囲気であれば特に必要とするものではない
し、 (ljの材料(例えば PSG、5iO7など)
でもよい。
次に、以上述べた方法の応用した積層(スタック)Hl
−造のキャパシタを有するI) RA Mセルの製造方
法を第4図に示し、以下に説明する。
まず(a)図に示すように、従来の製造方法と同様にし
て基板1上に素子分離絶縁膜2と拡散層(ソース、ドレ
イン)3、ワード線ポリシリコン電極4および絶縁膜5
を形成した後、(b)図のように、全面にキャパシタの
アノード電極となるポリシリコン膜6を約1500人C
V I)法で被覆し、リン拡散法により、ポリシリコン
をNを導電層とする。
次に(c)図に示すように、全面に1!膜7を約100
0人スパッタ法で被覆する。続いて窒素雰囲気中におい
て700℃、30秒程度の熱処理を行ない、(d)図に
示すように、アノード電極6−ヒにグータンシリ1ノ゛
イト(’l’ i S i 2)膜8を形成する。この
とき、゛「1は雰囲気の窒素と反応し。
−I’ i S i 2膜8−トに窒化チタン(TiN
)膜9が形成される。
次に硫酸過水水溶液により、窒化チタン膜9をjx択的
にエッヂング除去し、(e)図のように全面にBPSG
ll!2IOを約50005人被覆する。
続いて窒素雰囲気中で900℃、60分程度の熱処理を
行ない、(f)図に示すようにチタンシリザイド膜8を
粒状に凝集させる。
次にフッ化水素水溶液を用いて、BPSG膜10と凝集
したチタンシリサイド膜8を除去し、さらに不要な領域
をエッヂング除去し、(g)図のよ′″目こアノード電
極ポリシリコンロを表面に微小な凹凸を持つ構造とする
次に(11)図に示すように、アノード電極6表面に熱
酸化により、キャパシタ絶縁膜11を形成し、続いてカ
ソード電極となるポリシリコン膜12を約1500入金
面に被覆し、さらにリン拡散法によりそのポリシリコン
膜12をN型#電層とする。
そして(i)図に示すように、カソード電極12および
その引き出し部として必要な領域を残して、バターニン
グする。
以−ヒの」−程により、従来の製造方法で形成したキャ
パシタ容量より、同一面積で2イへ程度の容部をf1↑
ることが可能となる。ここで形成したキャパシタ絶縁膜
はシリコン熱酸化膜であるが、絶縁膜はこれに限ったも
のではなく、また複数の絶縁膜の積層構造でも同様にし
て形成できることは説明を要さないであろう。
(発明の効果) 以上説明したように本発明によれば、キャパシタ領域の
形成に当たって、その表面に微小な凹凸を形成すること
ができ、従来のキャパシタ領域の占有面積と同一面積に
従来の2倍程度のキャパシタ面積を得られる。従ってD
RAMセルの微細化に伴う必要なキャパシタ容量を容易
に得ることができ、今後のメモリ数増大に伴う微細化に
大いに効果を発揮するものである。
【図面の簡単な説明】
第1図は本発明の実施例の1.程断面図、第2図はDR
AMセルの基本構成、第3図は従来例の構造図、第4図
は本発明の応用例の工程断面図である。 Jl・・・・・・ ・・シリコン基板、12 ・・・・
・・・チタン膜、 13 ・・・・・・・・・チタンシリサイド膜、14・
・・・・・・・・・窒化チタン膜、15・・・・・・・
・・BPSG膜。

Claims (3)

    【特許請求の範囲】
  1. (1)半導体装置の製造に当たり、 (a)半導体基板上に第1の膜を形成する工程と、 (b)前記第1の膜を熱処理によって凝集させて、その
    表面に凹凸を生成させる工程と、(c)その後、前記第
    1の膜を除去する工程とを含むことを特徴とする半導体
    装置の製造方法。
  2. (2)第1の膜がチタンなどの金属膜と半導体基板との
    固相反応によって形成されたシリサイド膜であることを
    特徴とする請求項1記載の半導体装置の製造方法。
  3. (3)1つのトランジスタと1つのキャパシタ領域から
    成るメモリセルを基本として構成されている半導体記憶
    装置において、前記キャパシタ領域を請求項1記載の方
    法で凹凸面を持つように形成したことを特徴とする半導
    体記憶装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521752A (ja) * 1991-07-10 1993-01-29 Ind Technol Res Inst 高密度dram用の粗化された多結晶シリコン表面のコンデンサ電極板
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KR100275938B1 (ko) * 1997-12-02 2001-01-15 김영환 캐패시터형성방법

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