JP2838677B2 - 半導体メモリ素子及びその製造方法 - Google Patents

半導体メモリ素子及びその製造方法

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JP2838677B2 JP7315838A JP31583895A JP2838677B2 JP 2838677 B2 JP2838677 B2 JP 2838677B2 JP 7315838 A JP7315838 A JP 7315838A JP 31583895 A JP31583895 A JP 31583895A JP 2838677 B2 JP2838677 B2 JP 2838677B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体メモリ素子に
係り、特に高集積素子に適したDRAM及びその製造方
法に関する。
【0002】
【従来の技術】従来の技術によるDRAMセルの構造を
図1に示す。図1を参照すると、従来のスタックキャパ
シタ構造を有するDRAMセルは基板10、転送トラン
ジスタ、スタックキャパシタ、及びビットライン20か
らなる。転送トランジスタは、シリコン基板10上に形
成されたゲート絶縁膜11と、ゲート絶縁膜11上に形
成されたワードライン用ゲート12と、ゲートの両側の
シリコン基板10内に形成されたソース/ドレーン領域
13、14とを含む平面的構造を有する。スタックキャ
パシタは、キャパシタコンタクトホール24を介して転
送トランジスタのドレーン領域14とコンタクトされた
ストレージノード21と、ストレージノード21上に形
成されたキャパシタ誘電体膜22と、誘電体膜22上に
形成されたプレートノード23とを含む平面的構造を有
する。ビットライン20はビットラインコンタクトホー
ル15を介して転送トランジスタのソース領域13と接
触される。25は層間絶縁膜を示す。
【0003】
【発明が解決しようとする課題】従来のDRAMセルは
ビットラインコンタクトホール15及びストレージノー
ドコンタクトホール24がシリコン基板10上に平面的
に配列される構造を有する。従って、セルの面積が広く
なり高集積化に適しないという問題点があった。なお、
従来のDRAMセルは素子間を隔離させるために選択酸
化法(LOCOS、Local Oxidation
of Silicon)又はトレンチを用いた隔離膜を
形成したが、この素子隔離技術によってセルの大きさが
左右されるという問題点があった。そして、図1のよう
にDRAMセルのキャパシタとしてスタックキャパシタ
を用いる場合、キャパシタの容量を増大させると必然的
にセルの段差が増加するという問題点があった。
【0004】本発明の課題は、転送トランジスタ、キャ
パシタ及びビットラインを同一の垂直線上に位置させて
形成することにより、高集積化に適した半導体メモリ素
子及びその製造方法を提供することである。
【0005】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ素子は、トレンチを有する半導
体基板と、トレンチを含んだ基板上に形成された誘電体
膜と、トレンチ内とその周辺部の誘電体膜上に形成され
たストレージノード電極と、トレンチに対応する位置で
トレンチの上側に形成された第1絶縁膜と、第1絶縁膜
上に形成されたゲート電極と、ゲート電極上に形成され
た第2絶縁膜と、ゲート電極の少なくとも一側面に形成
されたゲート絶縁膜と、ゲート絶縁膜を含んだ第1及び
第2絶縁膜の側面に形成された半導体層と、第1及び第
2絶縁膜の側面の半導体層に形成された不純物領域と、
を有する。
【0006】本発明の半導体メモリ素子の製造方法は、
半導体基板をエッチングしてトレンチを形成する工程
と、トレンチを含んだ基板上に誘電体膜とストレージノ
ード用導電層を順次形成する工程と、トレンチに対応す
る導電層上に第1絶縁膜、ゲート電極、第2絶縁膜及び
連結層を形成する工程と、ゲート絶縁膜を形成させたゲ
ートの側面と、第1絶縁膜,第2絶縁膜及び連結層の側
面に半導体層を形成する工程と、半導体層と連結層をマ
スクとして導電層をエッチングしてストレージノードを
形成する工程と、第1及び第2絶縁膜の側面の半導体層
に不純物を形成する工程と、を有する。
【0007】
【発明の実施の形態】図2は本発明の第1実施形態によ
る半導体メモリ素子の断面構造を示す。図2を参照する
と、本発明のDRAMセルは半導体基板30、キャパシ
タ部40、転送トランジスタ部60、及びビットライン
部に大きく分けられるが、これら構成要素が半導体基板
上に平面的に配列されたのではなく、半導体基板の同一
垂直線上に配列された構造を有する。
【0008】即ち、半導体基板30のトレンチ内にトレ
ンチ型キャパシタ40が形成され、キャパシタコンタク
ト無しに自己整合的な形態で転送トランジスタ60がキ
ャパシタ40の上部に形成され、転送トランジスタ60
上にビットライン部70が形成されているので、DRA
Mセルの構造要素が垂直状に配列された構造となる。
【0009】DRAMセルの構造を図2を参照して詳細
に説明する。半導体基板30上には第1絶縁膜51が形
成され、第1絶縁膜51と半導体基板30にトレンチ4
1が形成されている。トレンチ41の内面と絶縁膜51
の上面にキャパシタ誘電体膜42とストレージノード4
4が形成されてキャパシタを形成する。キャパシタ誘電
体膜42の下部の半導体基板30はキャパシタのプレー
トとしての役割を果たす。トレンチ41の上部にはトレ
ンチ41の残り部分を全部満たすように厚く形成された
第2絶縁膜52、第2絶縁膜52の上部に順次形成され
たワードライン用ゲート63、第3絶縁膜53及び連結
層64からなる積層構造物が形成された。
【0010】転送トランジスタ60は、連結層64を除
いた積層構造物の両側に側壁スペーサの形態で形成され
たゲート絶縁膜66と、前記ゲート絶縁膜66を含むよ
うに積層構造物の両側に側壁スペーサ形態で形成された
チャンネル層68と、チャンネル層のゲート63の上下
両方内部に形成され、前記のキャパシタ40のストレー
ジノード44及び連結層64を介してビットライン部7
0に各々連結されたソース/ドレーン領域のための高濃
度のn+ 型不純物領域69−1、69−2とからなる。
ビットライン部70は、ビットラインコンタクトホール
を介して連結層64に連結されたビットライン71によ
り構成されている。
【0011】図3〜図6は図2に示す本発明のDRAM
セルの製造工程図である。図3(A)のようにp型半導
体基板30上に第1絶縁膜51として酸化膜を形成し、
図3(B)のように第1絶縁膜51上に感光膜81を塗
布した後、第1絶縁膜51のトレンチが形成されるべき
部分が露出されるように感光膜81をホトエッチングす
る。この感光膜81をマスクとして第1絶縁膜51をエ
ッチングし、次に露出した基板30をエッチングしてト
レンチ41を形成する。半導体基板30上に第1絶縁膜
51を形成する前に、半導体基板30にp型不純物をド
ープしてウェル(図示せず)を形成し、このウェル内に
トレンチ41を形成することもできる。
【0012】図3(C)を参照する。感光膜81を除去
し、トレンチ41を形成させた第1絶縁膜51の全表面
上にキャパシタ誘電体膜42とキャパシタのストレージ
ノード用第1導電層43を形成する。次に、第1導電層
43上に第2絶縁膜52を、トレンチが埋め込まれてそ
の表面が平坦化されるように厚く形成し、第2絶縁膜5
2上に転送トランジスタのゲート用第2導電層61、第
3絶縁膜53及び連結層用第3導電層62を順次形成す
る。前記キャパシタ誘電体膜42としてはNO(Nit
ride−Oxide)膜を使用し、第1導電層乃至第
3導電層43、61、62としてはn+ 型の不純物のド
ープされたポリシリコン膜を使用することが好ましい。
【0013】図4(D)に示すように、第3導電層62
上に感光膜82を塗布し、トレンチの上部にのみ残るよ
うに感光膜82をホトエッチングし、感光膜82をマス
クとして前記積層された層をエッチングして柱状の積層
構造物90を形成する。積層構造物90のうち、63は
転送トランジスタのゲートであり、64は後続工程で形
成される転送トランジスタのドレーン領域とビットライ
ンを互いに連結させるための連結層である。
【0014】図4(E)に示すように、感光膜82を除
去し、ゲート絶縁膜のための酸化膜65を積層構造物9
0を含んだ第1導電層43の表面上に形成し、図4
(F)のように酸化膜65をエッチバックして、連結層
64を除いた積層構造物90の両側に側壁スペーサ形態
のゲート絶縁膜66を形成する。
【0015】図5(G)を参照する。ゲート絶縁膜66
と連結層64を形成させた第1導電層43の表面上に単
結晶シリコン膜のような第4導電層67を形成し、図5
(H)のように第4導電層67を連結層64の表面が現
れるまでエッチバックして、積層構造物90の両側に側
壁スペーサ形態の転送トランジスタのチャンネル層68
を形成する。チャンネル層68は前記側壁スペーサ形態
のゲート絶縁膜66を覆うように形成される。チャンネ
ル層68の形成により積層構造物90を構成する連結層
64と第1導電層43の上部表面が露出される。
【0016】積層構造物90とチャンネル層68とマス
クとして露出された第1導電層43をエッチングして、
キャパシタのストレージノード44を形成する(図6
(C)。ストレージノード44を形成した後、熱処理工
程を行う。熱処理工程の結果、図6(J)のように、チ
ャンネル層68と接触しているn+ ドープされたポリシ
リコン膜からなる連結層64からn+ 型不純物がチャン
ネル層68にイオン注入されて、チャンネル層68内の
ゲート63の一方の側に転送トランジスタ60のドレー
ン領域69−2が形成される。一方、チャンネル層68
と直接接触しているn+ ドープされたポリシリコン膜か
らなるストレージノード44からn+ 型不純物がチャン
ネル層68にイオン注入されて、ゲート63の他側のチ
ャンネル層68内に転送トランジスタのソース領域69
−1が形成される。ソース/ドレーン領域69−1、6
9−2が形成されていないゲート63の側面部分のチャ
ンネル層68は転送トランジスタ60のチャンネル領域
として作用する。
【0017】最後に図6(K)を参照すると、第4絶縁
膜としてBPSG(Porophospo−Silic
ate Glass)のような酸化膜54を蒸着し、連
結層64の上部表面が露出されるように酸化膜54を選
択的に除去してビットラインコンタクトホールを形成す
る。次に、基板の全面にわたって金属を蒸着しパターニ
ングして、ビットラインコンタクトホールを介して連結
層64と連結されるビットライン71を形成する。これ
によって、本発明の第1実施形態のDRAM素子が得ら
れる。ドレーン領域69−2が連結層64を介してビッ
トライン71と連結されて転送トランジスタ部60がビ
ットライン部70と電気的に連結され、ソース領域69
−1がストレージノード44と連結されて転送トランジ
スタ部70がキャパシタ部40と電気的に連結されて、
ストレージノードコンタクトのための別の工程無しに自
己整合的な形態で連結される。
【0018】図7は本発明の他の実施形態によるDRA
M競るの断面構造図を示す。図7を用いた第2実施形態
によるDRAMセルは、図2に示した第1実施形態のD
RAMセルと比較してみると、トレンチ41を含んだ基
板40上に第1絶縁膜51を形成することなく、基板上
に直接キャパシタの誘電体膜42とストレージノード電
極44とが形成された構造を有することが分かる。
【0019】第2実施形態によるDRAMセルの製造方
法は、基板40上に第1絶縁膜51を形成することなく
直接感光膜81を塗布し、パターニングしてトレンチが
形成されるべき部分の基板を露出させる。次に、露出さ
れた基板を感光膜81をマスクとしてエッチングしてト
レンチ41を形成し、トレンチ41を含んだ基板40上
に誘電体膜42を形成し、その上にストレージノード用
導電層43を順次形成する。以後の工程は先に示した第
1実施形態の製造工程と同一である。
【0020】
【発明の効果】以上説明したように本発明によれば、D
RAM素子を構成するキャパシタがトレンチ構造で形成
され、転送トランジスタ及びビットラインがキャパシタ
と垂直方向に一直線上に位置するスタック形態で形成さ
れるので、従来のスタックキャパシタ構造より同一平面
構造におけるセルの占有面積を減少させる効果を得るこ
とができて高集積化に適しているという利点がある。さ
らに、本発明ではホトエッチングのみを用いて素子を隔
離させるので、LOCOS等の素子隔離技術が要求され
ることなく、ソース/ドレーン領域を自己整合的な形態
で形成することができるので、素子の製造工程が従来よ
り一層容易であるという利点がある。
【図面の簡単な説明】
【図1】 従来のDRAMセルの断面構造図である。
【図2】 本発明の第1実施形態によるDRAMセルの
断面構造図である。
【図3】 図2のDRAMセルの製造工程図である。
【図4】 図2のDRAMセルの製造工程図である。
【図5】 図2のDRAMセルの製造工程図である。
【図6】 図2のDRAMセルの製造工程図である。
【図7】 本発明の第2実施形態によるDRAMセルの
断面構造図である。
【符号の説明】
30…シリコン基板、40…キャパシタ、60…転送ト
ランジスタ、70…ビットライン部、41…トレンチ、
42…キャパシタ誘電体膜、43…ストレージノード、
51〜54…絶縁膜、81〜82…感光膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−169475(JP,A) 特開 昭64−25466(JP,A) 特開 平4−212450(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/108 H01L 21/8242

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 トレンチを有する半導体基板と、 トレンチを含んだ基板上に形成された誘電体膜と、 トレンチ内とトレンチ周辺部の誘電体膜上に形成された
    ストレージノード電極と、 トレンチに対応する位置でトレンチの上側に形成された
    第1絶縁膜と、 第1絶縁膜上に形成されたゲート電極と、 ゲート電極上に形成された第2絶縁膜と、 ゲート電極の少なくとも一側面に形成されたゲート絶縁
    膜と、 ゲート絶縁膜を形成させたゲート電極の側面と第1及び
    第2絶縁膜の側面に形成された半導体層と、 前記半導体層の第1及び第2絶縁膜の側面の部分に形成
    された不純物領域と、前記半導体基板と前記誘電体膜との間に形成された絶縁
    膜と、 を有することを特徴とする半導体メモリ素子。
  2. 【請求項2】 第2絶縁膜の側面の半導体層に形成され
    た不純物領域と連結され、第2絶縁膜上に形成された連
    結層をさらに含むことを特徴とする請求項1記載の半導
    体メモリ素子。
  3. 【請求項3】 連結層にビットラインが接触されること
    を特徴とする請求項2記載の半導体メモリ素子。
  4. 【請求項4】 半導体基板をエッチングしてトレンチを
    形成する工程と、 トレンチを含んだ基板上に誘電体膜とストレージノード
    用導電層を順次形成する工程と、 トレンチに対応する位置でトレンチの上側に第1絶縁
    膜、ゲート電極、第2絶縁膜及び連結層を形成する工程
    と、 ゲート絶縁膜を形成させたゲートの側面と第1絶縁膜、
    第2絶縁膜及び連結層の側面に半導体層を形成する工程
    と、 半導体層と連結層をマスクとして導電層をエッチングし
    てストレージノードを形成する工程と、 半導体層の第1及び第2絶縁膜の側面の部分に不純物を
    形成する工程と、 を含むことを特徴とする半導体メモリ素子の製造方法。
  5. 【請求項5】 不純物領域を形成する工程を行った後、
    半導体層と連結層とを含んだ基板上に第3絶縁膜を形成
    する工程と、 連結層上部の第3絶縁膜をエッチングしてコンタクトホ
    ールを形成する工程と、 コンタクトホールを介して連結層と連結されるように、
    第3絶縁膜上にビットラインを形成する工程と、 をさらに含むことを特徴とする請求項4記載の半導体メ
    モリ素子の製造方法。
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