JP2838677B2 - 半導体メモリ素子及びその製造方法 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
係り、特に高集積素子に適したＤＲＡＭ及びその製造方
法に関する。
係り、特に高集積素子に適したＤＲＡＭ及びその製造方
法に関する。
【０００２】
【従来の技術】従来の技術によるＤＲＡＭセルの構造を
図１に示す。図１を参照すると、従来のスタックキャパ
シタ構造を有するＤＲＡＭセルは基板１０、転送トラン
ジスタ、スタックキャパシタ、及びビットライン２０か
らなる。転送トランジスタは、シリコン基板１０上に形
成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形
成されたワードライン用ゲート１２と、ゲートの両側の
シリコン基板１０内に形成されたソース／ドレーン領域
１３、１４とを含む平面的構造を有する。スタックキャ
パシタは、キャパシタコンタクトホール２４を介して転
送トランジスタのドレーン領域１４とコンタクトされた
ストレージノード２１と、ストレージノード２１上に形
成されたキャパシタ誘電体膜２２と、誘電体膜２２上に
形成されたプレートノード２３とを含む平面的構造を有
する。ビットライン２０はビットラインコンタクトホー
ル１５を介して転送トランジスタのソース領域１３と接
触される。２５は層間絶縁膜を示す。
図１に示す。図１を参照すると、従来のスタックキャパ
シタ構造を有するＤＲＡＭセルは基板１０、転送トラン
ジスタ、スタックキャパシタ、及びビットライン２０か
らなる。転送トランジスタは、シリコン基板１０上に形
成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形
成されたワードライン用ゲート１２と、ゲートの両側の
シリコン基板１０内に形成されたソース／ドレーン領域
１３、１４とを含む平面的構造を有する。スタックキャ
パシタは、キャパシタコンタクトホール２４を介して転
送トランジスタのドレーン領域１４とコンタクトされた
ストレージノード２１と、ストレージノード２１上に形
成されたキャパシタ誘電体膜２２と、誘電体膜２２上に
形成されたプレートノード２３とを含む平面的構造を有
する。ビットライン２０はビットラインコンタクトホー
ル１５を介して転送トランジスタのソース領域１３と接
触される。２５は層間絶縁膜を示す。
【０００３】
【発明が解決しようとする課題】従来のＤＲＡＭセルは
ビットラインコンタクトホール１５及びストレージノー
ドコンタクトホール２４がシリコン基板１０上に平面的
に配列される構造を有する。従って、セルの面積が広く
なり高集積化に適しないという問題点があった。なお、
従来のＤＲＡＭセルは素子間を隔離させるために選択酸
化法（ＬＯＣＯＳ、Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）又はトレンチを用いた隔離膜を
形成したが、この素子隔離技術によってセルの大きさが
左右されるという問題点があった。そして、図１のよう
にＤＲＡＭセルのキャパシタとしてスタックキャパシタ
を用いる場合、キャパシタの容量を増大させると必然的
にセルの段差が増加するという問題点があった。
ビットラインコンタクトホール１５及びストレージノー
ドコンタクトホール２４がシリコン基板１０上に平面的
に配列される構造を有する。従って、セルの面積が広く
なり高集積化に適しないという問題点があった。なお、
従来のＤＲＡＭセルは素子間を隔離させるために選択酸
化法（ＬＯＣＯＳ、Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）又はトレンチを用いた隔離膜を
形成したが、この素子隔離技術によってセルの大きさが
左右されるという問題点があった。そして、図１のよう
にＤＲＡＭセルのキャパシタとしてスタックキャパシタ
を用いる場合、キャパシタの容量を増大させると必然的
にセルの段差が増加するという問題点があった。
【０００４】本発明の課題は、転送トランジスタ、キャ
パシタ及びビットラインを同一の垂直線上に位置させて
形成することにより、高集積化に適した半導体メモリ素
子及びその製造方法を提供することである。
パシタ及びビットラインを同一の垂直線上に位置させて
形成することにより、高集積化に適した半導体メモリ素
子及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】前記目的を達成するため
の本発明の半導体メモリ素子は、トレンチを有する半導
体基板と、トレンチを含んだ基板上に形成された誘電体
膜と、トレンチ内とその周辺部の誘電体膜上に形成され
たストレージノード電極と、トレンチに対応する位置で
トレンチの上側に形成された第１絶縁膜と、第１絶縁膜
上に形成されたゲート電極と、ゲート電極上に形成され
た第２絶縁膜と、ゲート電極の少なくとも一側面に形成
されたゲート絶縁膜と、ゲート絶縁膜を含んだ第１及び
第２絶縁膜の側面に形成された半導体層と、第１及び第
２絶縁膜の側面の半導体層に形成された不純物領域と、
を有する。
の本発明の半導体メモリ素子は、トレンチを有する半導
体基板と、トレンチを含んだ基板上に形成された誘電体
膜と、トレンチ内とその周辺部の誘電体膜上に形成され
たストレージノード電極と、トレンチに対応する位置で
トレンチの上側に形成された第１絶縁膜と、第１絶縁膜
上に形成されたゲート電極と、ゲート電極上に形成され
た第２絶縁膜と、ゲート電極の少なくとも一側面に形成
されたゲート絶縁膜と、ゲート絶縁膜を含んだ第１及び
第２絶縁膜の側面に形成された半導体層と、第１及び第
２絶縁膜の側面の半導体層に形成された不純物領域と、
を有する。
【０００６】本発明の半導体メモリ素子の製造方法は、
半導体基板をエッチングしてトレンチを形成する工程
と、トレンチを含んだ基板上に誘電体膜とストレージノ
ード用導電層を順次形成する工程と、トレンチに対応す
る導電層上に第１絶縁膜、ゲート電極、第２絶縁膜及び
連結層を形成する工程と、ゲート絶縁膜を形成させたゲ
ートの側面と、第１絶縁膜，第２絶縁膜及び連結層の側
面に半導体層を形成する工程と、半導体層と連結層をマ
スクとして導電層をエッチングしてストレージノードを
形成する工程と、第１及び第２絶縁膜の側面の半導体層
に不純物を形成する工程と、を有する。
半導体基板をエッチングしてトレンチを形成する工程
と、トレンチを含んだ基板上に誘電体膜とストレージノ
ード用導電層を順次形成する工程と、トレンチに対応す
る導電層上に第１絶縁膜、ゲート電極、第２絶縁膜及び
連結層を形成する工程と、ゲート絶縁膜を形成させたゲ
ートの側面と、第１絶縁膜，第２絶縁膜及び連結層の側
面に半導体層を形成する工程と、半導体層と連結層をマ
スクとして導電層をエッチングしてストレージノードを
形成する工程と、第１及び第２絶縁膜の側面の半導体層
に不純物を形成する工程と、を有する。
【０００７】
【発明の実施の形態】図２は本発明の第１実施形態によ
る半導体メモリ素子の断面構造を示す。図２を参照する
と、本発明のＤＲＡＭセルは半導体基板３０、キャパシ
タ部４０、転送トランジスタ部６０、及びビットライン
部に大きく分けられるが、これら構成要素が半導体基板
上に平面的に配列されたのではなく、半導体基板の同一
垂直線上に配列された構造を有する。
る半導体メモリ素子の断面構造を示す。図２を参照する
と、本発明のＤＲＡＭセルは半導体基板３０、キャパシ
タ部４０、転送トランジスタ部６０、及びビットライン
部に大きく分けられるが、これら構成要素が半導体基板
上に平面的に配列されたのではなく、半導体基板の同一
垂直線上に配列された構造を有する。
【０００８】即ち、半導体基板３０のトレンチ内にトレ
ンチ型キャパシタ４０が形成され、キャパシタコンタク
ト無しに自己整合的な形態で転送トランジスタ６０がキ
ャパシタ４０の上部に形成され、転送トランジスタ６０
上にビットライン部７０が形成されているので、ＤＲＡ
Ｍセルの構造要素が垂直状に配列された構造となる。
ンチ型キャパシタ４０が形成され、キャパシタコンタク
ト無しに自己整合的な形態で転送トランジスタ６０がキ
ャパシタ４０の上部に形成され、転送トランジスタ６０
上にビットライン部７０が形成されているので、ＤＲＡ
Ｍセルの構造要素が垂直状に配列された構造となる。
【０００９】ＤＲＡＭセルの構造を図２を参照して詳細
に説明する。半導体基板３０上には第１絶縁膜５１が形
成され、第１絶縁膜５１と半導体基板３０にトレンチ４
１が形成されている。トレンチ４１の内面と絶縁膜５１
の上面にキャパシタ誘電体膜４２とストレージノード４
４が形成されてキャパシタを形成する。キャパシタ誘電
体膜４２の下部の半導体基板３０はキャパシタのプレー
トとしての役割を果たす。トレンチ４１の上部にはトレ
ンチ４１の残り部分を全部満たすように厚く形成された
第２絶縁膜５２、第２絶縁膜５２の上部に順次形成され
たワードライン用ゲート６３、第３絶縁膜５３及び連結
層６４からなる積層構造物が形成された。
に説明する。半導体基板３０上には第１絶縁膜５１が形
成され、第１絶縁膜５１と半導体基板３０にトレンチ４
１が形成されている。トレンチ４１の内面と絶縁膜５１
の上面にキャパシタ誘電体膜４２とストレージノード４
４が形成されてキャパシタを形成する。キャパシタ誘電
体膜４２の下部の半導体基板３０はキャパシタのプレー
トとしての役割を果たす。トレンチ４１の上部にはトレ
ンチ４１の残り部分を全部満たすように厚く形成された
第２絶縁膜５２、第２絶縁膜５２の上部に順次形成され
たワードライン用ゲート６３、第３絶縁膜５３及び連結
層６４からなる積層構造物が形成された。
【００１０】転送トランジスタ６０は、連結層６４を除
いた積層構造物の両側に側壁スペーサの形態で形成され
たゲート絶縁膜６６と、前記ゲート絶縁膜６６を含むよ
うに積層構造物の両側に側壁スペーサ形態で形成された
チャンネル層６８と、チャンネル層のゲート６３の上下
両方内部に形成され、前記のキャパシタ４０のストレー
ジノード４４及び連結層６４を介してビットライン部７
０に各々連結されたソース／ドレーン領域のための高濃
度のｎ+ 型不純物領域６９−１、６９−２とからなる。
ビットライン部７０は、ビットラインコンタクトホール
を介して連結層６４に連結されたビットライン７１によ
り構成されている。
いた積層構造物の両側に側壁スペーサの形態で形成され
たゲート絶縁膜６６と、前記ゲート絶縁膜６６を含むよ
うに積層構造物の両側に側壁スペーサ形態で形成された
チャンネル層６８と、チャンネル層のゲート６３の上下
両方内部に形成され、前記のキャパシタ４０のストレー
ジノード４４及び連結層６４を介してビットライン部７
０に各々連結されたソース／ドレーン領域のための高濃
度のｎ+ 型不純物領域６９−１、６９−２とからなる。
ビットライン部７０は、ビットラインコンタクトホール
を介して連結層６４に連結されたビットライン７１によ
り構成されている。
【００１１】図３〜図６は図２に示す本発明のＤＲＡＭ
セルの製造工程図である。図３（Ａ）のようにｐ型半導
体基板３０上に第１絶縁膜５１として酸化膜を形成し、
図３（Ｂ）のように第１絶縁膜５１上に感光膜８１を塗
布した後、第１絶縁膜５１のトレンチが形成されるべき
部分が露出されるように感光膜８１をホトエッチングす
る。この感光膜８１をマスクとして第１絶縁膜５１をエ
ッチングし、次に露出した基板３０をエッチングしてト
レンチ４１を形成する。半導体基板３０上に第１絶縁膜
５１を形成する前に、半導体基板３０にｐ型不純物をド
ープしてウェル（図示せず）を形成し、このウェル内に
トレンチ４１を形成することもできる。
セルの製造工程図である。図３（Ａ）のようにｐ型半導
体基板３０上に第１絶縁膜５１として酸化膜を形成し、
図３（Ｂ）のように第１絶縁膜５１上に感光膜８１を塗
布した後、第１絶縁膜５１のトレンチが形成されるべき
部分が露出されるように感光膜８１をホトエッチングす
る。この感光膜８１をマスクとして第１絶縁膜５１をエ
ッチングし、次に露出した基板３０をエッチングしてト
レンチ４１を形成する。半導体基板３０上に第１絶縁膜
５１を形成する前に、半導体基板３０にｐ型不純物をド
ープしてウェル（図示せず）を形成し、このウェル内に
トレンチ４１を形成することもできる。
【００１２】図３（Ｃ）を参照する。感光膜８１を除去
し、トレンチ４１を形成させた第１絶縁膜５１の全表面
上にキャパシタ誘電体膜４２とキャパシタのストレージ
ノード用第１導電層４３を形成する。次に、第１導電層
４３上に第２絶縁膜５２を、トレンチが埋め込まれてそ
の表面が平坦化されるように厚く形成し、第２絶縁膜５
２上に転送トランジスタのゲート用第２導電層６１、第
３絶縁膜５３及び連結層用第３導電層６２を順次形成す
る。前記キャパシタ誘電体膜４２としてはＮＯ（Ｎｉｔ
ｒｉｄｅ−Ｏｘｉｄｅ）膜を使用し、第１導電層乃至第
３導電層４３、６１、６２としてはｎ+ 型の不純物のド
ープされたポリシリコン膜を使用することが好ましい。
し、トレンチ４１を形成させた第１絶縁膜５１の全表面
上にキャパシタ誘電体膜４２とキャパシタのストレージ
ノード用第１導電層４３を形成する。次に、第１導電層
４３上に第２絶縁膜５２を、トレンチが埋め込まれてそ
の表面が平坦化されるように厚く形成し、第２絶縁膜５
２上に転送トランジスタのゲート用第２導電層６１、第
３絶縁膜５３及び連結層用第３導電層６２を順次形成す
る。前記キャパシタ誘電体膜４２としてはＮＯ（Ｎｉｔ
ｒｉｄｅ−Ｏｘｉｄｅ）膜を使用し、第１導電層乃至第
３導電層４３、６１、６２としてはｎ+ 型の不純物のド
ープされたポリシリコン膜を使用することが好ましい。
【００１３】図４（Ｄ）に示すように、第３導電層６２
上に感光膜８２を塗布し、トレンチの上部にのみ残るよ
うに感光膜８２をホトエッチングし、感光膜８２をマス
クとして前記積層された層をエッチングして柱状の積層
構造物９０を形成する。積層構造物９０のうち、６３は
転送トランジスタのゲートであり、６４は後続工程で形
成される転送トランジスタのドレーン領域とビットライ
ンを互いに連結させるための連結層である。
上に感光膜８２を塗布し、トレンチの上部にのみ残るよ
うに感光膜８２をホトエッチングし、感光膜８２をマス
クとして前記積層された層をエッチングして柱状の積層
構造物９０を形成する。積層構造物９０のうち、６３は
転送トランジスタのゲートであり、６４は後続工程で形
成される転送トランジスタのドレーン領域とビットライ
ンを互いに連結させるための連結層である。
【００１４】図４（Ｅ）に示すように、感光膜８２を除
去し、ゲート絶縁膜のための酸化膜６５を積層構造物９
０を含んだ第１導電層４３の表面上に形成し、図４
（Ｆ）のように酸化膜６５をエッチバックして、連結層
６４を除いた積層構造物９０の両側に側壁スペーサ形態
のゲート絶縁膜６６を形成する。
去し、ゲート絶縁膜のための酸化膜６５を積層構造物９
０を含んだ第１導電層４３の表面上に形成し、図４
（Ｆ）のように酸化膜６５をエッチバックして、連結層
６４を除いた積層構造物９０の両側に側壁スペーサ形態
のゲート絶縁膜６６を形成する。
【００１５】図５（Ｇ）を参照する。ゲート絶縁膜６６
と連結層６４を形成させた第１導電層４３の表面上に単
結晶シリコン膜のような第４導電層６７を形成し、図５
（Ｈ）のように第４導電層６７を連結層６４の表面が現
れるまでエッチバックして、積層構造物９０の両側に側
壁スペーサ形態の転送トランジスタのチャンネル層６８
を形成する。チャンネル層６８は前記側壁スペーサ形態
のゲート絶縁膜６６を覆うように形成される。チャンネ
ル層６８の形成により積層構造物９０を構成する連結層
６４と第１導電層４３の上部表面が露出される。
と連結層６４を形成させた第１導電層４３の表面上に単
結晶シリコン膜のような第４導電層６７を形成し、図５
（Ｈ）のように第４導電層６７を連結層６４の表面が現
れるまでエッチバックして、積層構造物９０の両側に側
壁スペーサ形態の転送トランジスタのチャンネル層６８
を形成する。チャンネル層６８は前記側壁スペーサ形態
のゲート絶縁膜６６を覆うように形成される。チャンネ
ル層６８の形成により積層構造物９０を構成する連結層
６４と第１導電層４３の上部表面が露出される。
【００１６】積層構造物９０とチャンネル層６８とマス
クとして露出された第１導電層４３をエッチングして、
キャパシタのストレージノード４４を形成する（図６
（Ｃ）。ストレージノード４４を形成した後、熱処理工
程を行う。熱処理工程の結果、図６（Ｊ）のように、チ
ャンネル層６８と接触しているｎ+ ドープされたポリシ
リコン膜からなる連結層６４からｎ+ 型不純物がチャン
ネル層６８にイオン注入されて、チャンネル層６８内の
ゲート６３の一方の側に転送トランジスタ６０のドレー
ン領域６９−２が形成される。一方、チャンネル層６８
と直接接触しているｎ+ ドープされたポリシリコン膜か
らなるストレージノード４４からｎ+ 型不純物がチャン
ネル層６８にイオン注入されて、ゲート６３の他側のチ
ャンネル層６８内に転送トランジスタのソース領域６９
−１が形成される。ソース／ドレーン領域６９−１、６
９−２が形成されていないゲート６３の側面部分のチャ
ンネル層６８は転送トランジスタ６０のチャンネル領域
として作用する。
クとして露出された第１導電層４３をエッチングして、
キャパシタのストレージノード４４を形成する（図６
（Ｃ）。ストレージノード４４を形成した後、熱処理工
程を行う。熱処理工程の結果、図６（Ｊ）のように、チ
ャンネル層６８と接触しているｎ+ ドープされたポリシ
リコン膜からなる連結層６４からｎ+ 型不純物がチャン
ネル層６８にイオン注入されて、チャンネル層６８内の
ゲート６３の一方の側に転送トランジスタ６０のドレー
ン領域６９−２が形成される。一方、チャンネル層６８
と直接接触しているｎ+ ドープされたポリシリコン膜か
らなるストレージノード４４からｎ+ 型不純物がチャン
ネル層６８にイオン注入されて、ゲート６３の他側のチ
ャンネル層６８内に転送トランジスタのソース領域６９
−１が形成される。ソース／ドレーン領域６９−１、６
９−２が形成されていないゲート６３の側面部分のチャ
ンネル層６８は転送トランジスタ６０のチャンネル領域
として作用する。
【００１７】最後に図６（Ｋ）を参照すると、第４絶縁
膜としてＢＰＳＧ（Ｐｏｒｏｐｈｏｓｐｏ−Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）のような酸化膜５４を蒸着し、連
結層６４の上部表面が露出されるように酸化膜５４を選
択的に除去してビットラインコンタクトホールを形成す
る。次に、基板の全面にわたって金属を蒸着しパターニ
ングして、ビットラインコンタクトホールを介して連結
層６４と連結されるビットライン７１を形成する。これ
によって、本発明の第１実施形態のＤＲＡＭ素子が得ら
れる。ドレーン領域６９−２が連結層６４を介してビッ
トライン７１と連結されて転送トランジスタ部６０がビ
ットライン部７０と電気的に連結され、ソース領域６９
−１がストレージノード４４と連結されて転送トランジ
スタ部７０がキャパシタ部４０と電気的に連結されて、
ストレージノードコンタクトのための別の工程無しに自
己整合的な形態で連結される。
膜としてＢＰＳＧ（Ｐｏｒｏｐｈｏｓｐｏ−Ｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）のような酸化膜５４を蒸着し、連
結層６４の上部表面が露出されるように酸化膜５４を選
択的に除去してビットラインコンタクトホールを形成す
る。次に、基板の全面にわたって金属を蒸着しパターニ
ングして、ビットラインコンタクトホールを介して連結
層６４と連結されるビットライン７１を形成する。これ
によって、本発明の第１実施形態のＤＲＡＭ素子が得ら
れる。ドレーン領域６９−２が連結層６４を介してビッ
トライン７１と連結されて転送トランジスタ部６０がビ
ットライン部７０と電気的に連結され、ソース領域６９
−１がストレージノード４４と連結されて転送トランジ
スタ部７０がキャパシタ部４０と電気的に連結されて、
ストレージノードコンタクトのための別の工程無しに自
己整合的な形態で連結される。
【００１８】図７は本発明の他の実施形態によるＤＲＡ
Ｍ競るの断面構造図を示す。図７を用いた第２実施形態
によるＤＲＡＭセルは、図２に示した第１実施形態のＤ
ＲＡＭセルと比較してみると、トレンチ４１を含んだ基
板４０上に第１絶縁膜５１を形成することなく、基板上
に直接キャパシタの誘電体膜４２とストレージノード電
極４４とが形成された構造を有することが分かる。
Ｍ競るの断面構造図を示す。図７を用いた第２実施形態
によるＤＲＡＭセルは、図２に示した第１実施形態のＤ
ＲＡＭセルと比較してみると、トレンチ４１を含んだ基
板４０上に第１絶縁膜５１を形成することなく、基板上
に直接キャパシタの誘電体膜４２とストレージノード電
極４４とが形成された構造を有することが分かる。
【００１９】第２実施形態によるＤＲＡＭセルの製造方
法は、基板４０上に第１絶縁膜５１を形成することなく
直接感光膜８１を塗布し、パターニングしてトレンチが
形成されるべき部分の基板を露出させる。次に、露出さ
れた基板を感光膜８１をマスクとしてエッチングしてト
レンチ４１を形成し、トレンチ４１を含んだ基板４０上
に誘電体膜４２を形成し、その上にストレージノード用
導電層４３を順次形成する。以後の工程は先に示した第
１実施形態の製造工程と同一である。
法は、基板４０上に第１絶縁膜５１を形成することなく
直接感光膜８１を塗布し、パターニングしてトレンチが
形成されるべき部分の基板を露出させる。次に、露出さ
れた基板を感光膜８１をマスクとしてエッチングしてト
レンチ４１を形成し、トレンチ４１を含んだ基板４０上
に誘電体膜４２を形成し、その上にストレージノード用
導電層４３を順次形成する。以後の工程は先に示した第
１実施形態の製造工程と同一である。
【００２０】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＲＡＭ素子を構成するキャパシタがトレンチ構造で形成
され、転送トランジスタ及びビットラインがキャパシタ
と垂直方向に一直線上に位置するスタック形態で形成さ
れるので、従来のスタックキャパシタ構造より同一平面
構造におけるセルの占有面積を減少させる効果を得るこ
とができて高集積化に適しているという利点がある。さ
らに、本発明ではホトエッチングのみを用いて素子を隔
離させるので、ＬＯＣＯＳ等の素子隔離技術が要求され
ることなく、ソース／ドレーン領域を自己整合的な形態
で形成することができるので、素子の製造工程が従来よ
り一層容易であるという利点がある。
ＲＡＭ素子を構成するキャパシタがトレンチ構造で形成
され、転送トランジスタ及びビットラインがキャパシタ
と垂直方向に一直線上に位置するスタック形態で形成さ
れるので、従来のスタックキャパシタ構造より同一平面
構造におけるセルの占有面積を減少させる効果を得るこ
とができて高集積化に適しているという利点がある。さ
らに、本発明ではホトエッチングのみを用いて素子を隔
離させるので、ＬＯＣＯＳ等の素子隔離技術が要求され
ることなく、ソース／ドレーン領域を自己整合的な形態
で形成することができるので、素子の製造工程が従来よ
り一層容易であるという利点がある。
【図１】 従来のＤＲＡＭセルの断面構造図である。
【図２】 本発明の第１実施形態によるＤＲＡＭセルの
断面構造図である。
断面構造図である。
【図３】 図２のＤＲＡＭセルの製造工程図である。
【図４】 図２のＤＲＡＭセルの製造工程図である。
【図５】 図２のＤＲＡＭセルの製造工程図である。
【図６】 図２のＤＲＡＭセルの製造工程図である。
【図７】 本発明の第２実施形態によるＤＲＡＭセルの
断面構造図である。
断面構造図である。
３０…シリコン基板、４０…キャパシタ、６０…転送ト
ランジスタ、７０…ビットライン部、４１…トレンチ、
４２…キャパシタ誘電体膜、４３…ストレージノード、
５１〜５４…絶縁膜、８１〜８２…感光膜。
ランジスタ、７０…ビットライン部、４１…トレンチ、
４２…キャパシタ誘電体膜、４３…ストレージノード、
５１〜５４…絶縁膜、８１〜８２…感光膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−169475（ＪＰ，Ａ) 特開 昭64−25466（ＪＰ，Ａ) 特開 平４−212450（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (5)
- 【請求項１】 トレンチを有する半導体基板と、 トレンチを含んだ基板上に形成された誘電体膜と、 トレンチ内とトレンチ周辺部の誘電体膜上に形成された
ストレージノード電極と、 トレンチに対応する位置でトレンチの上側に形成された
第１絶縁膜と、 第１絶縁膜上に形成されたゲート電極と、 ゲート電極上に形成された第２絶縁膜と、 ゲート電極の少なくとも一側面に形成されたゲート絶縁
膜と、 ゲート絶縁膜を形成させたゲート電極の側面と第１及び
第２絶縁膜の側面に形成された半導体層と、 前記半導体層の第１及び第２絶縁膜の側面の部分に形成
された不純物領域と、前記半導体基板と前記誘電体膜との間に形成された絶縁
膜と、 を有することを特徴とする半導体メモリ素子。 - 【請求項２】 第２絶縁膜の側面の半導体層に形成され
た不純物領域と連結され、第２絶縁膜上に形成された連
結層をさらに含むことを特徴とする請求項１記載の半導
体メモリ素子。 - 【請求項３】 連結層にビットラインが接触されること
を特徴とする請求項２記載の半導体メモリ素子。 - 【請求項４】 半導体基板をエッチングしてトレンチを
形成する工程と、 トレンチを含んだ基板上に誘電体膜とストレージノード
用導電層を順次形成する工程と、 トレンチに対応する位置でトレンチの上側に第１絶縁
膜、ゲート電極、第２絶縁膜及び連結層を形成する工程
と、 ゲート絶縁膜を形成させたゲートの側面と第１絶縁膜、
第２絶縁膜及び連結層の側面に半導体層を形成する工程
と、 半導体層と連結層をマスクとして導電層をエッチングし
てストレージノードを形成する工程と、 半導体層の第１及び第２絶縁膜の側面の部分に不純物を
形成する工程と、 を含むことを特徴とする半導体メモリ素子の製造方法。 - 【請求項５】 不純物領域を形成する工程を行った後、
半導体層と連結層とを含んだ基板上に第３絶縁膜を形成
する工程と、 連結層上部の第３絶縁膜をエッチングしてコンタクトホ
ールを形成する工程と、 コンタクトホールを介して連結層と連結されるように、
第３絶縁膜上にビットラインを形成する工程と、 をさらに含むことを特徴とする請求項４記載の半導体メ
モリ素子の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR30587/1994 | 1994-11-21 | ||
| KR1019940030587A KR0151197B1 (ko) | 1994-11-21 | 1994-11-21 | 반도체 메모리장치 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH08213567A JPH08213567A (ja) | 1996-08-20 |
| JP2838677B2 true JP2838677B2 (ja) | 1998-12-16 |
Family
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Family Applications (1)
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| JP7315838A Expired - Fee Related JP2838677B2 (ja) | 1994-11-21 | 1995-11-10 | 半導体メモリ素子及びその製造方法 |
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| KR (1) | KR0151197B1 (ja) |
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| KR100301371B1 (ko) * | 1998-07-03 | 2001-10-27 | 윤종용 | 반도체메모리장치및그의제조방법 |
| US6262448B1 (en) * | 1999-04-30 | 2001-07-17 | Infineon Technologies North America Corp. | Memory cell having trench capacitor and vertical, dual-gated transistor |
| US6743301B2 (en) * | 1999-12-24 | 2004-06-01 | mFSI Ltd. | Substrate treatment process and apparatus |
| US6426259B1 (en) * | 2000-11-15 | 2002-07-30 | Advanced Micro Devices, Inc. | Vertical field effect transistor with metal oxide as sidewall gate insulator |
| FR2822293B1 (fr) * | 2001-03-13 | 2007-03-23 | Nat Inst Of Advanced Ind Scien | Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier |
| US6566190B2 (en) * | 2001-08-30 | 2003-05-20 | Promos Technologies, Inc. | Vertical internally-connected trench cell (V-ICTC) and formation method for semiconductor memory devices |
| US7244977B2 (en) * | 2001-10-24 | 2007-07-17 | Elpida Memory, Inc. | Longitudinal MISFET manufacturing method, longitudinal MISFET, semiconductor storage device manufacturing method, and semiconductor storage device |
| JP2003133437A (ja) * | 2001-10-24 | 2003-05-09 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2003142604A (ja) * | 2001-11-05 | 2003-05-16 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| WO2007027169A2 (en) * | 2005-08-30 | 2007-03-08 | University Of South Florida | Method of manufacturing silicon topological capacitors |
| TWI269434B (en) * | 2005-02-05 | 2006-12-21 | Nanya Technology Corp | Memory device with vertical transistor and trench capacitor and fabrication method thereof |
| KR101131967B1 (ko) * | 2010-01-29 | 2012-04-05 | 주식회사 하이닉스반도체 | 수직채널을 구비한 반도체 장치 및 그 제조방법 |
| KR101145313B1 (ko) * | 2010-12-31 | 2012-05-14 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| US10181472B1 (en) * | 2017-10-26 | 2019-01-15 | Nanya Technology Corporation | Memory cell with vertical transistor |
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|---|---|---|---|---|
| JPH0691216B2 (ja) * | 1986-01-22 | 1994-11-14 | 日本電気株式会社 | 半導体記憶装置 |
| JPS6425466A (en) * | 1987-07-21 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Semiconductor memory cell |
| JPH04212450A (ja) * | 1990-04-11 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0775247B2 (ja) * | 1990-05-28 | 1995-08-09 | 株式会社東芝 | 半導体記憶装置 |
| JP3158462B2 (ja) * | 1991-03-11 | 2001-04-23 | 松下電器産業株式会社 | 半導体記憶装置及びその製造方法 |
| JP3405553B2 (ja) * | 1991-12-06 | 2003-05-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH07130871A (ja) * | 1993-06-28 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
-
1994
- 1994-11-21 KR KR1019940030587A patent/KR0151197B1/ko not_active IP Right Cessation
-
1995
- 1995-11-10 JP JP7315838A patent/JP2838677B2/ja not_active Expired - Fee Related
- 1995-11-21 US US08/561,477 patent/US5821579A/en not_active Expired - Lifetime
-
1998
- 1998-07-07 US US09/111,287 patent/US5920777A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5920777A (en) | 1999-07-06 |
| KR960019727A (ko) | 1996-06-17 |
| KR0151197B1 (ko) | 1998-10-01 |
| US5821579A (en) | 1998-10-13 |
| JPH08213567A (ja) | 1996-08-20 |
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