JPH02281663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02281663A JPH02281663A JP2069896A JP6989690A JPH02281663A JP H02281663 A JPH02281663 A JP H02281663A JP 2069896 A JP2069896 A JP 2069896A JP 6989690 A JP6989690 A JP 6989690A JP H02281663 A JPH02281663 A JP H02281663A
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的書込み可能電気的消去可能記憶セルを
製作する分野に関するものであり、特に熱電子劣化の影
響を受けるそれらセルに関する。
製作する分野に関するものであり、特に熱電子劣化の影
響を受けるそれらセルに関する。
熱電子によるｎチャンネルＭＯ８Ｆ’ＥＴの劣化は現在
および将来のＶＬＳ１回路において、装置が小形化され
てチャンネル電界が絶えず増大しているため、重大な関
心事になっている。ホットキャリヤー劣化の影響は電子
なだれ注入、チャンネル注入、フアツジ〜・ノルトノ・
イム・トンネル現象、基板からの熱電子注入、などのよ
うな電荷転送機構に依拠している装置の信頼性にとって
特に重大である。この部類の装置に入るものには電気的
書込み可能固定記憶装置（ＥＰＲＯＭ）の他に電気的書
込み可能電気的消去可能記憶装置（ＥＥＰＲＯＭ）があ
る。
および将来のＶＬＳ１回路において、装置が小形化され
てチャンネル電界が絶えず増大しているため、重大な関
心事になっている。ホットキャリヤー劣化の影響は電子
なだれ注入、チャンネル注入、フアツジ〜・ノルトノ・
イム・トンネル現象、基板からの熱電子注入、などのよ
うな電荷転送機構に依拠している装置の信頼性にとって
特に重大である。この部類の装置に入るものには電気的
書込み可能固定記憶装置（ＥＰＲＯＭ）の他に電気的書
込み可能電気的消去可能記憶装置（ＥＥＰＲＯＭ）があ
る。
フラッシュ記憶装置（たとえば、ＥＥＰＲＯＭ）は、電
気的書込みおよび消去中に各セル内に発生する全く多数
の熱電子が存在するという事実のため、劣化効果に対し
て特に敏感である。これらフラッシュ記憶装ｆにおいて
は、熱電子の動作は極限にまで押し進められる。たとえ
ば、フラッシュ記憶装置の反復操作中（すなわち、装置
が繰返して書き込まれ且つ消去されるとき）、かなシな
数の基板熱電子がドレイン領域を浮遊ゲートから分離し
ている絶縁ゲート酸化物層に捕えられる。フラッシュ記
憶装置が受ける反復操作の数が多くなれば、ゲート酸化
物に捕見られるキャリヤーの数も多くなる。
気的書込みおよび消去中に各セル内に発生する全く多数
の熱電子が存在するという事実のため、劣化効果に対し
て特に敏感である。これらフラッシュ記憶装ｆにおいて
は、熱電子の動作は極限にまで押し進められる。たとえ
ば、フラッシュ記憶装置の反復操作中（すなわち、装置
が繰返して書き込まれ且つ消去されるとき）、かなシな
数の基板熱電子がドレイン領域を浮遊ゲートから分離し
ている絶縁ゲート酸化物層に捕えられる。フラッシュ記
憶装置が受ける反復操作の数が多くなれば、ゲート酸化
物に捕見られるキャリヤーの数も多くなる。
熱電子劣化効果はフラッシュ記憶装置においては二つの
様式で観察されることが甚だ多い。最も注目すべきは、
所定の記憶装置アレイに対する消去／書込み時間がその
通常の限界をはるかに超えて増大することである。この
現象はしばしば「消去時間／書込み時間増大」と言われ
る。これは、装置が反復操作されるにつれて、プレイ全
体を完全に充電または放電するために一層大量の消去／
書込み時間を各後続のサイクルに割当てなければならな
いことを意味する。
様式で観察されることが甚だ多い。最も注目すべきは、
所定の記憶装置アレイに対する消去／書込み時間がその
通常の限界をはるかに超えて増大することである。この
現象はしばしば「消去時間／書込み時間増大」と言われ
る。これは、装置が反復操作されるにつれて、プレイ全
体を完全に充電または放電するために一層大量の消去／
書込み時間を各後続のサイクルに割当てなければならな
いことを意味する。
フラッシュ記憶装置アレイにおいて劣化効果が現われる
第２の様式は記憶装置を信頼できなくする過大な（「見
掛けの」）電荷損失の形によるものである。すなわち、
装置が最初「見掛は上」正しいレベルに書込まれていて
も、時間と共にその書込みレベルが信頼できる動作の限
界よシ下ることがある。この「見掛けの」電荷損失は広
範な書込み／消去サイクルの後装置の相互コンダクタン
スが変ることによシ生ずる。
第２の様式は記憶装置を信頼できなくする過大な（「見
掛けの」）電荷損失の形によるものである。すなわち、
装置が最初「見掛は上」正しいレベルに書込まれていて
も、時間と共にその書込みレベルが信頼できる動作の限
界よシ下ることがある。この「見掛けの」電荷損失は広
範な書込み／消去サイクルの後装置の相互コンダクタン
スが変ることによシ生ずる。
装置劣化の正確な機構はまだわかっていないが、多数の
研究によってこれは水素に関連する界面状態の発生に違
いないということがわかっている。
研究によってこれは水素に関連する界面状態の発生に違
いないということがわかっている。
この理論は、各種処理段階−最終アニーリング段階を含
む一部に水素が装置に取シ込まれることを示している。
む一部に水素が装置に取シ込まれることを示している。
装置に導入される可能性のある水素の一つの源は水素富
有不動態化層であり、これは典型的には成る形の酸化物
または窒化物（たとえば、酸窒化物が普通使用される）
から構成されている。
有不動態化層であり、これは典型的には成る形の酸化物
または窒化物（たとえば、酸窒化物が普通使用される）
から構成されている。
ＭＯ８装置の熱電子安定性を改良する多数の方法が示さ
れている。たとえば、研究者の１グループは、チャンネ
ルの電界強度を下げる目的で、ドレインに勾配をつける
ことによシ、マたはドーピングのレベルを軽くすること
によシトレインのドーピングプロフィルを修正して成功
した。しかし、これら電界低下構造を使用しても、熱電
子による劣化はなお存続することがある。
れている。たとえば、研究者の１グループは、チャンネ
ルの電界強度を下げる目的で、ドレインに勾配をつける
ことによシ、マたはドーピングのレベルを軽くすること
によシトレインのドーピングプロフィルを修正して成功
した。しかし、これら電界低下構造を使用しても、熱電
子による劣化はなお存続することがある。
ＩＥＤＡＩＩ８８の２２頁から始まるＳ、Ｙｏａｈｉｄ
ａ等による「水素閉塞ｐ−５ｔｏによるホットキャリヤ
ー劣化に対する耐久性の改良」という標題で開示された
論文では、熱電子問題の救済策としてプラズマ酸化シリ
コンの使用が提案され九。その著者等は水素に対する閉
塞の効果は水素原子をプラズマ酸化シリコン層に存在す
るタンクリングボンドで捕えることにより生ずると信じ
ている。プラズマ酸化シリコンは水素を捕え且つ閉塞す
るすぐれた能力を有することが示された。
ａ等による「水素閉塞ｐ−５ｔｏによるホットキャリヤ
ー劣化に対する耐久性の改良」という標題で開示された
論文では、熱電子問題の救済策としてプラズマ酸化シリ
コンの使用が提案され九。その著者等は水素に対する閉
塞の効果は水素原子をプラズマ酸化シリコン層に存在す
るタンクリングボンドで捕えることにより生ずると信じ
ている。プラズマ酸化シリコンは水素を捕え且つ閉塞す
るすぐれた能力を有することが示された。
通常の水素雰囲気中ではなく、窒素雰囲気中で最終アニ
ールを行う別の技法は、Ｆ−Ｃ，Ｈｓｕ 等がＩＥＥＥ
エレクトロン・デバイス・レターズ、ｖｏｌ、 ＢＤＬ
６、Ｎａ７ （ａ９８５年７月）に「熱電子による
ＭＯＳＦＥＴの劣化に有効な最終了ニール」と題する論
文で開示している。この論文は、一定の装置の水素含有
量を窒素雰囲気内で最終アニールを行うことによシ減ら
すことができることを報告している。このようにして、
熱電子劣化を無視できるレベルＫまで抑制することがで
きる。水素含有量が低くなればＨｓｕ等が報告している
ように劣化が低くなる。これらの結果は熱電子による装
置劣化について水素モデルを強く支持している。
ールを行う別の技法は、Ｆ−Ｃ，Ｈｓｕ 等がＩＥＥＥ
エレクトロン・デバイス・レターズ、ｖｏｌ、 ＢＤＬ
６、Ｎａ７ （ａ９８５年７月）に「熱電子による
ＭＯＳＦＥＴの劣化に有効な最終了ニール」と題する論
文で開示している。この論文は、一定の装置の水素含有
量を窒素雰囲気内で最終アニールを行うことによシ減ら
すことができることを報告している。このようにして、
熱電子劣化を無視できるレベルＫまで抑制することがで
きる。水素含有量が低くなればＨｓｕ等が報告している
ように劣化が低くなる。これらの結果は熱電子による装
置劣化について水素モデルを強く支持している。
長時間窒素アニールを利用することを教示している他の
技法は、Ｓｈｕｏ−Ｔｕｎｇ Ｃｈａｎ等がＩ ＥＥＥ
エレクトロン・デバイス・レターズ、マｏ１．９、ｋ５
（ａ９８８年５月）に「溝足な熱電子信頼性はる酸化
物電荷捕捉の低減およびチタン・サリサイド法によシ製
作したサブマイクロメートルＭＯ８装置」と題する論文
で開示している。窒素アニールはチタン拳サリサイド（
自己整合シリサイド）法と関連して説明されている。こ
の方法はシリコン−ゲート装置のソース・ドレイン抵抗
を下げる新しい手法である。チタン・シリサイドは装置
のゲート電極を形成している。著者はチタンスパッタリ
ングが界面状態を発生することによりシリコン書酸化物
界面で放射損傷を生ずる可能性があることを見出した。
技法は、Ｓｈｕｏ−Ｔｕｎｇ Ｃｈａｎ等がＩ ＥＥＥ
エレクトロン・デバイス・レターズ、マｏ１．９、ｋ５
（ａ９８８年５月）に「溝足な熱電子信頼性はる酸化
物電荷捕捉の低減およびチタン・サリサイド法によシ製
作したサブマイクロメートルＭＯ８装置」と題する論文
で開示している。窒素アニールはチタン拳サリサイド（
自己整合シリサイド）法と関連して説明されている。こ
の方法はシリコン−ゲート装置のソース・ドレイン抵抗
を下げる新しい手法である。チタン・シリサイドは装置
のゲート電極を形成している。著者はチタンスパッタリ
ングが界面状態を発生することによりシリコン書酸化物
界面で放射損傷を生ずる可能性があることを見出した。
典型的に、水素アニールはこの放射損傷を除去するのに
行われた。著者は、水素ではなく窒素を使用すれば、ア
ニールにより生ずる熱電子劣化は低くなることを明らか
Ｋした。
行われた。著者は、水素ではなく窒素を使用すれば、ア
ニールにより生ずる熱電子劣化は低くなることを明らか
Ｋした。
これら上述の技法の幾つかを使用しても、フラッシュ記
憶装置の熱電子応力は非常に重大な問題として残る。特
にフラッシュ記憶装置を更に反復回数の多い用途に使用
した場合にそうである。ここではそれら記憶装置は消去
時間の増大や酸化物層への過大な電荷の捕捉を生ぜずに
多数回反復動作できる能力を備えていなければならない
。
憶装置の熱電子応力は非常に重大な問題として残る。特
にフラッシュ記憶装置を更に反復回数の多い用途に使用
した場合にそうである。ここではそれら記憶装置は消去
時間の増大や酸化物層への過大な電荷の捕捉を生ぜずに
多数回反復動作できる能力を備えていなければならない
。
本発明は、下層を成し且つ通常のメタリゼーシヨン層と
全般的に一致するチタンの障壁層を堆積することを含む
フラッシュ記憶装置を製作する方法を提供する。このチ
タン障壁層は意図的にシリサイドに変換されるのではな
く、実際に相互接続メタリゼーシヨン物質の一部を形成
している。この障壁層があることによシネ動態化層に存
在する水素が記憶装置のゲート酸化物領域で生ずる連続
電荷移動と相互作用することがなくなる。本発明の方法
を使用すれば、消去時間の増大が無視できるようになる
と共にフラッシュ記憶装置の信頼性が実質的に向上する
。
全般的に一致するチタンの障壁層を堆積することを含む
フラッシュ記憶装置を製作する方法を提供する。このチ
タン障壁層は意図的にシリサイドに変換されるのではな
く、実際に相互接続メタリゼーシヨン物質の一部を形成
している。この障壁層があることによシネ動態化層に存
在する水素が記憶装置のゲート酸化物領域で生ずる連続
電荷移動と相互作用することがなくなる。本発明の方法
を使用すれば、消去時間の増大が無視できるようになる
と共にフラッシュ記憶装置の信頼性が実質的に向上する
。
電界効果半導体装置の熱電子による劣化の影響を低減す
る方法を開示する。本発明の方法は、不動態化層を堆積
する前に半導体装置の少くとも能動領域を覆って保護障
壁金属層を堆積することを含む。障壁金属層は、その存
在が熱電子装置に有害な影響を及ぼすことがわかってい
る水素に対して親和性を有する物質から構成すべきであ
る。好適実施例ではチタン層が１５００ Ａの厚さに堆
積され、この層には記憶装置プレイ内にビット線を形成
するアルミニウムメタリゼーシヨン層のものと一致する
縁がおる。チタン障壁層は装置のドレイン領域と接触し
、これによりミ気的接続を行っている。本発明によシ教
示される方法を利用することにより、消去時間増大およ
び過大電荷損失がフラッシュ記憶装置において実質的に
低減される。
る方法を開示する。本発明の方法は、不動態化層を堆積
する前に半導体装置の少くとも能動領域を覆って保護障
壁金属層を堆積することを含む。障壁金属層は、その存
在が熱電子装置に有害な影響を及ぼすことがわかってい
る水素に対して親和性を有する物質から構成すべきであ
る。好適実施例ではチタン層が１５００ Ａの厚さに堆
積され、この層には記憶装置プレイ内にビット線を形成
するアルミニウムメタリゼーシヨン層のものと一致する
縁がおる。チタン障壁層は装置のドレイン領域と接触し
、これによりミ気的接続を行っている。本発明によシ教
示される方法を利用することにより、消去時間増大およ
び過大電荷損失がフラッシュ記憶装置において実質的に
低減される。
熱電子による劣化の影響を低減する、電界効果装置を製
作する方法を開示する。以下の説明で、本発明を完全に
理解するために、厚さ、組成、などのような特定の細目
を多数示す。しかしながら、当業者にはこれら特定の細
目は本発明を実行するのに不可欠のものではないことが
明らかであろう。
作する方法を開示する。以下の説明で、本発明を完全に
理解するために、厚さ、組成、などのような特定の細目
を多数示す。しかしながら、当業者にはこれら特定の細
目は本発明を実行するのに不可欠のものではないことが
明らかであろう。
他の例では、本発明を不必要に不明瞭にしないために周
知の処理段階は示さなかった。
知の処理段階は示さなかった。
本発明の記憶セルは金属酸化物半導体（ＭＯＳ）技術を
採用して製作される。採用した特定の処理は本発明にと
って重要ではない。それは、本発明は熱電子劣化効果を
受ける装置の製作を目的とする如何なる手順にも容易に
採用されるからである。
採用して製作される。採用した特定の処理は本発明にと
って重要ではない。それは、本発明は熱電子劣化効果を
受ける装置の製作を目的とする如何なる手順にも容易に
採用されるからである。
好適実施例では、本発明の方法は、基板と浮遊ゲート部
材との間のキャリヤーの熱電子注入、またはトンネル現
象に依拠するフラッシュ記憶装置（すなわち、ＥＥＰＲ
ＯＭ）またはアレイを製作する手順に関連して利用され
ている。
材との間のキャリヤーの熱電子注入、またはトンネル現
象に依拠するフラッシュ記憶装置（すなわち、ＥＥＰＲ
ＯＭ）またはアレイを製作する手順に関連して利用され
ている。
前に述べ九とおシ、フラッシュ記憶装置を反復動作させ
ると浮遊ゲートからの電荷損失および対応する装置性態
の劣化を生ずる。この現象は一部は電界効果装置の能動
領域に水素が導入されることに起因すると信ぜられてい
る。水素の存在は界面状態の発生を高め、装置の劣化を
生ずる。フラッシュ記憶装置のほとんどは能動領域およ
びチャンネル領域がアルミニウムメタリゼーシヨン層で
覆われるように通常製作されるが、水素原子は金属線間
にある開い九隙間を通してこのメタリゼーシヨン層の下
にやはり拡散することができる。
ると浮遊ゲートからの電荷損失および対応する装置性態
の劣化を生ずる。この現象は一部は電界効果装置の能動
領域に水素が導入されることに起因すると信ぜられてい
る。水素の存在は界面状態の発生を高め、装置の劣化を
生ずる。フラッシュ記憶装置のほとんどは能動領域およ
びチャンネル領域がアルミニウムメタリゼーシヨン層で
覆われるように通常製作されるが、水素原子は金属線間
にある開い九隙間を通してこのメタリゼーシヨン層の下
にやはり拡散することができる。
さて第１図を参照すると、この好適実施例の方法を利用
して製作されたフラッシュ記憶装置セルが示されている
。第１図のフラッシュ記憶装置を製作するのに使用され
るメタリゼーシヨン段階までの処理段階は好適には、本
発明の譲渡人に譲渡されている、１９８６年８月４日出
願の「低電圧ＥＥＰＲＯＭセル」と題する、同時係属中
の米国特許出願第３９２，４４６号に開示されている段
階と同じでめシ、この開示をここに参照により取入れて
らる。
して製作されたフラッシュ記憶装置セルが示されている
。第１図のフラッシュ記憶装置を製作するのに使用され
るメタリゼーシヨン段階までの処理段階は好適には、本
発明の譲渡人に譲渡されている、１９８６年８月４日出
願の「低電圧ＥＥＰＲＯＭセル」と題する、同時係属中
の米国特許出願第３９２，４４６号に開示されている段
階と同じでめシ、この開示をここに参照により取入れて
らる。
簡潔に言えば、この好適実施例の記憶セルはｐ型シリコ
ン基板１３の上に製作される。結晶方位（ａ００）を刑
焔塵＜ドープした基板（３８乃至３６Ω−ｃＩＲ）と共
に使用する。窒化シリコンのマスキング層を使用して、
フィールド酸化物（分離）領域１５を先づ画定し、次に
フィールド酸化物を約７５０ＯＡの厚さに成長させる。
ン基板１３の上に製作される。結晶方位（ａ００）を刑
焔塵＜ドープした基板（３８乃至３６Ω−ｃＩＲ）と共
に使用する。窒化シリコンのマスキング層を使用して、
フィールド酸化物（分離）領域１５を先づ画定し、次に
フィールド酸化物を約７５０ＯＡの厚さに成長させる。
フィールド酸化物領域の形成に続き、高級トンネル酸化
物２４を基板のチャンネル領域の上に熱成長させる。ト
ンネル領域酸化物の厚さは約１００１でおる。その後、
燐ドープ多績晶シリコン（ポリシリコン）層１６を堆積
し、各記憶セルの浮遊ゲートを続いて形成することにな
る平行縞のパターンに食刻する。熱成長誘電体層２２を
層１６の上に成長させてから、ポリシリコン１７の第２
の層を堆積し、層１６のものに全般的に垂直な平行縞状
に食刻する。第２の層１Ｔは記憶装置の制御ゲートを画
定し、下層１６を食刻するマスクとして利用される。層
１６は装置の浮遊ゲートを形成する。制御ゲート部材１
７はセルの能動チャンネル領域１２の上に広がっておシ
、次のセルのトンネル領域を超えて延び、これによυア
レイ内の語線を形成している。
物２４を基板のチャンネル領域の上に熱成長させる。ト
ンネル領域酸化物の厚さは約１００１でおる。その後、
燐ドープ多績晶シリコン（ポリシリコン）層１６を堆積
し、各記憶セルの浮遊ゲートを続いて形成することにな
る平行縞のパターンに食刻する。熱成長誘電体層２２を
層１６の上に成長させてから、ポリシリコン１７の第２
の層を堆積し、層１６のものに全般的に垂直な平行縞状
に食刻する。第２の層１Ｔは記憶装置の制御ゲートを画
定し、下層１６を食刻するマスクとして利用される。層
１６は装置の浮遊ゲートを形成する。制御ゲート部材１
７はセルの能動チャンネル領域１２の上に広がっておシ
、次のセルのトンネル領域を超えて延び、これによυア
レイ内の語線を形成している。
セルのソース領域およびドレイン領域は第２ポリ層１７
を画定してから形成する。最初に、砒素の注入を行って
比較的浅いソース・ドレイン領域を形成する。好適実施
例では、砒素の注入は６０に・Ｖで４ Ｘ １０１６原
子／ｃｒｌのレベルまで行う。ソース領域は５ＱｋｅＶ
で６ Ｘ １０１４原子／ｄの濃度まで別の燐注入を受
ける。これは、燐はシリコン内に拡散しやすいので、比
較的深い燐ソース接合を形成するこの注入によシソース
側はドレイン側よりドーパント濃度の勾配が深く且つゆ
るやかになる。代りにこれらの領域を通常の拡散段階に
形成することができる。第１図に示すように電気的消去
中に基板電流を減らすにはソース領域１１にもつと深い
注入を行う。（領域１１はフラッシュ記憶装置アレイ内
部の共通のソースを表わす。）ソース領域およびドレイ
ン領域を形成してから、熱酸化物層２３をソース／ドレ
イン表面およびポリゲート表面の上に成長させる。次に
ＣＶＤ誘電体膜１８を熱酸化物の上面に堆積して装置を
平面化する。
を画定してから形成する。最初に、砒素の注入を行って
比較的浅いソース・ドレイン領域を形成する。好適実施
例では、砒素の注入は６０に・Ｖで４ Ｘ １０１６原
子／ｃｒｌのレベルまで行う。ソース領域は５ＱｋｅＶ
で６ Ｘ １０１４原子／ｄの濃度まで別の燐注入を受
ける。これは、燐はシリコン内に拡散しやすいので、比
較的深い燐ソース接合を形成するこの注入によシソース
側はドレイン側よりドーパント濃度の勾配が深く且つゆ
るやかになる。代りにこれらの領域を通常の拡散段階に
形成することができる。第１図に示すように電気的消去
中に基板電流を減らすにはソース領域１１にもつと深い
注入を行う。（領域１１はフラッシュ記憶装置アレイ内
部の共通のソースを表わす。）ソース領域およびドレイ
ン領域を形成してから、熱酸化物層２３をソース／ドレ
イン表面およびポリゲート表面の上に成長させる。次に
ＣＶＤ誘電体膜１８を熱酸化物の上面に堆積して装置を
平面化する。
ドレイン接触を開くには、装置をマスクし、ドレイン領
域直上のシリコンの区域が露出するまで食刻する。これ
は第１図のドレイン接触領域１４となる。従来技術の手
順では、アルミニウムのメタリゼーシヨン層２０を通常
装置上に堆積してドレイン領域を接続し、記憶装置アレ
イのビット線を形成する。しかし、本発明の方法によれ
ば、障壁金属層１９をアルミニウム堆積の直前に堆積す
る。この障壁層は装置の能動領域およびチャンネル領域
を完全に覆って広がっている。好適実施例では、障壁金
属層１９はアルミニウム金属層２０と同時にパターン化
されるので層１９および２０の縁は実質的に一致する。
域直上のシリコンの区域が露出するまで食刻する。これ
は第１図のドレイン接触領域１４となる。従来技術の手
順では、アルミニウムのメタリゼーシヨン層２０を通常
装置上に堆積してドレイン領域を接続し、記憶装置アレ
イのビット線を形成する。しかし、本発明の方法によれ
ば、障壁金属層１９をアルミニウム堆積の直前に堆積す
る。この障壁層は装置の能動領域およびチャンネル領域
を完全に覆って広がっている。好適実施例では、障壁金
属層１９はアルミニウム金属層２０と同時にパターン化
されるので層１９および２０の縁は実質的に一致する。
代夛に、障壁層１９および金属層２０を別のマスキング
段階を行って画定することができる。最後に、装置全体
全絶縁層２１により不動態化するが、この絶縁層２１は
この実施例では酸窒化物から構成されている。
段階を行って画定することができる。最後に、装置全体
全絶縁層２１により不動態化するが、この絶縁層２１は
この実施例では酸窒化物から構成されている。
障壁金属層１９は水素原子に対して親和性を有する物質
から構成されている。このようＫして、障壁金属層１９
は水素に対して「ブロック」または「ゲッター」として
働き一水素が装置の能動領域またはチャンネル領域に拡
散するの？効果的に防止する。半導体手順における水素
原子の普通の一つの源は典型的に酸化シリコンまたは酸
窒化物を圧縮する不動態化層２１である。水素に対して
一定の親和性を有する障壁金属層が無ければ、水素原子
はメタリゼーシヨン層の下に（一般にはメタリゼーシヨ
ン／フィールド酸化物の境界で）容易に拡散し、次いで
チャンネル領域１２に移動する。その領域で水素原子は
循環操作中の過大電荷損失の原因の一部を成す界面状態
を発生する。
から構成されている。このようＫして、障壁金属層１９
は水素に対して「ブロック」または「ゲッター」として
働き一水素が装置の能動領域またはチャンネル領域に拡
散するの？効果的に防止する。半導体手順における水素
原子の普通の一つの源は典型的に酸化シリコンまたは酸
窒化物を圧縮する不動態化層２１である。水素に対して
一定の親和性を有する障壁金属層が無ければ、水素原子
はメタリゼーシヨン層の下に（一般にはメタリゼーシヨ
ン／フィールド酸化物の境界で）容易に拡散し、次いで
チャンネル領域１２に移動する。その領域で水素原子は
循環操作中の過大電荷損失の原因の一部を成す界面状態
を発生する。
現在のところ好適な実施例においては、層１９はチタン
から構成されている。窒化チタンまたはチタンタングス
テンのような他のチタン富有化合物も使用することがで
きる。基本的には、水素に対して親和性を有する、また
は水素を捕える充分な数のダングリングボンドがある、
金属ならどれでも採用することができる。好適実施例の
チタンの厚さは厚さ１ミクロンのアルミニウム層に対し
て約ｘｓｏｏＸである。ｔｏｏＸよシ大きければどんな
厚さでも熱電子反復動作に関連する劣化の影響を適切に
低減するには充分であると信ぜられている。
から構成されている。窒化チタンまたはチタンタングス
テンのような他のチタン富有化合物も使用することがで
きる。基本的には、水素に対して親和性を有する、また
は水素を捕える充分な数のダングリングボンドがある、
金属ならどれでも採用することができる。好適実施例の
チタンの厚さは厚さ１ミクロンのアルミニウム層に対し
て約ｘｓｏｏＸである。ｔｏｏＸよシ大きければどんな
厚さでも熱電子反復動作に関連する劣化の影響を適切に
低減するには充分であると信ぜられている。
前述のとおシ、障壁メタリゼーシヨン層１９はメタリゼ
ーシヨン１１２０を堆積する直前に形成される。この障
壁金属層はどんな数の周知の堆積技法を用いても堆積す
ることができる。たとえば、好適実施例ではチタンはウ
エーノ・上にスパッターされる。次にアルミニウムをウ
エーノ・上に堆積し、チタンおよびアルミニウムを共に
同時にパターン化して相互接続線（たとえば、ビット線
）を形成する。
ーシヨン１１２０を堆積する直前に形成される。この障
壁金属層はどんな数の周知の堆積技法を用いても堆積す
ることができる。たとえば、好適実施例ではチタンはウ
エーノ・上にスパッターされる。次にアルミニウムをウ
エーノ・上に堆積し、チタンおよびアルミニウムを共に
同時にパターン化して相互接続線（たとえば、ビット線
）を形成する。
従来技術の手順には、アルミニウムのシリコン内への移
動を防止し、ドレイン領域との電気接触抵抗を低くする
目的でチタンタングステンをドレイン接触の近傍に堆積
するものがあることに注目すべきである。しかしながら
、これらの手順ではタングステンのパターンは通常接触
開口の緑を超えて広がらない。逆に、本発明ではチタン
障壁層１９が電界効果装置の能動部分を横断して広がシ
、一般にアルミニウムメタリゼーシヨン層２０と一致し
て形成されている。これは水素原子が装置に入シ込むの
を防止するという障壁１としての目的に一致している。
動を防止し、ドレイン領域との電気接触抵抗を低くする
目的でチタンタングステンをドレイン接触の近傍に堆積
するものがあることに注目すべきである。しかしながら
、これらの手順ではタングステンのパターンは通常接触
開口の緑を超えて広がらない。逆に、本発明ではチタン
障壁層１９が電界効果装置の能動部分を横断して広がシ
、一般にアルミニウムメタリゼーシヨン層２０と一致し
て形成されている。これは水素原子が装置に入シ込むの
を防止するという障壁１としての目的に一致している。
第２図は第１図に示すフラッシュ記憶装置セルの上面図
である。浮遊ゲート部材は斜線を施した領域１６で示し
てら）、一方制御ゲート部材を形成する層１７はアレイ
内に語線を形成して示しである。ポリシリコンの語線１
７に垂直にアルミニウム金属層２０によシ形成されたビ
ット線がある。
である。浮遊ゲート部材は斜線を施した領域１６で示し
てら）、一方制御ゲート部材を形成する層１７はアレイ
内に語線を形成して示しである。ポリシリコンの語線１
７に垂直にアルミニウム金属層２０によシ形成されたビ
ット線がある。
チタン障壁層は層１９として再び示してらる。（図解の
目的で層１９および２０の縁はわずか離して示しである
。好適実施例では、両層は同時に食刻されるのでそれら
の縁は実質上一致している。、）フラッシュ記憶装置の
チャンネル領域および能動領域を覆って保護金属の隣接
シートまたはブランケットを形成することによシ、チタ
ン層１９は酸化物領域２２〜２４に拡散する可能性のめ
る水素の量がかな夛減少する。このようにして、障壁層
１９は浮遊ゲート１６とドレイン１０との間のトンネル
作用領域における酸化物２４の完全さを保つように働く
。本発明によシ教示される方法を使用することＫよυ第
１図および第２図に示すフラツシ二ＥＦＲＯＭセルは、
通常熱電子装置に関連する劣化の影響を受けることなく
反復動作させることができる。
目的で層１９および２０の縁はわずか離して示しである
。好適実施例では、両層は同時に食刻されるのでそれら
の縁は実質上一致している。、）フラッシュ記憶装置の
チャンネル領域および能動領域を覆って保護金属の隣接
シートまたはブランケットを形成することによシ、チタ
ン層１９は酸化物領域２２〜２４に拡散する可能性のめ
る水素の量がかな夛減少する。このようにして、障壁層
１９は浮遊ゲート１６とドレイン１０との間のトンネル
作用領域における酸化物２４の完全さを保つように働く
。本発明によシ教示される方法を使用することＫよυ第
１図および第２図に示すフラツシ二ＥＦＲＯＭセルは、
通常熱電子装置に関連する劣化の影響を受けることなく
反復動作させることができる。
第２図はチタン障壁層１９の縁とほぼ一致しているアル
ミニウムメタリゼーシヨン層２０の縁を示しているが、
本発明は一方の層が他方の層を超えて広がっている場合
にも同様に良く働くことが認められる。他のパターンす
なわちアルミニウム層とチタン層との間の関係も可能で
ある。水素を閉塞する、またはゲッターする目的では、
チタン層１９は浮遊ゲート装置の能動領域およびチャン
ネル領域を適切に覆うだけでよい。それ故、本発明の精
神または範囲から逸脱することなく多様な障壁金属パタ
ーンを採用することができる。
ミニウムメタリゼーシヨン層２０の縁を示しているが、
本発明は一方の層が他方の層を超えて広がっている場合
にも同様に良く働くことが認められる。他のパターンす
なわちアルミニウム層とチタン層との間の関係も可能で
ある。水素を閉塞する、またはゲッターする目的では、
チタン層１９は浮遊ゲート装置の能動領域およびチャン
ネル領域を適切に覆うだけでよい。それ故、本発明の精
神または範囲から逸脱することなく多様な障壁金属パタ
ーンを採用することができる。
次に第３ａ図および第３ｂ図を参照すると、２５０℃で
４８時間ベークした後５０００回反復動作させたユニッ
トに対するマージンの変化および電圧しきい値（Ｖ、）
の変化が示されている。（２５０℃で４８時のベークは
半導体装置の平均寿命を加速するのに使用される普通の
手法である。）マージンの変化はフラッシュ記憶装置で
発生する可能性のある電荷損失の一つの目安でア）、装
置の電流−電圧特性の変化を表わす。一般に、マージン
変化が大きくなることは装置における電荷損失が大きく
なることに対応する。第３ａ図のデータは、上述の手順
を使用して製作したがチタン障壁層の無い一群の装置か
ら取ったものである。第３ｂ図の装置は第３ａ図のもの
と全く同じに製作したが、アルミニウムを堆積する前に
チタン障壁層を形成するという別の段階が本発明の方法
に従って含まれていることが異なる。第３ａ図と第３ｂ
図とを比較すると、チタン障壁層を付属して製作した装
置のマージンの変化がこのような層無しで製作され九装
置よシ実質上少い。電圧しきい値ＣＶＴ’）の変化は、
電荷損失のもう一つの目安であるが、二つの場合でほぼ
同等である。従来技術の装置でマージン変化の大きいこ
とはチタン障壁層無しで製作された装置の見掛けの電荷
損失の量が多くなることを意味している。
４８時間ベークした後５０００回反復動作させたユニッ
トに対するマージンの変化および電圧しきい値（Ｖ、）
の変化が示されている。（２５０℃で４８時のベークは
半導体装置の平均寿命を加速するのに使用される普通の
手法である。）マージンの変化はフラッシュ記憶装置で
発生する可能性のある電荷損失の一つの目安でア）、装
置の電流−電圧特性の変化を表わす。一般に、マージン
変化が大きくなることは装置における電荷損失が大きく
なることに対応する。第３ａ図のデータは、上述の手順
を使用して製作したがチタン障壁層の無い一群の装置か
ら取ったものである。第３ｂ図の装置は第３ａ図のもの
と全く同じに製作したが、アルミニウムを堆積する前に
チタン障壁層を形成するという別の段階が本発明の方法
に従って含まれていることが異なる。第３ａ図と第３ｂ
図とを比較すると、チタン障壁層を付属して製作した装
置のマージンの変化がこのような層無しで製作され九装
置よシ実質上少い。電圧しきい値ＣＶＴ’）の変化は、
電荷損失のもう一つの目安であるが、二つの場合でほぼ
同等である。従来技術の装置でマージン変化の大きいこ
とはチタン障壁層無しで製作された装置の見掛けの電荷
損失の量が多くなることを意味している。
第４１図および第４ｂ図を参照すると、消去時間の増大
が同じ二つのグループの装置（すなわち、チタン障壁層
無しで製作したもの、およびチタン障壁ｌ付きで製作し
たもの）について示されている。第４轟図のデータは、
従来技術の製作手順を表わしているが、約０．４秒の操
作を５０００回繰返した後チタン障壁付きで製作した装
置（第４ｂ図）と比較したとき約３倍大きい消去時間増
大を示している。
が同じ二つのグループの装置（すなわち、チタン障壁層
無しで製作したもの、およびチタン障壁ｌ付きで製作し
たもの）について示されている。第４轟図のデータは、
従来技術の製作手順を表わしているが、約０．４秒の操
作を５０００回繰返した後チタン障壁付きで製作した装
置（第４ｂ図）と比較したとき約３倍大きい消去時間増
大を示している。
前述の説明を読んだ後には当業者には本発明の多数の変
形や修正が疑いもなく明らかになるであろうが、図解に
よシ図示し且つ説明した特定の実施例を決して限定する
ものと考えようとしているのではないことを理解すべき
である。たとえば、本開示は一定パターンおよび範囲の
障壁金属層の利用を示したが、多のパターンまたは構成
も本発明の精神および範囲から逸脱することなく利用す
ることができる。その上、チタンの代りに他の元素また
は化合物で置き換えることができる。それ故、例示の細
目の引用で、本発明に不可欠と見なされる特徴をそれ自
身列挙している［特許請求の範囲」の範囲を限定するつ
もシはない。
形や修正が疑いもなく明らかになるであろうが、図解に
よシ図示し且つ説明した特定の実施例を決して限定する
ものと考えようとしているのではないことを理解すべき
である。たとえば、本開示は一定パターンおよび範囲の
障壁金属層の利用を示したが、多のパターンまたは構成
も本発明の精神および範囲から逸脱することなく利用す
ることができる。その上、チタンの代りに他の元素また
は化合物で置き換えることができる。それ故、例示の細
目の引用で、本発明に不可欠と見なされる特徴をそれ自
身列挙している［特許請求の範囲」の範囲を限定するつ
もシはない。
このようにして、電界効果半導体装置における熱電子の
トンネル現象の電子なだれ注入に関連する劣化の影響を
低減する方法が開示された。
トンネル現象の電子なだれ注入に関連する劣化の影響を
低減する方法が開示された。
第１図は本発明の現在のところ好適な実施例に従って障
壁金属層を設けるように製作されたフラッシュＥＥＰＲ
ＯＭ装置の断面図、第２図は第１図に示すフラッシュＥ
ＥＰＲＯＭ装置の上面図、第３＆図は２５０℃で４８時
間ベークした後５０００回繰返し動作したユニットに対
するマージンおよび電圧しきい値の変化を示す図、第３
ｂ図は本発明の方法を用いて製作した装置について２５
０℃で４８時間ベークした後５ｏｏｏ回繰返し動作した
ユニットのマージンおよび電圧しきい値の変化の比較図
、第４ａ図は障壁金属層無しで製作した１群の装置に対
する消去時間の増大を示すグラフ、第４ｂ図は本発明の
方法を用いて製作した１群の装置に対する消去時間の増
大についての比較図である。 １３−・争・ｐ型ンリコン基板、１５−−・・フィール
ド酸化物、１６．１７−・・ｅポリシリコン層、１９・
・・・障壁金属層、２０・・・・アルミニウムメタリゼ
ーシヨン層、２２俸・・拳誘電体層、２４争・・・トン
ネル酸化物。
壁金属層を設けるように製作されたフラッシュＥＥＰＲ
ＯＭ装置の断面図、第２図は第１図に示すフラッシュＥ
ＥＰＲＯＭ装置の上面図、第３＆図は２５０℃で４８時
間ベークした後５０００回繰返し動作したユニットに対
するマージンおよび電圧しきい値の変化を示す図、第３
ｂ図は本発明の方法を用いて製作した装置について２５
０℃で４８時間ベークした後５ｏｏｏ回繰返し動作した
ユニットのマージンおよび電圧しきい値の変化の比較図
、第４ａ図は障壁金属層無しで製作した１群の装置に対
する消去時間の増大を示すグラフ、第４ｂ図は本発明の
方法を用いて製作した１群の装置に対する消去時間の増
大についての比較図である。 １３−・争・ｐ型ンリコン基板、１５−−・・フィール
ド酸化物、１６．１７−・・ｅポリシリコン層、１９・
・・・障壁金属層、２０・・・・アルミニウムメタリゼ
ーシヨン層、２２俸・・拳誘電体層、２４争・・・トン
ネル酸化物。
Claims (1)
- 【特許請求の範囲】 １、（ａ）電界効果半導体装置の能動領域を覆って障壁
金属層を堆積する段階であって、該層が水素に対する親
和性を有し、前記装置の前記能動領域近傍に水素原子が
存在するのを減らすようにする段階と、 （ｂ）前記障壁金属層をパターン化する段階とから成る
ことを特徴とする半導体装置の製造方法。 ２、（ａ）チャンネル領域を覆って設けられ、且つ基板
から絶縁されているゲート部材を製作する段階と、 （ｂ）基板内にソース領域およびドレイン領域を形成し
、これによりチャンネル領域を画定する段階と （ｃ）メタリゼーシヨン層を堆積して前記ソース領域お
よびドレイン領域と電気接触させる段階と、 を含む電界効果装置を形成する半導体製法において、 前記電界効果装置の熱電子による劣化を低減するため 段階（ｃ）の前に少くとも前記チャンネル領域を覆って
障壁金属層を堆積し、該障壁金属層が水素に対する親和
性を有し、熱電子による劣化の影響を無視し得るように
する段階を含むことを特徴とする半導体装置の製造方法
。 ３、電気的書込み可能電気的消去可能記憶装置を反復動
作させることに関連する熱電子による劣化の影響を低減
する半導体装置の製造方法であって、 （ａ）第１のメタリゼーシヨン層を堆積し、前記装置の
少くとも能動領域を実質的に覆うと共に一定の基板領域
と電気接触させ、前記障壁金属層は水素に対する親和性
を有し、前記装置の前記能動領域近傍に水素原子が存在
するのを滅らすようにする段階と、 （ｂ）前記障壁金属層の少くとも一部を覆う第２のメタ
リゼーシヨン層を堆積し、前記装置との電気接続を設け
る段階と （ｃ）前記第１および第２の層をパターン化して電気的
相互接続を形成する段階と、 から成る方法。 ４、フラッシュ記憶装置として知られている形式の電気
的書込み可能電気的消去可能記憶装置のアレイを形成す
る半導体製造方法であって、該製造方法は （ａ）前記チャンネル領域を覆って設けられ、且つ前記
基板から絶縁されている複数のゲート部材を製作する段
階と、 （ｂ）基板内にソース領域およびドレイン領域を形成し
、これにより複数のチャンネル領域を画定する段階と、 （ｃ）メタリゼーシヨン層を堆積して前記アレイ内にビ
ット線および語線を形成する段階であって、前記メタリ
ゼーシヨン層が前記ソース領域およびドレイン領域と電
気的接触をなす段階と、（ｄ）前記記憶装置アレイを不
動態化する段階と から成るものにおいて、 前記アレイ内の前記装置を反復動作させることから生ず
る消去時間の増大および過大な電荷損失を低減するため
、 （ｅ）段階（ｃ）の前に前記装置の少くとも前記ソース
領域またはドレイン領域を覆う障壁金属層を堆積する段
階、 を含むことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32730289A | 1989-03-22 | 1989-03-22 | |
| US327,302 | 1989-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281663A true JPH02281663A (ja) | 1990-11-19 |
Family
ID=23276001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2069896A Pending JPH02281663A (ja) | 1989-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH02281663A (ja) |
| DE (1) | DE4007895C2 (ja) |
| FR (1) | FR2644934A1 (ja) |
| GB (1) | GB2229575B (ja) |
| HK (1) | HK1000976A1 (ja) |
| IT (1) | IT1239459B (ja) |
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- 1990-03-13 DE DE4007895A patent/DE4007895C2/de not_active Expired - Lifetime
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- 1990-03-20 FR FR9003536A patent/FR2644934A1/fr not_active Withdrawn
- 1990-03-22 JP JP2069896A patent/JPH02281663A/ja active Pending
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Also Published As
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| HK1000976A1 (en) | 1998-05-15 |
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