KR102365438B1 - 금속 산화물 반도체층 형성용 조성물 및 그것을 사용한 금속 산화물 반도체층의 제조 방법 - Google Patents

금속 산화물 반도체층 형성용 조성물 및 그것을 사용한 금속 산화물 반도체층의 제조 방법 Download PDF

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Abstract

일반식 [1] 로 나타내는 용매와 무기 금속염을 함유하는 금속 산화물 반도체층 형성용 조성물에 따른 것이다.
Figure 112017014993367-pct00023

(식 중, R1 은 탄소 원자수 2 ∼ 3 의 직사슬 또는 분기의 알킬렌기, R2 는 탄소 원자수 1 ∼ 3 의 직사슬 또는 분기의 알킬기를 나타낸다)

Description

금속 산화물 반도체층 형성용 조성물 및 그것을 사용한 금속 산화물 반도체층의 제조 방법{METAL OXIDE SEMICONDUCTOR LAYER FORMING COMPOSITION, AND METHOD FOR PRODUCING METAL OXIDE SEMICONDUCTOR LAYER USING SAME}
본 발명은, 금속 산화물 반도체층을 도포법에 의해 형성하기 위한 조성물, 그것으로부터 얻어지는 금속 산화물 반도체층 및 그 제조 방법, 그리고 그 금속 산화물 반도체층을 구비하는 전계 효과 트랜지스터 및 반도체 디바이스에 관한 것이다.
질산인듐을 함유하는 조성물로부터 투명 도전막을 형성하는 기술이 개시되어 있다 (특허문헌 1 참조). 또, 질산인듐을 함유하는 조성물로부터 금속 산화물 반도체층을 형성하는 기술이 개시되어 있다 (특허문헌 2 참조).
투명 도전막과 금속 산화물 반도체층은 모두 도전성을 갖지만, 요구 특성은 크게 상이하다. 금속 산화물 반도체층의 경우, 중요한 특성은 이동도이며, 한편, 투명 도전막은 도전율이 중요한 특성이 된다.
도전율은 이동도와 캐리어 농도의 곱으로서, 이동도가 낮아도 캐리어 농도가 높으면, 높은 도전율을 실현할 수 있다. 또, 도전율을 향상시키기 어려운 경우에도, 투명 도전막의 막두께를 두껍게 할 수 있으면, 그만큼 많은 전류를 취출할 수 있어, 도전율을 높이는 것과 동일한 효과가 있다. 그러므로, 투명 도전막은 후막을 형성하는 것에 주안을 둔 개량 검토가 진행되고 있다.
한편, 금속 산화물 반도체층은, 막두께는 중요하지 않으며, 10 ㎚ 안팎의 두께가 있으면 충분한 성능을 발휘할 수 있다. 한편으로, 막두께가 지나치게 두꺼우면 막의 크랙 등에 의해 이동도가 저하될 우려가 있어, 10 ㎚ 안팎의 박막으로 높은 이동도를 실현하는 것이 요망되고 있다. 이와 같이 금속 산화물 반도체층은 박막인 편이 우수한 특성을 발휘하는 점에서, 투명 도전막에서는 문제가 되지 않는 막 표면의 러프니스가 반도체 특성에 큰 영향을 줄 가능성을 생각할 수 있다. 이것이 금속 산화물 반도체의 주요한 과제가 된다.
그러므로, 도포에 의해 고성능의 금속 산화물 반도체층을 형성하고자 한 경우, 종래부터 있는 투명 도전막 형성용 조성물을 그대로 사용하는 것만으로는, 충분한 성능의 금속 산화물 반도체층을 얻을 수 없다.
특허문헌 1 에는, 투명 도전막으로서, 질산인듐과 카르비톨류를 조합한 조성이 개시되어 있지만, 이동도나 러프니스는 평가하고 있지 않으며, 금속 산화물 반도체층으로의 응용에 대해 언급되어 있지 않다. 또, 에틸렌글리콜과 카르비톨류의 특징의 차이에 대해서는 논의되어 있지 않다.
특허문헌 2 에는, 금속 산화물 반도체의 조성으로서 질산인듐과 에틸카르비톨의 조합이 개시되어 있다. 그러나, 특히 바람직한 용매로서 에틸렌글리콜모노메틸에테르, 프로필렌글리콜모노메틸에테르가 예시되어 있으며, 이들 용매를 함유하는 반도체용 혼합액은 양호한 반도체 특성을 얻을 수 있지만, 본 발명의 발명자에 의한 재현 시험에서는 용이하게 핀홀이 발생하는 과제나 막의 러프니스가 나쁜 과제가 있는 것이 판명되었다. 또한, 특허문헌 2 에서는, 도포 후의 기판의 열처리 (건조) 를 100 ℃ 라는 비교적 높은 온도에서 실시하고 있다. 공업적인 관점에서는 기판을 높은 온도에서 건조시키는 것은 현실적이지 않고, 100 ℃ 보다 낮은 온도에서 건조시킬 것이 요망되지만, 표면 러프니스가 악화되는 것이 상정될 수 있다.
이와 같이, 프로필렌글리콜모노메틸에테르 등 비점이 낮은 용매는, 막에 핀홀이 발생하는 경우가 있어, 반드시 우수한 용매라고는 할 수 없고, 한편으로, 에틸렌글리콜과 같은 고비점 용매는, 성막성을 개선하는 것은 가능하지만, 막 중에 잔존하기 쉬워, 금속 산화물 반도체로서 이동도가 양호한 막은 얻어지기 어렵다는 문제가 있었다. 이동도가 높고, 핀홀이 없고, 평탄한 금속 산화물 반도체를 성막할 수 있는 금속 산화물 반도체층 형성용 조성물의 조성은 아직 개발되어 있지 않다.
일본 공개특허공보 평11-158427호 일본 공개특허공보 2014-11190호
본 발명은, 이동도가 높고, 핀홀이 없고, 평탄한 금속 산화물 반도체층을 형성할 수 있는 금속 산화물 반도체층 형성용 조성물 및 금속 산화물 반도체층, 박막 트랜지스터, 디바이스를 제공하는 것을 목적으로 한다.
검토를 거듭한 결과, 일반식 [1] 로 나타내는 용매를 함유하는 금속 산화물 반도체층 형성용 조성물이 특히 우수한 효과를 갖는 것을 알아냈다.
즉 본 발명은, 그 제 1 관점으로서, 일반식 [1] 로 나타내는 용매와 무기 금속염을 함유하는 것을 특징으로 하는 금속 산화물 반도체층 형성용 조성물이고,
[화학식 1]
Figure 112017014993367-pct00001
(식 중, R1 은 탄소 원자수 2 ∼ 3 의 직사슬 또는 분기의 알킬렌기, R2 는 탄소 원자수 1 ∼ 3 의 직사슬 또는 분기의 알킬기를 나타낸다)
제 2 관점으로서, 상기 무기 금속염이 인듐의 무기염인 제 1 관점에 기재된 금속 산화물 반도체층 형성용 조성물이고,
제 3 관점으로서, 상기 무기 금속염이 질산인듐인 제 2 관점에 기재된 금속 산화물 반도체층 형성용 조성물이고,
제 4 관점으로서, 상기 일반식 [1] 로 나타내는 용매가 디프로필렌글리콜모노메틸에테르, 디프로필렌글리콜모노에틸에테르 및 디프로필렌글리콜모노프로필에테르로 이루어지는 군에서 선택되는 적어도 1 종인 제 1 관점 ∼ 제 3 관점 중 어느 하나에 기재된 금속 산화물 반도체층 형성용 조성물이고,
제 5 관점으로서, 상기 일반식 [1] 로 나타내는 용매의 함유율이 1 ∼ 39 질량％ 인 것을 특징으로 하는 제 1 관점 ∼ 제 4 관점 중 어느 한 항에 기재된 금속 산화물 반도체층 형성용 조성물이고,
제 6 관점으로서, 상기 무기 금속염에 대하여 1 ∼ 1000 질량％ 의 제 1 아미드를 함유하는 제 1 관점 ∼ 제 5 관점 중 어느 하나에 기재된 금속 산화물 반도체층 형성용 조성물이고,
제 7 관점으로서, 제 1 관점 ∼ 제 6 관점 중 어느 하나에 기재된 금속 산화물 반도체층 형성용 조성물을 도포하여 전구체 박막을 형성하는 공정 (a) 와, 상기 전구체 박막을 150 ℃ 이상 350 ℃ 이하에서 소성하는 공정 (b) 를 갖는 금속 산화물 반도체층의 제조 방법이고,
제 8 관점으로서, 상기 공정 (a) 와 공정 (b) 사이에, 상기 전구체 박막을 120 ℃ 이하의 온도에서 건조시키는 공정을 갖는 제 7 관점에 기재된 금속 산화물 반도체층의 제조 방법이고,
제 9 관점으로서, 제 7 관점 ∼ 제 8 관점 중 어느 하나에 기재된 금속 산화물 반도체층의 제조 방법에 의해 제조된 것인 금속 산화물 반도체층이고,
제 10 관점으로서, 제 9 관점에 기재된 금속 산화물 반도체층을 갖는 반도체 디바이스이고,
제 11 관점으로서, 기판과, 반도체층과, 소스 전극과, 드레인 전극을 적어도 갖고, 상기 반도체층이 제 9 관점에 기재된 금속 산화물 반도체층인 전계 효과 트랜지스터이고,
제 12 관점으로서, 제 7 관점에 기재된 공정 (a) 와 공정 (b) 의 후, 350 ℃ 초과 600 ℃ 이하에서 소성하여 금속 산화물 반도체층을 금속 산화물 도전층으로 전환시키는 공정 (c) 를 실시하는 금속 산화물 도전체층의 제조 방법이고,
제 13 관점으로서, 상기 공정 (a) 와 공정 (b) 사이에, 상기 전구체 박막을 120 ℃ 이하의 온도에서 건조시키는 공정을 갖는 제 12 관점에 기재된 금속 산화물 도전체층의 제조 방법이다.
본 발명의 금속 산화물 반도체층 형성용 조성물을 사용하면, 핀홀이 없고, 이동도가 높고, 표면 러프니스가 평탄한 금속 산화물 반도체층을 얻을 수 있다. 또한, 본 발명의 금속 산화물 반도체층을 구비하는 박막 트랜지스터는 우수한 특성을 갖는다.
도 1 은 박막 트랜지스터 (1A ∼ 1C) 의 개략 단면도이다.
도 2 는 박막 트랜지스터 (1D) 의 개략 단면도이다.
도 3 은 실시예 4 의 막의 AFM 이미지 (형상 이미지) 이다.
도 4 는 실시예 4 의 막의 AFM 이미지 (위상 이미지) 이다.
도 5 는 비교예 3 의 막의 AFM 이미지 (형상 이미지) 이다.
도 6 은 비교예 3 의 막의 AFM 이미지 (위상 이미지) 이다.
도 7 은 유기 일렉트로루미네선스 소자이다.
본 발명은, 일반식 [1] 에서 선택되는 적어도 1 종의 용매와, 무기 금속염을 함유하는 것을 특징으로 하는 금속 산화물 반도체층 형성용 조성물이다.
[화학식 2]
Figure 112017014993367-pct00002
(식 중, R1 은 탄소 원자수 2 ∼ 3 의 직사슬 또는 분기의 알킬렌기, R2 는 탄소 원자수 1 ∼ 3 의 직사슬 또는 분기의 알킬기를 나타낸다)
본 발명의 조성물은, 일반식 [1] 로 나타내는 용매를 함유한다. 일반식 [1] 로 나타내는 용매는, 비점이 높고, 무기 금속염과 고농도로 혼합되는 특징을 갖고, 또한, 도포시에 핀홀이 잘 성장하지 않고, 평탄한 금속 산화물 반도체층을 형성 가능하다. 또한, 불순물로서 금속 산화물 반도체층 중에 잘 잔존하지 않는 특징을 갖는다.
[화학식 3]
Figure 112017014993367-pct00003
(식 중, R1 은 탄소 원자수 2 ∼ 3 의 직사슬 또는 분기의 알킬렌기, R2 는 탄소 원자수 1 ∼ 3 의 직사슬 또는 분기의 알킬기를 나타낸다)
R1, R2 는 모두 탄소 원자수가 지나치게 길면 무기 금속염과 혼합하기 어려워져, 도포시에 성막 불량이 발생하기 쉬워진다. 일반식 [1] 로 나타내는 용매의 구체예는, 화학식 S-1 : 디에틸렌글리콜모노메틸에테르, S-2 : 디에틸렌글리콜모노에틸에테르, S-3 : 디에틸렌글리콜모노프로필에테르, S-4 : 디프로필렌글리콜모노메틸에테르, S-5 : 디프로필렌글리콜모노에틸에테르, S-6 : 디프로필렌글리콜모노프로필에테르 등이다. 일반식 [1] 로 나타내는 용매의 바람직한 예로는, S-4 : 디프로필렌글리콜모노메틸에테르, S-5 : 디프로필렌글리콜모노에틸에테르, S-6 : 디프로필렌글리콜모노프로필에테르가 보다 바람직하고, S-4 : 디프로필렌글리콜모노메틸에테르가 특히 바람직하다. 또한, 탄소 사슬은 분기 구조를 갖는 편이 바람직하다.
[화학식 4]
Figure 112017014993367-pct00004
본 발명의 금속 산화물 반도체층 형성용 조성물은, 무기 금속염과 일반식 [1] 의 용매 외에, 일반식 [1] 이외의 유기 용매, 물, 첨가제 등을 함유하고 있어도 된다. 그 때, 일반식 [1] 로 나타내는 용매는 지나치게 적으면 발명의 효과를 얻을 수 없는 점에서, 금속 산화물 반도체층 형성용 조성물에 대하여 1 질량％ 이상 함유되는 것이 바람직하다. 충분한 효과를 얻기 위해서는, 5 질량％ 이상이 바람직하고, 특히 바람직하게는 8 질량％ 이상이다. 또, 일반식 [1] 로 나타내는 용매는, 지나치게 많으면 무기 금속염의 농도가 지나치게 낮아져, 양호한 도막이 얻어지기 어렵기 때문에, 금속 산화물 반도체층 형성용 조성물에 대하여 39 질량％ 이하이며, 35 질량％ 이하가 바람직하고, 더욱 바람직하게는 25 질량％ 이하, 특히 바람직하게는 19 질량％ 이하이다.
일반식 [1] 이외의 유기 용매로는, 프로톤성 용매가 바람직하고, 특히 바람직하게는 알코올류이다. 구체적으로는, [B-1] ∼ [B-18], [C-1] ∼ [C-17] 을 들 수 있다.
이들 유기 용매는, 본 발명의 금속 산화물 반도체층 형성용 조성물을 도포하여 전구체 박막을 형성하는 공정에 있어서, 성막 불량의 발생을 방지하는 효과가 있다.
[화학식 5]
Figure 112017014993367-pct00005
[화학식 6]
Figure 112017014993367-pct00006
[화학식 7]
Figure 112017014993367-pct00007
[화학식 8]
Figure 112017014993367-pct00008
[화학식 9]
Figure 112017014993367-pct00009
[B-1] 은 프로필렌글리콜모노메틸에테르이고, [B-2] 는 1,3-부탄디올-3-모노메틸에테르이고, [B-3] 은 1,2-부탄디올-1-모노메틸에테르이고, [B-4] 는 에틸렌글리콜모노에틸에테르이고, [B-5] 는 에틸렌글리콜모노메틸에테르이고, [B-6] 은 1,3-프로판디올모노메틸에테르이고, [B-7] 은 1,4-부탄디올모노메틸에테르이고, [B-8] 은 에틸렌글리콜모노이소프로필에테르이고, [B-9] 는 1,2-프로판디올-1-모노에틸에테르이고, [B-10] 은 에틸렌글리콜모노프로필에테르이고, [B-11] 은 1,2-부탄디올-2-모노메틸에테르이고, [B-12] 는 에틸렌글리콜모노부틸에테르이고, [B-13] 은 에틸렌글리콜이소부틸에테르이고, [B-14] 는 에틸렌글리콜모노터셔리부틸에테르이고, [B-15] 는 3-메톡시-3-메틸-1-부탄올이고, [B-16] 은 프로필렌글리콜모노부틸에테르이고, [B-17] 은 에틸렌글리콜모노헥실에테르이고, [B-18] 은 에틸렌글리콜모노비닐에테르이다.
[C-1] 은 메탄올이고, [C-2] 는 에탄올이고, [C-3] 은 n-프로판올이고, [C-4] 는 이소프로판올이고, [C-5] 는 n-부탄올이고, [C-6] 은 2-부탄올이고, [C-7] 은 2-메틸프로필알코올이고, [C-8] 은 n-펜탄올이고, [C-9] 는 3-펜탄올이고, [C-10] 은 2-펜탄올이고, [C-11] 은 2-메틸-1-부탄올이고, [C-12] 는 3-메틸-1-부탄올이고, [C-13] 은 2,2-디메틸-1-프로판올이고, [C-14] 는 3,3-디메틸-1-부탄올이고, [C-15] 는 3,3-디메틸-2-부탄올이고, [C-16] 은 4-메틸-2-펜탄올이고, [C-17] 은 4-메틸-1-펜탄올이다.
본 발명의 금속 산화물 반도체층 형성용 조성물은, 물을 함유하고 있어도 되며, 이온 교환수, 한외 여과수, 역침투수, 증류수 등의 순수 또는 초순수를 사용하는 것이 바람직하다.
본 발명의 금속 산화물 반도체층 형성용 조성물은, 무기 금속염을 함유하는 것이다. 상기 무기 금속염의 금속은, Li, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Cd, In, Ir, Sn, Sb, Cs, Ba, La, Hf, Ta, W, Tl, Pb, Bi, Ce, Pr, Nd, Pm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 로 이루어지는 군에서 선택되는 적어도 1 종인 것이 바람직하다.
특히 무기 금속염의 금속은, 상기에 예시한 금속 중에서, 인듐 (In), 주석 (Sn), 아연 (Zn) 중 어느 것을 함유하는 것이 보다 바람직하고, 갈륨 (Ga) 또는 알루미늄 (Al) 을 함유하는 것이 더욱 바람직하다. 이것에 의하면, 산화인듐갈륨아연 (InGaZnOx), 산화인듐갈륨 (InGaOx), 산화인듐주석아연 (InSnZnOx), 산화갈륨아연 (GaZnOx), 산화인듐주석 (InSnOx), 산화인듐아연 (InZnOx), 산화주석아연 (SnZnOx), 산화아연 (ZnO), 산화주석 (SnO2) 등의 금속 산화물 반도체층을 형성할 수 있게 된다. 또한, 모두 x ＞ 0 이다.
일반적으로, 반도체 화합물을 전계 효과 트랜지스터 등에 사용하는 경우, 전기적 특성이나 물리적 강도 등의 관점에서, 그 결정성은 아모르퍼스인 것이 바람직하다. 따라서, 상기와 같이 원하는 무기 금속염을 사용하여 아모르퍼스 금속 산화물 반도체층을 형성하면, 각종 특성이 우수한 전계 효과 트랜지스터 등의 반도체 디바이스를 제조할 수 있게 된다. 또한, 본 명세서에 있어서, 아모르퍼스는, X 선 회절 (XRD) 측정에서, 회절 피크가 검출되지 않는 것이나, 회절 피크가 검출되었다고 하더라도 그 회절 피크가 약한 것을 말한다.
이와 같은 무기 금속염은, 무기산염인 것이 바람직하다. 무기산염은, 예를 들어 질산염, 황산염, 인산염, 탄산염, 탄산수소염, 붕산염, 염산염 및 불화수소산염으로 이루어지는 군에서 선택되는 적어도 1 종을 사용할 수 있다. 특히, 무기산염은, 질산염 또는 염산염으로 이루어지는 군에서 선택되는 적어도 1 종을 사용하는 것이 바람직하다. 이것에 의하면, 소성을 비교적 저온에서 실시할 수 있게 된다.
무기 금속염으로서 질산염을 사용하는 경우, 유기 용매는, 비교적 분자량이 작고, 소수성이 낮은 것을 사용할 수 있다. 이것에 의하면, 물을 흡수하기 쉬운 질산염을 원하는 유기 용매에 바람직하게 혼합시킬 수 있게 된다. 이와 같이, 무기 금속염은, 유기 용매의 특성이나 종류를 고려하여 선택할 수 있다.
단, 무기 금속염은, 본 발명의 요지를 변경하지 않는 범위에 있어서 상기 예에 제한되지 않는다. 무기 금속염은 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다. 2 종 이상의 무기 금속염을 병용하는 경우, 즉, 본 발명의 금속 산화물 반도체층 형성용 조성물이 복수 종의 금속을 함유하는 경우, In 이나 Sn 의 금속염에 함유되는 금속 (금속 A) 과, Zn 의 금속염에서 선택되는 염에 함유되는 금속 (금속 B) 과, Ga 나 Al 의 금속염에 함유되는 금속 (금속 C) 의 몰비가, 금속A : 금속 B : 금속 C ＝ 1 : 0.05 ∼ 1 : 0 ∼ 1 을 만족하는 것이 바람직하다. 이것에 의하면, 상기와 같은 InGaZnOx 등의 금속 산화물 반도체층을 바람직하게 형성할 수 있게 된다.
이와 같은 몰비를 실현하는 방법은 제한되지 않으며, 원하는 비율이 되도록, 각 금속의 질산염 등을 용매에 용해시키도록 하면 된다. 금속의 승화 등에 의해, 소성 등의 전후에서 몰비의 변동이 있는 경우에는, 이와 같은 변동량을 고려하여 몰비를 조절할 수 있다. 또, 2 종 이상의 금속염을 병용하는 경우에도, 각 금속의 종류나 조성비는 상기 예에 제한되지 않는다.
본 발명의 금속 산화물 반도체층 형성용 조성물은, 임의 성분으로서 제 1 아미드를 함유하고 있어도 된다. 제 1 아미드를 함유함으로써, 보다 이동도가 높은 금속 산화물 반도체층을 얻을 수 있다. 이것은, 제 1 아미드를 함유시킴으로써, 금속 산화물 반도체층 형성용 조성물 중의 유기 용매와 금속염의 배위를 제 1 아미드가 완화시키는 것에 의한 것으로 추정된다.
즉, 본 발명의 금속 산화물 반도체층 형성용 조성물이 유기 용매를 함유하는 경우, 이 유기 용매가 금속염과 강하게 배위되어, 고온에서 소성을 실시해도 고품질의 반도체층이 형성되지 않는 경우가 있다. 그러나, 전구체 조성물에 상기 제 1 아미드를 함유시킴으로써, 유기 용매에 의한 악영향을 방지하여, 고품질이고, 이동도가 높은 반도체층을 형성할 수 있게 된다.
이와 같은 제 1 아미드는, 하기 식 [2] ∼ [6] 중, R3 은 탄소 원자수 1 ∼ 6 의 1 가의 유기기, R4 ∼ R7 은 각각 독립적으로 수소 원자, 아미노기 (-NH2 기), 또는 탄소 원자수 1 ∼ 4 의 1 가의 유기기를 나타내는 것이다. 이와 같이, 제 1 아미드는, 탄소 원자수가 비교적 적은 것을 사용할 수 있다. 이것에 의하면, 형성되는 금속 산화물 반도체층에 탄소성의 불순물이 잔존하기 어려워져, 불순물에서 기인한 전기 특성 등의 열화를 방지하기 쉬워진다. 여기서, 유기기는 적어도 1 개의 탄소 원자를 함유하는 기를 말한다.
[화학식 10]
Figure 112017014993367-pct00010
(식 중, R3 은 탄소 원자수 1 ∼ 6 의 1 가의 유기기, R4 ∼ R7 은 각각 독립적으로 수소 원자, 아미노기, 또는 탄소 원자수 1 ∼ 4 의 1 가의 유기기를 나타낸다)
제 1 아미드의 구체예로는, 예를 들어 이하의 화합물 [A-1] ∼ [A-37] 을 들 수 있다. 이들 제 1 아미드는, 탄소 원자수 1 ∼ 5 의 화합물인 것이 바람직하다.
[화학식 11]
Figure 112017014993367-pct00011
[화학식 12]
Figure 112017014993367-pct00012
[화학식 13]
Figure 112017014993367-pct00013
[화학식 14]
Figure 112017014993367-pct00014
[화학식 15]
Figure 112017014993367-pct00015
[화학식 16]
Figure 112017014993367-pct00016
[A-1] 은 포름아미드이고, [A-2] 는 아세트아미드이고, [A-3] 은 프로피온산아미드이고, [A-4] 는 이소부탄산아미드이고, [A-5] 는 2,2-디메틸프로판산아미드이고, [A-6] 은 메타크릴산아미드이고, [A-7] 은 아크릴산아미드이고, [A-8] 은 2-메틸부탄산아미드이고, [A-9] 는 시클로프로판카르복실산아미드이고, [A-10] 은 n-부탄산아미드이고, [A-11] 은 n-펜탄산아미드이고, [A-12] 는 시아노아세트산아미드이고, [A-13] 은 2-하이드록시프로피온산아미드이고, [A-14] 는 n-헥산산아미드이고, [A-15] 는 n-헵탄산아미드이고, [A-16] 은 2,2-디메톡시프로피온산아미드이고, [A-17] 은 2,3-디클로로프로피온산아미드이고, [A-18] 은 플루오로아세트아미드이고, [A-19] 는 카르밤산메틸이고, [A-20] 은 카르밤산에틸이고, [A-21] 은 카르밤산이소프로필이고, [A-22] 는 카르밤산-tert-부틸이고, [A-23] 은 카르밤산-n-프로필이고, [A-24] 는 이소크로톤산아미드이고, [A-25] 는 카르밤산-n-부틸이고, [A-26] 은 옥살아미드이고, [A-27] 은 3-브롬프로피온산아미드이고, [A-28] 은 말론산디아미드이고, [A-29] 는 헥산디아미드이고, [A-30] 은 글루타민이고, [A-31] 은 옥삼산이고, [A-33] 은 옥삼산에틸이고, [A-34] 는 옥삼산칼륨이고, [A-36] 은 옥삼산히드라지드이고, [A-37] 은 옥삼산부틸이다.
그리고, 제 1 아미드는, 하나의 분자 내의 카르보닐기의 수가 1 또는 2 인 것이 바람직하고, 1 인 것이 보다 바람직하다. 또한, 제 1 아미드는, 수산기 (-OH 기) 의 수가 1 이하인 것이 바람직하고, 0 인 것이 보다 바람직하다. 즉, 제 1 아미드는, 금속 산화물 반도체층 형성용 조성물 중의 다른 성분과 반응할 수 있는 고반응성의 관능기가 적은 구조를 갖는 것이 바람직하다. 이것에 의하면, 고반응성의 관능기가 금속염의 금속과 강하게 배위되는 것 등을 방지할 수 있어, 형성되는 반도체층에 이들 화합물이 불순물로서 잔존하기 어려워진다.
따라서, 제 1 아미드의 바람직한 양태로는, 포름아미드, 카르밤산메틸, 카르밤산에틸, 카르밤산이소프로필, 카르밤산 tert-부틸, 우레아를 들 수 있고, 특히 바람직하게는 포름아미드이다.
단, 제 1 아미드는, 본 발명의 요지를 변경하지 않는 범위에 있어서 상기 예에 제한되지 않는다. 제 1 아미드는, 상기 식 [2] ∼ [5] 로 나타내는 화합물을 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.
제 1 아미드의 함유량은, 금속 산화물 반도체층 형성용 조성물 중의 무기 금속염에 대하여 1 ∼ 1000 질량％ 이다. 그리고 제 1 아미드의 함유량은, 금속 산화물 반도체층 형성용 조성물 중의 무기 금속염에 대하여 8 ∼ 100 질량％ 인 것이 바람직하고, 8 ∼ 40 질량％ 인 것이 보다 바람직하다. 제 1 아미드의 함유량이 상기 범위 내의 값임으로써, 이동도가 높은 금속 산화물 반도체층을 형성할 수 있다.
본 발명의 금속 산화물 반도체층 형성용 조성물은, 산성인 것이 바람직하고, pH 가 1 ∼ 3 의 범위 내인 것이 바람직하다. 상기 pH 를 1 ∼ 3 으로 조정하는 방법은 제한되지 않는다. 예를 들어 질산, 황산, 인산, 탄산, 붕산, 염산, 불화수소산 등의 산류를 적절히 첨가함으로써 상기 pH 를 조정할 수 있다.
본 발명의 금속 산화물 반도체층 형성용 조성물 중의 고형분 농도는 특별히 제한되지 않으며, 예를 들어 0.1 ∼ 30 질량％ 로 할 수 있고, 0.3 ∼ 20 질량％ 로 할 수 있고, 0.5 ∼ 15 질량％ 로 할 수 있다. 또한, 고형분 농도란, 금속 산화물 반도체층 형성용 조성물 중의 무기 금속염의 농도이다.
본 발명의 금속 산화물 반도체층 형성용 조성물의 제조 방법은 특별히 한정 되지 않으며, 예를 들어, 무기 금속염과 상기 일반식 [1] 로 나타내는 용매를 혼합시키면 된다.
또 본 발명은, 상기 금속 산화물 반도체층 형성용 조성물을 도포하여 전구체 박막을 형성하는 공정 (a) 와, 상기 전구체 박막을 150 ℃ 이상 350 ℃ 이하에서 소성하는 공정 (b) 를 갖는 것을 특징으로 하는 금속 산화물 반도체층의 제조 방법이다.
상기 공정 (a) 에 있어서, 금속 산화물 반도체층 형성용 조성물을 도포하는 기판으로는, 실리콘 기판, 금속 기판, 플라스틱 기판, 갈륨 기판, 투명 전극 기판, 유기 박막 기판, 유리 기판 등을 들 수 있다. 보다 구체적으로는, 예를 들어, 폴리이미드, 폴리카보네이트, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 플라스틱 필름, 스테인리스박, 유리 등을 사용할 수 있다. 단, 기판은 본 발명의 요지를 변경하지 않는 한에 있어서 제한되지 않는다.
도포 방법으로는, 스핀 코트법, 딥 코트법, 스크린 인쇄법, 롤 코트법, 잉크젯 코트법, 다이 코트법, 전사 인쇄법, 스프레이법, 슬릿 코트법 등을 사용할 수 있다. 전구체 박막의 두께는 1 ∼ 1000 ㎚ 이며, 바람직하게는 10 ∼ 100 ㎚ 이다. 이와 같은 두께이면, 전계 효과 트랜지스터의 일종인 박막 트랜지스터 등의 반도체 디바이스를 바람직하게 제조할 수 있게 된다.
본 발명은, 이어서 상기 전구체 박막을 150 ℃ 이상 350 ℃ 이하에서 소성하는 공정 (b) 가 실시된다. 소성 온도는 150 ℃ 이상 350 ℃ 이하이며, 150 ℃ 이상 275 ℃ 이하로 하는 것이 바람직하다. 전구체 조성물의 소성은, 무기 금속염의 산화 반응을 위한 공정이다. 소성 시간은 특별히 한정되지 않지만, 예를 들어, 3 분 ∼ 24 시간이다.
소성 공정에 있어서, 전구체 조성물을 가열하는 방법은 제한되지 않으며, 핫 플레이트, IR 로, 오븐 등의 범용성이 높고 염가의 가열 장치를 사용할 수 있다. 대기압 플라즈마 장치, 마이크로파 가열 장치 등의 비교적 고가인 것을 사용해도 상관없다. 소성 공정을 실시하는 분위기는, 공기 중, 산소 등의 산화 분위기뿐만 아니라, 질소, 헬륨, 아르곤 등의 불활성 가스 중에서 실시할 수도 있다.
본 발명의 금속 산화물 반도체층 형성용 조성물에 의하면, 상기 도포·소성에 의해 금속 산화물 반도체층을 형성하는 것이 가능하다. 따라서, 스퍼터법 등의 진공 증착계의 성막 장치를 사용하는 경우와 비교하여, 간이한 구성으로 대면적화가 용이해지고, 이동도가 높은 치밀성이 우수한 반도체층을 형성할 수 있게 된다. 또한, 1 회의 도포·소성 처리에 의해 원하는 두께가 얻어지지 않는 경우에는, 도포·소성 공정을 원하는 막두께가 될 때까지 반복하면 된다.
이와 같은 공정에 의해, 기판 상에 반도체층을 형성할 수 있다. 반도체층의 두께는 특별히 한정되지 않지만, 예를 들어 1 ∼ 100 ㎚ 로 할 수 있다. 바람직하게는 3 ∼ 15 ㎚ 이다.
또, 상기 공정 (a) 와 공정 (b) 사이에, 상기 전구체 박막을 120 ℃ 이하의 온도에서 건조시키는 공정을 마련하는 것이 바람직하다. 이 건조 공정을 실시함으로써, 생성되는 전구체 박막의 막두께를 보다 균일하게 할 수 있다. 건조 공정의 온도는, 생산 효율의 관점에서 낮은 편이 좋으며, 바람직하게는 100 ℃ 이하, 보다 바람직하게는 80 ℃ 이하이다. 또, 건조 공정의 온도는, 건조 효율의 관점에서 40 ℃ 이상인 것이 바람직하다.
상기 방법에 의해 제조된 금속 산화물 반도체층은, 우수한 반도체 특성을 나타내고, 전자 캐리어 농도를 1012 ∼ 1018/㎤ 로 할 수 있다. 이와 같은 전자 캐리어 농도는, 금속 산화물의 조성 (구성 원소), 조성비, 제조 조건 등을 제어함으로써 조절할 수 있다. 또, 본 발명에 의해 얻어지는 금속 산화물 반도체층은, 본 발명 이외의 도전층, 절연층, 반도체층을 적층함으로써 반도체 디바이스로 할 수 있다.
구체적으로는, 원하는 양극, 정공 수송층, 발광층, 전자 수송층, 음극을 구비시킴으로써 일렉트로루미네선스 소자로 할 수 있고, 원하는 양극, p 형 결합층, 음극을 구비시킴으로써 태양 전지로 할 수 있고, 원하는 게이트 전극, 게이트 절연막, 소스 전극 및 드레인 전극을 구비시킴으로써 전계 효과 트랜지스터로 할 수 있다.
다음으로, 본 발명의 금속 산화물 반도체층을 사용한 반도체 디바이스로서의 전계 효과 트랜지스터에 대해, 상세하게 설명한다. 도 1(a) ∼ 도 1(c) 는, 본 발명의 전계 효과 트랜지스터의 일종인 박막 트랜지스터 (1A ∼ 1C) 의 구성예를 나타내는 개략 단면도이다.
도 1(a) 에 나타내는 박막 트랜지스터 (1A) 는, 기판 (2) 과, 기판 (2) 상에 형성되는 게이트 전극 (3) 과, 게이트 전극 (3) 상에 형성되는 게이트 절연막 (4) 과, 게이트 전극 (3) 과 절연되도록, 게이트 절연막 (4) 상에 적층되는 소스 전극 (5) 및 드레인 전극 (6) 과, 소스 전극 (5) 및 드레인 전극 (6) 상에 형성되는 반도체층 (7) 을 구비하고 있다. 요컨대, 도 1(a) 에 나타내는 박막 트랜지스터 (1A) 는, 게이트 절연막 (4) 상에 소스 전극 (5) 및 드레인 전극 (6) 이 대향 설치되고, 이 소스 전극 (5) 및 드레인 전극 (6) 을 덮도록, 본 발명의 반도체층 (7) 이 형성되어 있다.
한편, 도 1(b) 에 나타내는 박막 트랜지스터 (1B) 는, 게이트 절연막 (4) 상에 본 발명의 반도체층 (7) 이 형성되고, 그 위에 소스 전극 (5) 및 드레인 전극 (6) 이 형성되어 있다.
또한, 도 1(c) 에 나타내는 박막 트랜지스터 (1C) 는, 기판 (2) 상에 본 발명의 반도체층 (7) 이 형성되고, 이 반도체층 (7) 의 일부를 덮도록, 소스 전극 (5) 및 드레인 전극 (6) 이 형성되어 있다. 그리고, 반도체층 (7) 과 소스 전극 (5) 및 드레인 전극 (6) 상에 게이트 절연막 (4) 이 형성되고, 이 위에 게이트 전극 (3) 이 배치되어 있다.
이와 같은 박막 트랜지스터 (1A ∼ 1C) 는, 이동도가 높고, 치밀성이 높은 본 발명의 반도체층 (7) 을 구비하기 때문에, 전기적 특성 등의 각종 특성이 우수한 것이 되고 있다. 단, 박막 트랜지스터의 구성은, 본 발명의 반도체층 (7) 을 사용하여 구성된 것이면 되며, 본 발명의 요지를 변경하지 않는 범위에 있어서, 각 구성 부재의 배치를 적절히 변경하는 것이 가능하다.
기판 (2) 은, 상기 전구체 박막을 형성하는 기판과 동일한 것을 사용할 수 있다. 즉, 기판으로는, 실리콘 기판, 금속 기판, 플라스틱 기판, 갈륨 기판, 투명 전극 기판, 유기 박막 기판, 유리 기판 등을 들 수 있다.
전극 재료 (게이트 전극 (3), 소스 전극 (5) 및 드레인 전극 (6) 의 재료) 는, 예를 들어, 알루미늄, 금, 은, 구리, 몰리브덴, 티탄 등의 금속이나, ITO, IZO, 카본 블랙, 풀러렌류, 카본 나노 튜브 등의 무기 재료, 폴리티오펜, 폴리아닐린, 폴리피롤, 폴리플루오렌 및 이것들의 유도체 등의 유기 π 공액 폴리머를 사용할 수 있다. 이들 전극 재료는 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다. 게이트 전극 (3), 소스 전극 (5), 드레인 전극 (6) 의 각각에 있어서, 상이한 전극 재료를 사용할 수도 있다. 사용하는 기판이 게이트 전극 (3) 의 기능을 갖는 경우에는, 게이트 전극 (3) 의 구성을 생략할 수도 있다.
게이트 절연막 (4) 은, 예를 들어, 산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화이트륨 등의 무기 절연막, 폴리이미드, 폴리메틸메타크릴레이트, 폴리비닐페놀, 벤조시클로부텐 등의 유기 절연막을 사용할 수 있다. 이들 게이트 절연막은 1 종 단독으로 사용해도 되고, 2 종 이상을 병용해도 된다.
이들 전극 재료나 게이트 절연막 (4) 의 형성 방법으로는, 스퍼터법, 진공 증착법 등을 사용할 수도 있지만, 제조 방법의 간략화를 위해, 스프레이 코트법, 인쇄법, 잉크젯법 등, 각종 도포법을 사용해도 된다. 기판으로서 실리콘 기판을 사용하는 경우, 게이트 절연막은 열에 의한 산화에 의해서도 형성할 수 있다.
반도체층 (7) 은, 전자 캐리어 농도를 1012 ∼ 1018/㎤ 로 할 수 있고, 1013 ∼ 1018/㎤ 로 하는 것이 바람직하다. 이와 같은 전자 캐리어 농도는, 금속 산화물의 조성 (구성 원소), 조성비, 제조 조건 등을 제어함으로써 조절할 수 있다.
다음으로, 본 발명의 금속 산화물 반도체층을 사용한 반도체 디바이스로서의 일렉트로루미네선스 소자에 대해, 상세하게 설명한다. 도 7 은 일렉트로루미네선스 소자의 일종인 유기 일렉트로루미네선스 소자의 구성예를 나타내는 개략 단면도이다.
도 7 에 나타내는 유기 일렉트로루미네선스 소자는, 기판 (2) 과, 기판 (2) 상에 형성되는 양극 (12) 과, 양극 (12) 상에 형성되는 본 발명의 반도체층 (7) 과, 반도체층 (7) 상에 형성되는 정공 수송층 (13) 과, 정공 수송층 (13) 상에 형성되는 발광층 (14) 과, 발광층 (14) 상에 형성되는 전자 수송층 (15) 과, 전자 수송층 (15) 상에 형성되는 음극 (16) 이 형성되어 있다. 기판 (2) 은, 상기 박막 트랜지스터와 동일한 것을 사용할 수 있다. 양극 (12) 과 음극 (16) 은, 상기 박막 트랜지스터의 전극 재료와 동일한 것을 사용할 수 있다. 발광한 광을 투과시키기 위해, 유기 일렉트로루미네선스 소자의 양극 또는 음극 중 어느 일방이 투명 또는 반투명하다. 정공 수송층 (13) 은 전자 공여성을 갖는 임의의 유기 재료를 사용할 수 있다. 구체적으로는, 트리아졸 유도체, 옥사디아졸 유도체, 이미다졸 유도체, 카르바졸 유도체, 인돌로카르바졸 유도체, 폴리아릴알칸 유도체, 피라졸린 유도체 및 피라졸론 유도체, 페닐렌디아민 유도체, 아릴아민 유도체, 아미노 치환 칼콘 유도체, 옥사졸 유도체, 스티릴안트라센 유도체, 플루오레논 유도체, 하이드라존 유도체, 스틸벤 유도체, 실라잔 유도체, 아닐린계 공중합체, 또 도전성 고분자 올리고머, 특히 티오펜 올리고머 등을 들 수 있다. 발광층 (14) 은, 다양한 재료가 특허문헌 등으로 공지되었으며, 이것들이 선택되어 사용 가능하다. 전자 수송층 (15) 으로는, 알루미늄 착물류, 니트로 치환 플루오렌 유도체, 디페닐퀴논 유도체, 티오피란디옥사이드 유도체, 카르보디이미드, 플루오레닐리덴메탄 유도체, 안트라퀴논디메탄 및 안트론 유도체, 옥사디아졸 유도체 등을 들 수 있다.
또, 특성을 개선할 목적으로 각 층 사이에 주입층이나 저지층을 삽입하는 것이 가능하다. 각 층의 막두께는, 지나치게 얇으면 균일하게 성막하는 것이 곤란해지고, 지나치게 두꺼우면 캐리어의 수송이 방해되는 점에서, 5 ∼ 500 ㎚ 로 하는 것이 바람직하다. 또한, 반도체층 (7) 은 고온에서 열처리하거나 하여 도전체로 변환시켜도 된다.
본 발명은 또, 상기 금속 산화물 반도체층 형성용 조성물을 도포하여 전구체 박막을 형성하는 공정 (a) 와, 상기 전구체 박막을 150 ℃ 이상 350 ℃ 이하에서 소성하는 공정 (b) 의 후, 350 ℃ 초과 600 ℃ 이하에서 소성하여 금속 산화물 반도체층을 금속 산화물 도전층으로 전환시키는 공정 (c) 를 실시하는 금속 산화물 도전체층의 제조 방법이다.
공정 (c) 에 있어서의 350 ℃ 초과 600 ℃ 이하에서의 소성은, 특별히 제한되지 않으며, 핫 플레이트, IR 로, 오븐 등의 범용성이 높고 염가의 가열 장치를 사용할 수 있다. 대기압 플라즈마 장치, 마이크로파 가열 장치 등의 비교적 고가인 것을 사용해도 상관없다. 소성 공정을 실시하는 분위기는, 공기 중, 산소 등의 산화 분위기뿐만 아니라, 질소, 헬륨, 아르곤 등의 불활성 가스 중에서 실시할 수도 있다. 소성 시간은 특별히 한정되지 않지만, 예를 들어, 3 분 ∼ 24 시간이다.
또, 본 발명은, 상기 공정 (a) 와 공정 (b) 의 후에 공정 (c) 를 실시하여 금속 산화물 도전체층을 제조할 때에 있어서도, 상기 공정 (a) 와 공정 (b) 사이에, 상기 전구체 박막을 120 ℃ 이하의 온도에서 건조시키는 공정을 실시하는 것이 바람직하다. 이 건조 공정을 실시함으로써, 생성되는 전구체 박막의 막두께를 보다 균일하게 할 수 있다. 건조 공정의 온도는, 생산 효율의 관점에서 낮은 편이 좋으며, 바람직하게는 100 ℃ 이하, 보다 바람직하게는 80 ℃ 이하이다. 또, 건조 공정의 온도는, 건조 효율의 관점에서 40 ℃ 이상인 것이 바람직하다.
실시예
＜박막 트랜지스터의 제조 및 이동도 측정＞
본 발명의 금속 산화물 반도체층 형성용 조성물로부터 얻어진 막이 반도체층인 것의 확인 및 이동도 평가는, 상기 조성물을 사용하여 제조한 반도체층을 구비한 박막 트랜지스터 (1D) (도 2) 를 제조함으로써 실시하였다.
즉, 금속 산화물 반도체층 (7) 이 형성된 열 산화막 (SiO2, 게이트 절연막 (4)) 이 형성되어 있는 p 형 실리콘 기판 (저항값 0.02 Ω㎝) (2) 상에 100 ㎚ 의 티타늄 전극을 형성하였다. 티타늄 전극은, 스퍼터링법으로 섀도우 마스크를 개재하여 금속 산화물 반도체층 (7) 상에 퇴적시켰다. 여기서 성막한 티타늄 전극은, 박막 트랜지스터 (1D) 의 소스 전극 (5), 드레인 전극 (6) 이 된다. 박막 트랜지스터 (1D) 의 채널 길이는 90 ㎛, 채널 폭은 2 ㎜, 게이트 절연막 (4) 의 비유전율은 3.9, 게이트 절연막 (4) 의 막두께는 200 ㎚ 로 하였다. 또한, 기판 (2) 은 게이트 전극으로서도 기능하는 것이다.
상기와 같이 박막 트랜지스터 (1D) 를 제조하고, 박막 트랜지스터 (1D) 의 전달 특성으로부터 금속 산화물 반도체의 이동도를 계산하였다. 전달 특성의 측정은, 반도체 파라미터 애널라이저 HP4156C (애질런트·테크놀로지 (주) 제조) 를 사용하였다. 박막 트랜지스터 (1D) 는 노이즈의 영향을 경감시키기 위해 실드 케이스 내에 설치하였다. 실드 케이스 내는 대기압, 23 ± 3 ℃, 습도 40 ± 10 ％ 로 유지하였다.
도 2 에 나타내는 박막 트랜지스터 (1D) 에서는, 소스 전극 (5) 및 드레인 전극 (6) 을 전기적으로 접속시키는 배선 (8) 에, 드레인 전압 VD 를 인가하는 전원 (9) 을 배치하고, 소스 전극 (5) 및 p 형 기판 (2) 을 전기적으로 접속시키는 배선 (10) 에, 게이트 전압 VG 를 인가하는 전원 (11) 을 배치하였다. 게이트 전압 VG 는 -30 V 에서 ＋30 V 까지 1 V 스텝으로 소인 (Sweep) 하고, 드레인 전압 VD 를 ＋20 V 로 하였을 때의 소스 전극 (5) 및 드레인 전극 (6) 의 사이에 흐르는 전류 (드레인 전류) ID 의 증가 (전달 특성) 를 측정하였다.
일반적으로, 포화 상태에 있어서의 드레인 전류 ID 는 하기 식으로 나타낼 수 있다. 금속 산화물 반도체의 이동도 μ 는, 드레인 전류 ID 의 절대값의 제곱근을 종축에, 게이트 전압 VG 를 횡축에 플롯하였을 때의 그래프의 기울기로부터 구할 수 있다. 본 발명에서는, 하기 식을 사용하여 이동도를 산출하였다.
[식 1]
ID ＝ WCμ(VG － VT)2/2L (1)
(식 중, W 는 트랜지스터의 채널 폭, L 은 트랜지스터의 채널 길이, C 는 정전 용량 밀도, VT 는 임계값 전압이다)
＜성막성 평가 (핀홀 평가)＞
25 ㎜ × 25 ㎜ 의 크기의 열 산화막이 형성된 저저항 실리콘 기판 상에, 0.2 ㎛ 의 폴리테트라플루오로에틸렌제 필터를 통과시킨 금속 산화물 반도체층 형성용 조성물을 경화 후의 막두께가 9 ㎚ 가 되도록 스핀 코트법에 의해 도포하여, 박막을 형성하였다. 30 초간 정치 (靜置) 한 후, 핫 플레이트를 사용하여, 60 ℃ 5 분간의 열처리에 의해 금속 산화물 반도체층 전구체막으로 변환시켰다. 마지막으로, 핫 플레이트를 사용하여 300 ℃, 60 분간의 열처리를 실시하여, 경화막을 얻었다. 이 경화막의 표면을 광학 현미경 (100 배) 을 사용하여 관찰하였다. 막 표면에 핀홀이 보여진 것을 ×, 핀홀이 보여지지 않은 것을 ○ 로 하였다.
＜경화막의 막두께 측정 방법＞
4 인치 웨이퍼를 4 등분한 실리콘 기판 상에, 0.2 ㎛ 의 폴리테트라플루오로에틸렌제 필터를 통과시킨 금속 산화물 반도체층 형성용 조성물을 스핀 코트법에 의해 도포하여, 박막을 형성하였다. 핫 플레이트를 사용하여, 60 ℃ 5 분간의 열처리에 의해 금속 산화물 반도체층 전구체막으로 변환시켰다. 마지막으로, 핫 플레이트를 사용하여 300 ℃, 60 분간의 열처리를 실시하여, 경화막을 얻었다. 이 경화막의 막두께를 분광 엘립소메트리법에 의해 측정하였다.
＜평탄성 (Ra) 의 평가＞
경화막의 평탄성의 평가는, 원자간력 현미경 (AFM) 을 사용하였다. 실시예 및 비교예에서 제조한 박막 트랜지스터의 반도체층 표면의 2 ㎛ × 2 ㎛ 의 범위를 주사하여 형상 이미지를 얻은 후, 중심선 평균 조도 (Ra) 를 산출하였다. 중심선 평균 조도를 평탄성 (Ra) 으로 하였다. 위상 이미지는, 형상 이미지의 측정과 동시에 모니터하였다. 또한, 반도체층이 형성되어 있지 않은 열 산화막이 형성된 저저항 실리콘 기판의 Ra 는 0.26 ㎚ 이하였다.
측정 장치 : L-trace 프로브 현미경 (SII·나노테크놀로지사 제조)
[조성물 1 ∼ 6 의 조제 방법]
질산인듐 (Ⅲ) 수용액 (29.7 질량％) 과 질산갈륨 (Ⅲ) 2.77 수화물을 탈이온수 (DIW) 에 완전히 용해시킨 후, 유기 용매를 첨가하고 충분히 교반하여, 금속 산화물 반도체층 형성용 조성물 1 ∼ 6 (이하, 조성물 1 ∼ 6) 을 얻었다. 각 성분의 첨가량은 표 1 과 같다. 또한, 금속의 원자비는 In : Ga ＝ 93 : 7 이다.
Figure 112017014993367-pct00017
[실시예 1]
25 ㎜ × 25 ㎜ 의 크기의 열 산화막이 형성된 저저항 실리콘 기판 상에, 0.2 ㎛ 의 폴리테트라플루오로에틸렌제 필터를 통과시킨 조성물 1 을 경화막의 막두께가 9 ㎚ 가 되도록 스핀 코트법에 의해 도포하여, 조성물 1 로 이루어지는 박막을 형성한 후, 핫 플레이트를 사용하여, 60 ℃, 5 분간의 열처리에 의해 금속 산화물 반도체층 전구체막으로 변환시켰다. 다음으로 막 중의 불순물을 제거하기 위해, 금속 산화물 반도체층 전구체막에 UV 오존 처리를 실시하였다. 또한, UV 오존 처리는, 센 특수 광원 (SEN LIGHTS CORPORATION) 제조의 UV 오존 발생 장치를 사용하였다. 광원은 PL2003N-10, 전원은 UE2003N-7 이다. 마지막으로, 핫 플레이트를 사용하여 300 ℃, 60 분간의 열처리를 실시하여, 경화막을 얻었다. 얻어진 경화막은 Ra 가 0.28 ㎚ 로 양호한 값이었다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 경화막은 n 형의 반도체 특성을 나타내어, 막이 금속 산화물 반도체층인 것이 확인되었다. 이동도는 7.5 ㎠/Vs 로 높은 값을 나타냈다. 또, 핀홀을 평가하기 위해, 조성물 1 을 사용하여 상기 성막성 평가의 순서에 따라 핀홀 평가용 경화막을 제조하였다. 표 2 와 같이, 핀홀은 전혀 발생하지 않았다.
[실시예 2]
조성물 2 를 사용한 것 이외에는 실시예 1 과 동일하게 실시하여 경화막을 얻었다. 얻어진 경화막은 Ra 가 0.28 ㎚ 로 양호한 값이고, 동시에 이동도는 6.7 ㎠/Vs 로 높은 값을 나타냈다.
[실시예 3]
조성물 3 을 사용한 것 이외에는 실시예 1 과 동일하게 실시하여 경화막을 얻었다.
[실시예 4]
25 ㎜ × 25 ㎜ 의 크기의 열 산화막이 형성된 저저항 실리콘 기판 상에, 0.2 ㎛ 의 폴리테트라플루오로에틸렌제 필터를 통과시킨 조성물 1 을 경화 후의 막두께가 9 ㎚ 가 되도록 스핀 코트법에 의해 도포하여, 조성물 1 로 이루어지는 박막을 형성한 후, 핫 플레이트를 사용하여, 60 ℃, 5 분간의 열처리에 의해 금속 산화물 반도체층 전구체막으로 변환시켰다. 다음으로 핫 플레이트를 사용하여 300 ℃, 60 분간의 열처리를 실시하여, 경화막을 얻었다. 얻어진 경화막은 Ra 가 0.27 ㎚ 로 양호한 값이었다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 경화막은 n 형의 반도체 특성을 나타내어, 막이 금속 산화물 반도체층인 것이 확인되었다. 이동도는 6.7 ㎠/Vs 로 높은 값을 나타냈다. 또, 핀홀을 평가하기 위해, 조성물 1 을 사용하여 상기 성막성 평가의 순서에 따라 핀홀 평가용 경화막을 얻었다. 얻어진 경화막은 핀홀이 없고, 평탄한 막을 형성할 수 있었다.
[비교예 1]
조성물 4 를 사용한 것 이외에는 실시예 1 과 동일하게 실시하여 경화막을 얻었다. 얻어진 경화막은, 이동도가 6.5 ㎠/Vs 였지만, 막 표면에 핀홀이 존재하고, 또한, Ra 가 0.59 ㎚ 로 나쁘고, 평탄한 막은 형성할 수 없었다. 조성물 4 는 실용상 사용에 적합하지 않다.
[비교예 2]
조성물 5 를 사용한 것 이외에는 실시예 1 과 동일하게 실시하여 경화막을 얻었다. 얻어진 경화막은 핀홀이 존재하였다. 또, Ra 가 1.72 ㎚ 로 매우 나쁘고, 평탄한 막은 형성할 수 없었다. 또한, 이동도는 3.3 ㎠/Vs 로 나쁜 값을 나타냈다. 조성물 5 는 실용상 사용에 적합하지 않다.
[비교예 3]
조성물 6 을 사용한 것 이외에는 실시예 4 와 동일하게 실시하여 경화막을 얻었다. 얻어진 경화막은 핀홀이 없고, 평탄한 막을 형성할 수 있었지만, 이동도가 4.1 ㎠/Vs 로 나쁜 값을 나타냈다.
Figure 112017014993367-pct00018
실시예 1 ∼ 3 에서 분명한 바와 같이, 본 발명의 디프로필렌글리콜모노메틸에테르를 함유하는 금속 산화물 반도체층 형성용 조성물로부터 형성된 막은, 핀홀이 전혀 발생하지 않고, Ra 가 0.28 ㎚, 0.34 ㎚ 로 매우 평탄한 막을 형성할 수 있었다. 또한, 실시예 2 는, 비교예 2 에 디프로필렌글리콜모노메틸에테르를 10.8 질량％ 첨가한 조성물인데, 1.72 ㎚ 였던 Ra 가 0.28 ㎚ 까지 대폭 개선됨과 함께, 이동도가 대폭 개선되었다. 본 발명의 금속 산화물 반도체층 형성용 조성물은, 막 특성의 개선에 매우 큰 효과를 갖고, 고성능의 반도체막을 얻을 수 있다.
Figure 112017014993367-pct00019
＜AFM 측정＞
실시예 4 와 비교예 3 의 막 표면의 형상 이미지와 위상 이미지를 도 3 ∼ 6 에 나타냈다. 실시예 4 의 막은, 형상 이미지는 매우 평탄하지만, 위상 이미지에서 위상의 농담이 나타났다. AFM 측정법에 의한 위상은 막의 경도나 흡착력에 따라 변화한다고 일컬어지고 있는 점에서, 실시예 4 의 막은 부위에 따라 표면 물성이 상이한 것을 나타내고 있다. 막이 InGaO 인 것, 실시예 4 의 막의 이동도가 높은 것을 고려하면, 이 위상 이미지의 농담은 결정화도의 차이를 나타내는 것이라고 추찰할 수 있다. 한편, 비교예 3 의 막은, 농담이 없는 위상 이미지가 얻어졌다. 요컨대, 비교예 3 에 사용된 에틸렌글리콜은 극성이 높기 때문에, 실시예 4 의 디프로필렌글리콜모노메틸에테르와 비교하면 막 중에 잔존하기 쉬워, 막의 경화 (결정화) 를 저해하고 있을 가능성이 있다.
본 발명의 금속 산화물 반도체층 형성용 조성물은, 유기 용매가 불순물로서 막 중에 잘 잔존하지 않아, 결정성이 양호한 반도체층을 형성할 수 있다.
[조성물 7, 8 의 조제 방법]
질산인듐 (Ⅲ) 수용액 (29.7 질량％) 과 질산아연 (Ⅱ) 수용액 (37.9 질량％) 을 탈이온수 (DIW) 에 완전히 용해시킨 후, 유기 용매를 첨가하고 충분히 교반하여, 금속 산화물 반도체층 형성용 조성물 7, 8 (이하, 조성물 7, 8) 을 얻었다. 각 성분의 첨가량은 표 4 와 같다.
Figure 112017014993367-pct00020
[실시예 5]
25 ㎜ × 25 ㎜ 의 크기의 열 산화막이 형성된 저저항 실리콘 기판 상에, 0.2 ㎛ 의 폴리테트라플루오로에틸렌제 필터를 통과시킨 조성물 7 을 경화막의 막두께가 9 ㎚ 가 되도록 스핀 코트법에 의해 도포하여, 조성물 7 로 이루어지는 박막을 형성한 후, 핫 플레이트를 사용하여, 60 ℃, 5 분간의 열처리에 의해 금속 산화물 반도체층 전구체막으로 변환시켰다. 다음으로 막 중의 불순물을 제거하기 위해, 금속 산화물 반도체층 전구체막에 UV 오존 처리를 실시하였다. 또한, UV 오존 처리는, 센 특수 광원 (SEN LIGHTS CORPORATION) 제조의 UV 오존 발생 장치를 사용하였다. 광원은 PL2003N-10, 전원은 UE2003N-7 이다. 마지막으로, 핫 플레이트를 사용하여 300 ℃, 60 분간의 열처리를 실시하여, 경화막을 얻었다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 경화막은 n 형의 반도체 특성을 나타내어, 막이 금속 산화물 반도체층인 것이 확인되었다.
[실시예 6]
실시예 5 와 동일하게 실시하여 경화막을 형성한 후, 핫 플레이트를 사용하여 400 ℃, 60 분간의 열처리를 실시하였다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 이 경화막은 반도체로는 기능하지 않았지만, 높은 도전을 나타내어 도전체층인 것이 확인되었다. 본 발명의 금속 산화물 반도체층은, 고온에서 열처리함으로써 도전체층으로 변환시킬 수 있는 것이 확인되었다.
[실시예 7]
실시예 5 와 동일하게 실시하여 경화막을 형성한 후, 핫 플레이트를 사용하여 500 ℃, 60 분간의 열처리를 실시하였다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 이 경화막은 반도체로는 기능하지 않았지만 높은 도전을 나타내어 도전체층인 것이 확인되었다. 본 발명의 금속 산화물 반도체층은, 고온에서 열처리함으로써 도전체층으로 변환시킬 수 있는 것이 확인되었다.
[실시예 8]
조성물 8 을 사용한 것 이외에는 실시예 5 와 동일하게 실시하여 경화막을 얻었다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 경화막은 n 형의 반도체 특성을 나타내어, 막이 금속 산화물 반도체층인 것이 확인되었다.
[실시예 9]
조성물 8 을 사용한 것 이외에는 실시예 5 와 동일하게 실시하여 경화막을 형성한 후, 핫 플레이트를 사용하여 400 ℃, 60 분간의 열처리를 실시하였다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 이 경화막은 반도체로는 기능하지 않았지만 높은 도전을 나타내어 도전체층인 것이 확인되었다. 본 발명의 금속 산화물 반도체층은, 고온에서 열처리함으로써 도전체층으로 변환시킬 수 있는 것이 확인되었다.
[실시예 10]
조성물 8 을 사용한 것 이외에는 실시예 5 와 동일하게 실시하여 경화막을 형성한 후, 핫 플레이트를 사용하여 500 ℃, 60 분간의 열처리를 실시하였다. 이 경화막을 사용하여, 상기 박막 트랜지스터의 제조 순서에 따라 박막 트랜지스터를 제조하였다. 이 경화막은 반도체로는 기능하지 않았지만, 높은 도전을 나타내어 도전체층인 것이 확인되었다. 본 발명의 금속 산화물 반도체층은, 고온에서 열처리함으로써 도전체층으로 변환시킬 수 있는 것이 확인되었다.
Figure 112017014993367-pct00021
1A, 1B, 1C, 1D : 박막 트랜지스터
2 : 기판
3 : 게이트 전극
4 : 게이트 절연막
5 : 소스 전극
6 : 드레인 전극
7 : 반도체층 (금속 산화물 반도체층)
8, 10 : 배선
9, 11 : 전원
12 : 양극
13 : 정공 수송층
14 : 발광층
15 : 전자 수송층
16 : 음극

Claims (17)

  1. 일반식 [1] 로 나타내는 용매와 무기 금속염을 함유하고,
    상기 무기 금속염이 인듐과 갈륨을 함유하고 있으며,
    상기 용매가 디프로필렌글리콜모노메틸에테르와 물을 함유하는 것을 특징으로 하는 금속 산화물 반도체층 형성용 조성물.
    Figure 112021120251671-pct00031

    (식 중, R1 은 탄소 원자수 2 ∼ 3 의 직사슬 또는 분기의 알킬렌기, R2 는 탄소 원자수 1 ∼ 3 의 직사슬 또는 분기의 알킬기를 나타낸다)
  2. 제 1 항에 있어서,
    상기 무기 금속염이 질산인듐, 및 질산갈륨이고, 상기 질산인듐, 및 상기 질산갈륨의 수용액을 상기 디프로필렌글리콜모노메틸에테르에 용해시킨 것인, 금속 산화물 반도체층 형성용 조성물.
  3. 제 1 항에 있어서,
    상기 일반식 [1] 로 나타내는 용매의 함유율이 1 ∼ 39 질량％ 인, 금속 산화물 반도체층 형성용 조성물.
  4. 제 1 항에 있어서,
    상기 무기 금속염에 대하여 1 ∼ 1000 질량％ 의 제 1 아미드를 함유하는, 금속 산화물 반도체층 형성용 조성물.
  5. 제 3 항에 있어서,
    상기 무기 금속염에 대하여 1 ∼ 1000 질량％ 의 제 1 아미드를 함유하는, 금속 산화물 반도체층 형성용 조성물.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 금속 산화물 반도체층 형성용 조성물을 도포하여 전구체 박막을 형성하는 공정 (a) 와, 상기 전구체 박막을 150 ℃ 이상 350 ℃ 이하에서 소성하는 공정 (b) 를 갖는, 금속 산화물 반도체층의 제조 방법.
  7. 제 6 항에 있어서,
    상기 공정 (a) 와 공정 (b) 사이에, 상기 전구체 박막을 120 ℃ 이하의 온도에서 건조시키는 공정을 갖는, 금속 산화물 반도체층의 제조 방법.
  8. 제 6 항에 기재된 금속 산화물 반도체층의 제조 방법에 의해 제조된 것인, 금속 산화물 반도체층.
  9. 제 7 항에 기재된 금속 산화물 반도체층의 제조 방법에 의해 제조된 것인, 금속 산화물 반도체층.
  10. 제 8 항에 기재된 금속 산화물 반도체층을 갖는 것을 특징으로 하는 반도체 디바이스.
  11. 기판과, 반도체층과, 소스 전극과, 드레인 전극을 적어도 갖고, 상기 반도체층이 제 8 항에 기재된 금속 산화물 반도체층인, 전계 효과 트랜지스터.
  12. 제 6 항에 기재된 공정 (a) 와 공정 (b) 의 후, 350 ℃ 초과 600 ℃ 이하에서 소성하여 금속 산화물 반도체층을 금속 산화물 도전층으로 전환시키는 공정 (c) 를 실시하는, 금속 산화물 도전체층의 제조 방법.
  13. 제 12 항에 있어서,
    상기 공정 (a) 와 공정 (b) 사이에, 상기 전구체 박막을 120 ℃ 이하의 온도에서 건조시키는 공정을 갖는, 금속 산화물 도전체층의 제조 방법.
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