KR20210035207A - 반도체 장치 - Google Patents

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KR20210035207A
KR20210035207A KR1020217003947A KR20217003947A KR20210035207A KR 20210035207 A KR20210035207 A KR 20210035207A KR 1020217003947 A KR1020217003947 A KR 1020217003947A KR 20217003947 A KR20217003947 A KR 20217003947A KR 20210035207 A KR20210035207 A KR 20210035207A
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film
insulating
metal oxide
insulating film
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KR1020217003947A
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준이치 코에즈카
켄이치 오카자키
야스하루 호사카
토시미츠 오보나이
야스타카 나카자와
세이지 야스모토
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기적 특성이 양호한 반도체 장치를 제공한다. 신뢰성이 높은 반도체 장치를 제공한다. 전기적 특성이 안정적인 반도체 장치를 제공한다. 반도체 장치는 제 1 절연층, 제 2 절연층, 반도체층, 및 제 1 도전층을 포함한다. 제 1 절연층 위에 반도체층, 제 2 절연층, 및 제 1 도전층이 이 순서대로 적층된다. 제 2 절연층은 제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가진다. 제 1 절연막, 제 2 절연막, 및 제 3 절연막은 각각 산화물을 포함한다. 제 1 절연막은 반도체층과 접하는 부분을 포함한다. 반도체층은 인듐, 갈륨, 및 산소를 포함하고, 인듐의 함유율이 갈륨의 함유율보다 높은 영역을 포함한다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 및 이들의 제작 방법이 포함된다. 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 뜻한다.
트랜지스터에 적용 가능한 반도체 재료로서, 금속 산화물을 포함한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에는, 복수의 산화물 반도체층을 적층하고, 이들 중에서 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 인듐의 함유량이 갈륨의 함유량보다 많은 구조로 함으로써, 높은 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)가 실현된 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 대형 표시 장치에서의 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘 또는 비정질 실리콘을 포함한 트랜지스터의 생산 설비의 일부를 개량하고 이용할 수 있기 때문에 설비 투자를 저감할 수 있다. 금속 산화물을 포함한 트랜지스터는 비정질 실리콘을 포함한 트랜지스터보다 전계 효과 이동도가 높기 때문에, 드라이버 회로가 제공된 고성능의 표시 장치를 실현할 수 있다.
일본 공개특허공보 특개2014-007399호
본 발명의 일 형태의 과제는 전기적 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 전기적 특성이 안정적인 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 신뢰성이 높은 표시 장치를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태는 목적 모두를 달성할 필요는 없다. 또한 다른 과제는 명세서, 도면, 및 청구항 등의 기재에서 추출될 수 있다.
본 발명의 일 형태는 제 1 절연층, 제 2 절연층, 반도체층, 및 제 1 도전층을 포함하는 반도체 장치이다. 제 1 절연층 위에 반도체층, 제 2 절연층, 및 제 1 도전층이 이 순서대로 적층된다. 제 2 절연층은 제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가진다. 제 1 절연막, 제 2 절연막, 및 제 3 절연막은 각각 산화물을 포함한다. 제 1 절연막은 반도체층과 접하는 부분을 포함한다. 반도체층은 인듐 및 산소를 포함한다.
상기에 있어서, 반도체층은 갈륨을 포함하지 않는 것이 바람직하다.
상기에 있어서, 반도체층은 아연을 포함하는 것이 바람직하다.
본 발명의 다른 일 형태는 제 1 절연층, 제 2 절연층, 반도체층, 및 제 1 도전층을 포함하는 반도체 장치이다. 제 1 절연층 위에 반도체층, 제 2 절연층, 및 제 1 도전층이 이 순서대로 적층된다. 제 2 절연층은 제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가진다. 제 1 절연막, 제 2 절연막, 및 제 3 절연막은 각각 산화물을 포함한다. 제 1 절연막은 반도체층과 접하는 부분을 포함한다. 반도체층은 인듐, 갈륨, 및 산소를 포함하고, 인듐의 함유율이 갈륨의 함유율보다 높은 영역을 포함한다.
상기에 있어서, 반도체층은 아연을 포함하는 것이 바람직하다. 이 경우 반도체층은 아연의 함유율이 갈륨의 함유율보다 높은 영역을 포함하는 것이 바람직하다.
본 발명의 다른 일 형태는 제 1 절연층, 제 2 절연층, 제 1 반도체층, 제 2 반도체층, 및 제 1 도전층을 포함하는 반도체 장치이다. 제 1 절연층 위에 제 2 반도체층, 제 1 반도체층, 제 2 절연층, 및 제 1 도전층이 이 순서대로 적층된다. 제 2 절연층은 제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가진다. 제 1 절연막, 제 2 절연막, 및 제 3 절연막은 각각 산화물을 포함한다. 제 1 절연막은 제 1 반도체층과 접하는 부분을 포함한다. 제 1 반도체층은 인듐 및 산소를 포함한다. 제 2 반도체층은 인듐, 아연, 갈륨, 및 산소를 포함한다. 제 1 반도체층은 제 2 반도체층보다 인듐의 함유율이 높은 영역을 포함한다.
상기에 있어서, 제 1 반도체층은 아연 및 갈륨을 포함하는 것이 바람직하다. 제 1 반도체층은 갈륨의 함유율이 인듐의 함유율보다 낮고 아연의 함유율이 갈륨의 함유율보다 높은 영역을 포함하는 것이 바람직하다. 제 1 반도체층은 아연의 함유율이 제 2 반도체층의 아연의 함유율 이상인 영역을 포함하는 것이 바람직하다.
상기에 있어서, 제 2 절연층과 제 1 도전층 사이에 금속 산화물층이 제공되는 것이 바람직하다. 이 경우 금속 산화물층은 알루미늄, 하프늄, 인듐, 갈륨, 및 아연에서 선택된 하나 이상의 원소를 포함하는 것이 바람직하다. 특히 금속 산화물층은 인듐을 포함하는 것이 바람직하다. 또한 금속 산화물층과 제 1 반도체층은 인듐의 함유율이 실질적으로 같은 것이 바람직하다.
상기에 있어서, 제 1 절연막은 제 2 절연막보다 느린 증착 속도(deposition rate)로 형성되는 것이 바람직하다.
상기에 있어서, 제 2 도전층이 포함되고, 제 1 절연층 대신에 제 3 절연층이 포함되는 것이 바람직하다. 이 경우 제 2 도전층은 제 3 절연층을 개재(介在)하여 제 1 반도체층과 중첩된 영역을 포함하고, 제 3 절연층은 제 4 절연막, 제 5 절연막, 제 6 절연막, 및 제 7 절연막이 이 순서대로 적층된 적층 구조를 가지는 것이 바람직하다. 제 7 절연막은 산소를 포함하고, 제 4 절연막, 제 5 절연막, 및 제 6 절연막은 각각 질소를 포함하는 것이 바람직하다.
상기에 있어서, 제 7 절연막은 산화 실리콘을 포함하고, 제 4 절연막, 제 5 절연막, 및 제 6 절연막은 각각 질화 실리콘을 포함하는 것이 바람직하다.
본 발명의 일 형태에 의하여 전기적 특성이 양호한 반도체 장치를 제공할 수 있다. 신뢰성이 높은 반도체 장치를 제공할 수 있다. 전기적 특성이 안정적인 반도체 장치를 제공할 수 있다. 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 효과 모두를 반드시 달성할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재에서 추출될 수 있다.
첨부 도면에 있어서:
도 1의 (A) 및 (B)는 각각 트랜지스터의 구조예를 도시한 것;
도 2의 (A) 및 (B)는 각각 트랜지스터의 구조예를 도시한 것;
도 3의 (A) 내지 (C)는 트랜지스터의 구조예를 도시한 것;
도 4의 (A) 내지 (C)는 트랜지스터의 구조예를 도시한 것;
도 5의 (A) 내지 (C)는 트랜지스터의 구조예를 도시한 것;
도 6의 (A) 내지 (C)는 트랜지스터의 구조예를 도시한 것;
도 7의 (A) 내지 (D)는 각각 트랜지스터의 구조예를 도시한 것;
도 8의 (A) 내지 (D)는 각각 트랜지스터의 구조예를 도시한 것;
도 9의 (A) 내지 (E)는 트랜지스터의 제작 방법을 도시한 것;
도 10의 (A) 내지 (D)는 트랜지스터의 제작 방법을 도시한 것;
도 11의 (A) 및 (B)는 트랜지스터의 제작 방법을 도시한 것;
도 12의 (A) 내지 (D)는 트랜지스터의 제작 방법을 도시한 것;
도 13의 (A) 내지 (C)는 표시 장치의 상면도;
도 14는 표시 장치의 단면도;
도 15는 표시 장치의 단면도;
도 16은 표시 장치의 단면도;
도 17은 표시 장치의 단면도;
도 18의 (A)는 표시 장치의 블록도이고, 도 18의 (B) 및 (C)는 표시 장치의 회로도;
도 19의 (A), (C), 및 (D)는 표시 장치의 회로도이고, 도 19의 (B)는 타이밍 차트;
도 20의 (A) 및 (B)는 표시 모듈의 구조예를 도시한 것;
도 21의 (A) 및 (B)는 전자 기기의 구조예를 도시한 것;
도 22의 (A) 내지 (E)는 전자 기기의 구조예를 도시한 것;
도 23의 (A) 내지 (G)는 전자 기기의 구조예를 도시한 것;
도 24의 (A) 내지 (D)는 전자 기기의 구조예를 도시한 것;
도 25의 (A) 내지 (D)는 트랜지스터의 Id-Vg 특성을 나타낸 것이고, 도 25의 (E)는 트랜지스터의 신뢰성 시험의 결과를 나타낸 것;
도 26의 (A)는 트랜지스터의 Id-Vg 특성을 나타낸 것이고, 도 26의 (B)는 트랜지스터의 신뢰성 시험의 결과를 나타낸 것;
도 27은 TDS 분석의 결과를 나타낸 것;
도 28의 (A) 및 (B) TDS 분석의 결과를 나타낸 것;
도 29의 (A) 내지 (C) ESR 측정의 결과를 나타낸 것;
도 30의 (A)는 트랜지스터의 Id-Vg 특성을 나타낸 것이고, 도 30의 (B)는 트랜지스터의 신뢰성 시험의 결과를 나타낸 것;
도 31의 (A)는 트랜지스터의 Id-Vg 특성을 나타낸 것이고, 도 31의 (B)는 트랜지스터의 신뢰성 시험의 결과를 나타낸 것;
도 32의 (A)는 트랜지스터의 Id-Vg 특성을 나타낸 것이고, 도 32의 (B)는 트랜지스터의 신뢰성 시험의 결과를 나타낸 것;
도 33의 (A)는 스플릿 구조의 개념도이고, 도 33의 (B)는 스플릿 구조를 가지는 산화물 반도체의 상태 밀도를 나타낸 것;
도 34의 (A)는 Ga-O 구조의 개념도이고, 도 34의 (B)는 Ga-O 구조를 가지는 산화물 반도체의 상태 밀도를 나타낸 것; 및
도 35의 (A) 및 (B)는 각각 반응 경로에서의 에너지 변화를 나타낸 것이다.
이하에서는 실시형태에 대하여 도면을 참조하여 설명한다. 또한 실시형태는 다른 많은 형태로 실시할 수 있고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
본 명세서에서 설명하는 각 도면에서 각 구성요소의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서 등에서 제 1, 제 2, 및 제 3 등의 서수는 구성요소들 사이의 혼동을 피하기 위하여 사용되고, 이 용어는 구성요소를 수적으로 한정하지 않는다.
본 명세서 등에서 배치를 설명하는 "위에", "상방에", "아래에", 및 "하방에" 등의 용어는 도면을 참조하여 구성요소 간의 위치 관계를 설명하는 데 있어서 편의상 사용된다. 또한 구성요소 간의 위치 관계는 각 구성요소를 설명하는 방향에 따라 적절히 변화된다. 그러므로 설명을 위한 용어는 본 명세서에서 사용되는 것에 한정되지 않고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서 트랜지스터의 소스 및 드레인의 기능은, 예를 들어 반대 극성의 트랜지스터가 사용될 때나, 회로 동작에서 전류의 방향이 변화될 때에 종종 서로 대체된다. 따라서 소스 및 드레인이라는 용어는 바꿔 사용할 수 있다.
또한 본 명세서 등에서 트랜지스터의 채널 길이 방향이란 소스 영역과 드레인 영역을 연결하는 가장 짧은 직선에 평행한 방향 중 하나를 말한다. 즉 채널 길이 방향은 트랜지스터가 온 상태일 때 반도체층을 흐르는 전류의 방향 중 하나에 상당한다. 채널 폭 방향이란 상기 채널 길이 방향과 직교하는 방향을 말한다. 트랜지스터의 구조나 형상에 따라서는 채널 길이 방향 및 채널 폭 방향의 각각은 하나의 방향에 정해지지 않는 경우가 있다.
본 명세서 등에서 "전기적으로 접속"이라는 용어는 구성요소들이 "어떠한 전기적 작용을 가지는 물체"를 통하여 접속되어 있는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성요소들 간에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예에는 전극 및 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능을 가지는 소자가 있다.
본 명세서 등에서 "막"과 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어 "도전층" 및 "절연층"이라는 용어는 각각 "도전막" 및 "절연막"으로 교체되는 것이 가능한 경우가 있다.
별도로 명시되지 않는 한, 본 명세서 등에서의 오프 상태 전류는, 오프 상태(비도통 상태 또는 차단(cutoff) 상태라고도 함)의 트랜지스터의 드레인 전류를 말한다. 별도로 명시되지 않는 한, n채널 트랜지스터의 오프 상태는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 것을 뜻하고, p채널 트랜지스터의 오프 상태는 Vgs가 Vth보다 높은 것을 뜻한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 이미지 등을 표시(출력)하는 기능을 가진다. 따라서 표시 패널은 출력 장치의 일 형태이다.
본 명세서 등에서 표시 패널의 기판에 FPC(flexible printed circuit) 또는 TCP(tape carrier package) 등의 커넥터가 장착된 구조, 또는 COG(chip on glass) 방식 등에 의하여 기판에 집적 회로(IC)가 실장된 구조를 표시 패널 모듈 또는 표시 모듈이라고 하거나 단순히 표시 패널 등이라고 하는 경우가 있다.
또한 본 명세서 등에서 표시 장치의 일 형태인 터치 패널은, 표시면에 이미지 등을 표시하는 기능과, 표시면에 대한 손가락 또는 스타일러스 등의 물체의 접촉, 압력, 또는 접근 등을 검지할 수 있는 터치 센서로서의 기능을 가진다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은 예를 들어 터치 센서를 가지는 표시 패널(또는 표시 장치) 또는 터치 센서 기능을 가지는 표시 패널(또는 표시 장치)이라고 할 수 있다. 터치 패널에는 표시 패널 및 터치 센서 패널이 포함될 수 있다. 또는 터치 패널은 표시 패널의 내부 또는 표시 패널의 표면에 터치 센서의 기능을 가질 수 있다.
본 명세서 등에서 터치 패널의 기판에 커넥터 또는 IC가 장착된 구조를 터치 패널 모듈 또는 표시 모듈이라고 하거나 단순히 터치 패널 등이라고 하는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 설명한다. 특히 본 실시형태에서는 반도체 장치의 일례로서, 채널이 형성되는 반도체층에 산화물 반도체를 포함한 트랜지스터에 대하여 설명한다.
[구조예 1]
<구조예 1-1>
도 1의 (A)는 트랜지스터(10)의 채널 길이 방향의 단면 모식도이다.
트랜지스터(10)는 절연층(103), 반도체층(108), 절연층(110), 금속 산화물층(114), 및 도전층(112)을 포함한다. 절연층(110)은 게이트 절연층으로서 기능한다. 도전층(112)은 게이트 전극으로서 기능한다.
도전층(112)은 금속 또는 합금을 포함하는 도전막을 사용하여 형성되면 전기 저항이 저감될 수 있기 때문에 바람직하다. 또한 도전층(112)으로서 산화물을 포함하는 도전막을 사용하여도 좋다.
금속 산화물층(114)은 절연층(110)에 산소를 공급하는 기능을 가진다. 도전층(112)으로서 산화되기 쉬운 금속 또는 합금을 포함하는 도전막을 사용한 경우, 금속 산화물층(114)은 절연층(110) 중의 산소로 인한 도전층(112)의 산화를 방지하는 배리어층으로서 기능할 수도 있다. 또한 금속 산화물층(114)을 도전층(112)의 형성 전에 제거함으로써 도전층(112)과 절연층(110)을 서로 접하게 하여도 좋다.
절연층(103)은 산화물을 포함하는 절연막을 사용하여 형성되는 것이 바람직하다. 특히 반도체층(108)과 접하는 부분에는 산화물막을 사용하는 것이 바람직하다.
반도체층(108)은 반도체 특성을 나타내는 금속 산화물(이하 산화물 반도체라고도 함)을 포함한다. 반도체층(108)은 적어도 인듐 및 산소를 포함하는 것이 바람직하다. 반도체층(108)에 인듐의 산화물이 포함되면, 캐리어 이동도를 높일 수 있다. 예를 들어 비정질 실리콘을 사용한 트랜지스터보다 큰 전류를 흘릴 수 있는 트랜지스터를 제공할 수 있다.
반도체층(108)에서 도전층(112)과 중첩된 영역이 채널 형성 영역으로서 기능한다. 또한 반도체층(108)은 채널 형성 영역을 개재하여 한 쌍의 저저항 영역(108n)을 포함하는 것이 바람직하다. 저저항 영역(108n)은 각각 채널 형성 영역보다 캐리어 농도가 높으며, 소스 영역 및 드레인 영역으로서 기능한다.
저저항 영역(108n)은 채널 형성 영역보다, 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결손량이 많은 영역, 수소 농도가 높은 영역, 또는 불순물 농도가 높은 영역이라고도 할 수 있다.
절연층(110)은 절연층(103) 측으로부터 절연막(110a), 절연막(110b), 및 절연막(110c)이 이 순서대로 적층된 적층 구조를 가진다. 절연막(110a)은 반도체층(108)의 채널 형성 영역과 접한 영역을 포함한다. 절연막(110c)은 금속 산화물층(114)과 접한 영역을 포함한다. 절연막(110b)은 절연막(110a)과 절연막(110c) 사이에 위치한다.
절연막(110a, 110b, 및 110c)의 각각은 산화물을 포함하는 절연막인 것이 바람직하다. 이 경우 절연막(110a), 절연막(110b), 및 절연막(110c)은 하나의 증착 장치에서 연속하여 형성되는 것이 바람직하다.
절연막(110a, 110b, 및 110c)의 각각으로서는 예를 들어, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중 적어도 하나를 포함하는 절연층을 사용할 수 있다.
반도체층(108)과 접하는 절연층(110)은 산화물 절연막의 적층 구조를 가지는 것이 바람직하다. 절연층(110)은 화학량론적 조성을 초과하는 산소를 포함하는 영역을 포함하는 것이 더 바람직하다. 바꿔 말하면 절연층(110)은 산소를 방출할 수 있는 절연막을 포함한다. 예를 들어 산소 분위기에서 절연층(110)을 형성하거나, 형성된 절연층(110)에 대하여 산소 분위기에서의 열처리 또는 플라스마 처리 등을 수행하거나, 또는 절연층(110) 위에 산소 분위기에서 산화물막을 형성함으로써, 절연층(110)에 산소를 공급할 수 있다.
절연막(110a, 110b, 및 110c)의 각각은 예를 들어 스퍼터링법, 화학 기상 증착(CVD)법, 진공 증착법, 펄스 레이저 증착(PLD)법, 및 원자층 증착(ALD)법 등 중 어느 것에 의하여 형성될 수 있다. CVD법으로서는 PECVD(plasma-enhanced chemical vapor deposition)법 또는 열 CVD법을 사용할 수 있다.
특히 절연막(110a), 절연막(110b), 및 절연막(110c)은 PECVD법에 의하여 형성되는 것이 바람직하다.
절연막(110a)은 반도체층(108) 위에 형성되기 때문에, 반도체층(108)이 가능한 한 대미지를 받지 않는 조건에서 형성되는 것이 바람직하다. 예를 들어 절연막(110a)은 증착 속도가 충분히 느린 조건에서 형성될 수 있다.
예를 들어 절연막(110a)으로서 PECVD법에 의하여 산화질화 실리콘막을 형성하면, 저전력으로 막이 형성되어 반도체층(108)에 대한 대미지를 매우 적게 할 수 있다.
산화질화 실리콘막을 형성하는 데 사용되는 성막 가스에는 예를 들어, 실레인 또는 다이실레인 등의 실리콘을 포함하는 증착 가스와, 산소, 오존, 일산화 이질소, 또는 이산화 질소 등의 산화성 가스로 이루어지는 원료 가스를 사용할 수 있다. 원료 가스에 더하여, 아르곤, 헬륨, 또는 질소 등의 희석 가스가 포함되어도 좋다.
예를 들어 성막 가스의 총유량에 대한 증착 가스의 유량의 비율(이하 단순히 유량비라고도 함)이 저감되면, 증착 속도를 느리게 할 수 있어, 결함이 적은 치밀한 막을 형성할 수 있다.
절연막(110b)은 절연막(110a)보다 증착 속도가 빠른 조건에서 형성되는 것이 바람직하다. 이로써 생산성을 향상시킬 수 있다.
예를 들어 절연막(110b)은, 증착 가스의 유량비를 절연막(110a)보다 높게 함으로써, 빠른 증착 속도로 형성될 수 있다.
절연막(110c)은 그의 표면의 결함이 저감되고, 물 등 대기 중에 포함되는 불순물이 흡착되기 어려운 매우 치밀한 막인 것이 바람직하다. 절연막(110c)은 절연막(110a)과 마찬가지로, 예를 들어 충분히 느린 증착 속도로 형성될 수 있다.
절연막(110c)은 절연막(110b) 위에 형성되기 때문에, 절연막(110c)의 형성이 반도체층(108)에 주는 영향은 절연막(110a)의 형성보다 작다. 그러므로 절연막(110c)은 절연막(110a)보다 높은 전력으로 형성할 수 있다. 증착 가스의 유량비를 저감하고 비교적 높은 전력으로 막을 형성함으로써, 표면의 결함이 저감된 치밀한 막을 형성할 수 있다.
즉 절연막(110b)의 증착 속도가 가장 빠르고, 절연막(110a)이 두 번째로 빠르고, 절연막(110c)의 증착 속도가 가장 느린 조건에서 형성된 적층막을 사용하여 절연층(110)을 형성할 수 있다. 절연층(110)에서는, 웨트 에칭 또는 드라이 에칭이 같은 조건에서 수행될 때, 절연층(110b)의 에칭 속도가 가장 빠르고, 절연막(110a)이 두 번째로 빠르고, 절연막(110c)의 에칭 속도가 가장 느리다.
절연막(110b)은 절연막(110a) 및 절연막(110c)보다 두껍게 형성되는 것이 바람직하다. 가장 빠른 증착 속도로 형성되는 절연막(110b)을 두껍게 형성함으로써, 절연층(110)을 형성하는 데 걸리는 시간을 단축시킬 수 있다.
여기서 절연막(110a)과 절연막(110b)의 경계 및 절연막(110b)과 절연막(110c)의 경계는 불명확한 경우가 있기 때문에, 도 1의 (A) 등에서는 이들 경계를 파선으로 나타내었다. 또한 절연막(110a)과 절연막(110b)은 막 밀도가 다르기 때문에, 절연막(110a)과 절연막(110b)의 경계는, 투과 전자 현미경(TEM)으로 얻어지는 절연층(110)의 단면 이미지에서의 콘트라스트의 차이에서 확인할 수 있는 경우가 있다. 마찬가지로, 절연막(110b)과 절연막(110c)의 경계는 콘트라스트의 차이에서 확인할 수 있는 경우가 있다.
여기서 반도체층(108)의 조성에 대하여 설명한다. 반도체층(108)은 적어도 인듐 및 산소를 포함하는 금속 산화물을 포함하는 것이 바람직하다. 또한 반도체층(108)은 아연을 포함하여도 좋다. 반도체층(108)은 갈륨을 포함하여도 좋다.
반도체층(108)에는 대표적으로, 산화 인듐, 인듐 아연 산화물(In-Zn 산화물), 또는 인듐 갈륨 아연 산화물(In-Ga-Zn 산화물 또는 IGZO라고도 표기함) 등을 사용할 수 있다. 또는 인듐 주석 산화물(In-Sn 산화물), 또는 실리콘을 포함하는 인듐 주석 산화물 등을 사용할 수 있다. 반도체층(108)에 사용할 수 있는 재료의 자세한 사항에 대해서는 후술한다.
여기서 반도체층(108)의 조성은 트랜지스터(10)의 전기적 특성 및 신뢰성에 큰 영향을 준다. 예를 들어 반도체층(108)에서의 인듐의 함유량을 늘림으로써, 캐리어 이동도를 향상시킬 수 있어, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다.
여기서 트랜지스터의 신뢰성을 평가하는 지표의 하나로서, 게이트에 인가되는 전계를 유지하는 GBT(gate bias-temperature stress) 시험이 있다. GBT 시험에는, 소스 전위 및 드레인 전위에 대한 양의 전위를 게이트에 공급하여 고온에서 유지하는 PBTS(positive bias-temperature stress) 시험과, 음의 전위를 게이트에 공급하여 고온에서 유지하는 NBTS(negative bias-temperature stress) 시험이 포함된다. 백색 발광 다이오드(LED) 등으로부터의 광을 사용하는 PBTS 시험을 PBTIS(positive bias-temperature illumination stress) 시험이라고 부르고, 백색 LED 등으로부터의 광을 사용하는 NBTS 시험을 NBTIS(negative bias-temperature illumination stress) 시험이라고 부른다.
특히 산화물 반도체를 포함한 n채널 트랜지스터에서는, 트랜지스터가 온 상태(전류가 흐르는 상태)가 될 때 게이트에 양의 전위가 공급되기 때문에, PBTS 시험에서의 문턱 전압의 변동량은 트랜지스터의 신뢰성 지표로서 착안해야 할 중요한 지수의 하나이다.
여기서 반도체층(108)으로서 갈륨을 포함하지 않거나 갈륨의 함유율이 낮은 금속 산화물막을 사용함으로써, PBTS 시험에서의 문턱 전압의 변동량을 저감할 수 있다. 갈륨을 포함하는 경우에는 반도체층(108)에서 인듐의 함유량보다 갈륨의 함유량이 작은 것이 바람직하다. 이로써 신뢰성이 높은 트랜지스터를 제공할 수 있다.
PBTS 시험에서의 문턱 전압 변동의 한 요인으로서 반도체층과 게이트 절연층의 계면 또는 계면 근방에서의 결함 준위가 있다. 결함 준위의 밀도가 높을수록 PBTS 시험에서의 열화가 현저하게 된다. 반도체층에서 게이트 절연층과 접하는 부분에서의 갈륨의 함유량을 작게 함으로써 상기 결함 준위의 생성을 억제할 수 있다.
반도체층(108)이 갈륨을 포함하지 않거나 갈륨의 함유량이 작은 경우에, PBTS 시험에서의 열화가 억제될 수 있는 이유로서는 예를 들어 이하와 같은 것을 들 수 있다. 반도체층(108)에 포함되는 갈륨은 다른 금속 원소(예를 들어 인듐 또는 아연)보다 산소를 유인하기 쉽다. 그러므로 많은 양의 갈륨을 포함하는 금속 산화물막과 산화물을 포함하는 절연층(110)의 계면에서 갈륨이 절연층(110) 중의 과잉 산소와 결합되면, 캐리어(여기서는 전자)의 트랩 사이트가 생기기 쉬워진다. 이는, 게이트에 양의 전위를 공급하여 반도체층과 게이트 절연층의 계면에 캐리어가 트랩될 때에, 문턱 전압의 변동을 일으킬 가능성이 있다.
구체적으로는 반도체층(108)에 In-Ga-Zn 산화물을 사용하는 경우, In의 원자수비가 Ga의 원자수비보다 높은 금속 산화물막을 반도체층(108)으로서 사용할 수 있다. Zn의 원자수비가 Ga의 원자수비보다 높은 금속 산화물막을 사용하는 것이 더 바람직하다. 바꿔 말하면 금속 원소의 원자수비가 In>Ga 그리고 Zn>Ga의 두 개의 관계를 만족하는 금속 산화물막을 반도체층(108)으로서 사용하는 것이 바람직하다.
예를 들어 반도체층(108)으로서, 금속 원소의 원자수비가 In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=5:2:5, 및 이들의 근방 중 어느 것인 금속 산화물막을 사용할 수 있다.
반도체층(108)으로서 인듐 및 갈륨을 포함하는 금속 산화물막을 사용하는 경우, 금속 산화물에 포함되는 금속 원소의 원자에 대한 갈륨 원자의 비율(원자수비)은 0보다 높고 50% 미만, 바람직하게는 0.05% 이상 30% 이하, 더 바람직하게는 0.1% 이상 15% 이하, 더욱 바람직하게는 0.1% 이상 5% 이하로 할 수 있다. 또한 반도체층(108)에 갈륨이 포함되면 산소 결손이 생기기 어려워진다.
반도체층(108)으로서 갈륨을 포함하지 않는 금속 산화물막을 사용하여도 좋다. 예를 들어 In-Zn 산화물을 반도체층(108)에 사용할 수 있다. 이 경우 금속 산화물에 포함되는 금속 원소에 대한 In의 원자수비를 높이면, 트랜지스터의 전계 효과 이동도를 높일 수 있다. 한편 금속 산화물막에 포함되는 금속 원소에 대한 Zn의 원자수비를 높이면, 금속 산화물막의 결정성이 높아지기 때문에, 트랜지스터의 전기적 특성의 변동이 억제되어, 신뢰성을 높일 수 있다. 또는 반도체층(108)으로서는 산화 인듐 등, 갈륨도 아연도 포함하지 않는 금속 산화물막을 사용할 수 있다. 갈륨을 포함하지 않는 금속 산화물막을 사용함으로써, 특히 PBTS 시험에서의 문턱 전압의 변동을 매우 작게 할 수 있다.
본 발명의 일 형태의 트랜지스터(10)에서는, 반도체층(108)으로서 갈륨의 함유량이 작거나 갈륨을 포함하지 않는 금속 산화물막이 사용되고, 반도체층(108)의 상면과 접하는 절연막(110a)으로서 반도체층(108)에 대한 대미지가 저감되는 증착 방법으로 형성된 막이 사용된다. 그러므로 반도체층(108)과 절연층(110)의 계면에서의 결함 준위의 밀도가 저감되므로, 트랜지스터(10)의 신뢰성을 높일 수 있다.
예로서 갈륨을 사용하는 경우에 대하여 설명하였지만, 갈륨 대신에 원소 M(M은 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중의 하나 이상)을 사용할 수 있다. M은 갈륨, 알루미늄, 이트륨, 및 주석 중의 하나 이상인 것이 특히 바람직하다.
특히 반도체층(108)으로서는 In의 원자수비가 원소 M의 원자수비보다 높은 금속 산화물막을 사용하는 것이 바람직하다. 또한 Zn의 원자수비가 원소 M의 원자수비보다 높은 금속 산화물막을 사용하는 것이 바람직하다.
반도체층(108)으로서는 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다. 예를 들어 후술하는 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 또는 미결정 구조 등을 가지는 금속 산화물막을 사용할 수 있다. 반도체층(108)으로서 결정성을 가지는 금속 산화물막을 사용함으로써, 반도체층(108) 중의 결함 준위의 밀도를 저감할 수 있어, 반도체 장치의 신뢰성을 높일 수 있다.
반도체층(108)의 결정성이 높을수록, 막 중의 결함 준위의 밀도를 작게 할 수 있다. 한편, 결정성이 낮은 금속 산화물막을 사용함으로써 큰 전류를 흘리는 트랜지스터로 할 수 있다.
금속 산화물막을 스퍼터링법에 의하여 형성하는 경우, 막 형성 시의 기판 온도(스테이지 온도)가 높을수록 금속 산화물막의 결정성을 높일 수 있다. 막 형성 시에 사용되는 성막 가스 전체에 대한 산소 가스의 유량의 비율(산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있다.
<구조예 1-2>
도 1의 (B)는 트랜지스터(10A)의 단면 모식도이다. 트랜지스터(10A)는 주로 반도체층(108)의 구조가 트랜지스터(10)와 상이하다.
트랜지스터(10A)에 포함되는 반도체층(108)은 절연층(103) 측으로부터 반도체층(108a) 및 반도체층(108b)이 이 순서대로 적층된 적층 구조를 가진다. 반도체층(108a 및 108b)의 각각으로서 금속 산화물막이 사용되는 것이 바람직하다.
또한 단순함을 위하여 반도체층(108a)에 포함되는 저저항 영역 및 반도체층(108b)에 포함되는 저저항 영역을 통틀어 저저항 영역(108n)이라고 부르고, 같은 해칭 패턴으로 나타내었다. 실제로는 반도체층(108a)과 반도체층(108b)은 조성이 다르기 때문에, 반도체층(108a)의 저저항 영역(108n)과 반도체층(108b)의 저저항 영역(108n)은 전기 저항, 캐리어 농도, 산소 결손량, 수소 농도, 또는 불순물 농도 등이 다른 경우가 있다.
반도체층(108b)은 반도체층(108a)의 상면 및 절연막(110a)의 저면과 접한다. 반도체층(108b)에는 구조예 1-1에서 설명한, 반도체층(108)으로서 사용할 수 있는 금속 산화물막을 사용할 수 있다.
한편 반도체층(108a)으로서는 반도체층(108b)보다 갈륨의 원자수비가 높은 금속 산화물막을 사용할 수 있다.
갈륨은 산소와의 결합력이 인듐보다 높기 때문에, 갈륨의 원자수비가 높은 금속 산화물막을 반도체층(108a)으로서 사용하면 산소 결손이 형성되기 어려워진다. 반도체층(108a) 중에 산소 결손이 많이 있으면 트랜지스터의 전기적 특성 및 신뢰성의 저하를 초래한다. 그러므로 반도체층(108a)으로서 갈륨의 원자수비가 반도체층(108b)보다 높은 금속 산화물막을 사용하면, 전기적 특성이 양호하며 신뢰성이 높은 트랜지스터(10A)로 할 수 있다.
구체적으로는 인듐, 갈륨, 및 아연을 포함하며, 반도체층(108b)보다 갈륨의 원자수비가 높고 인듐의 원자수비가 낮은 영역을 포함하는 금속 산화물막을 사용하여 반도체층(108a)을 적합하게 형성할 수 있다. 바꿔 말하면 반도체층(108b)은 반도체층(108a)보다 인듐의 원자수비가 높고 갈륨의 원자수비가 낮은 영역을 포함하는 금속 산화물막을 사용하여 형성할 수 있다.
반도체층(108a)으로서 아연의 원자수비가 반도체층(108b)의 아연의 원자수비 이하인 영역을 포함하는 금속 산화물막을 사용하는 것이 바람직하다.
예를 들어 반도체층(108a)으로서, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=2:2:1, 및 이들의 근방 중 어느 것인 금속 산화물막을 사용할 수 있다.
대표적으로는, 반도체층(108a)으로서 금속 원소의 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방인 금속 산화물막을 사용하고, 반도체층(108b)으로서 금속 원소의 원자수비가 In:Ga:Zn=4:2:3, 5:1:6, 또는 그 근방인 금속 산화물막을 사용하는 것이 바람직하다.
반도체층(108a)으로서 산소 결손이 생성되기 어려운 금속 산화물막을 사용하면, 상술한 NBTIS 시험에서의 열화를 저감할 수 있다.
도 1의 (B)에 도시된 트랜지스터(10A)에서는, 절연층(103) 측에 위치한 반도체층(108a)으로서 갈륨의 함유율이 비교적 높은 금속 산화물막이 사용됨으로써 반도체층(108) 중의 산소 결손이 저감된다. 또한 절연층(110) 측에 위치한 반도체층(108b)으로서 갈륨의 함유율이 낮거나 갈륨을 포함하지 않는 금속 산화물막이 사용됨으로써 반도체층(108)과 절연층(110)의 계면의 결함 밀도가 저감된다. 그러므로 트랜지스터(10A)는 매우 높은 전기적 특성과 매우 높은 신뢰성의 양쪽을 가진다.
여기서 반도체층(108b)은 반도체층(108a)보다 얇게 형성하는 것이 바람직하다. 반도체층(108b)이 예를 들어 0.5nm 이상 10nm 이하로 매우 얇더라도, 절연층(110)과의 계면의 결함 밀도를 저감할 수 있다. 한편, 산소 결손이 생성되기 어려운 반도체층(108a)을 상대적으로 두껍게 함으로써 신뢰성이 더 높은 트랜지스터를 제공할 수 있다.
예를 들어 반도체층(108a)의 두께를, 반도체층(108b)의 두께의 1.5배 내지 20배, 바람직하게는 2배 내지 15배, 더 바람직하게는 3배 내지 10배로 할 수 있다. 산화물 반도체층(108b)의 두께는 0.5nm 이상 30nm 이하로 하는 것이 바람직하고, 1nm 이상 20nm 이하로 하는 것이 더 바람직하고, 2nm 이상 10nm 이하로 하는 것이 더욱 바람직하다.
반도체층(108a) 및 반도체층(108b)의 각각으로서는 상술한 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다. 반도체층(108a) 및 반도체층(108b)의 양쪽으로서 결정성이 높은 금속 산화물막 또는 결정성이 낮은 금속 산화물막을 사용하여도 좋다. 또는 반도체층(108a)과 산화물 반도체층(108b)은 다른 결정성을 가져도 좋다. 예를 들어 반도체층(108a)이 반도체층(108b)보다 결정성이 높아도 좋고, 반도체층(108b)이 반도체층(108a)보다 결정성이 높아도 좋다. 반도체층(108a) 및 반도체층(108b)의 각각으로서 사용되는 금속 산화물막의 결정성은 요구되는 트랜지스터의 전기적 특성 및 신뢰성이나, 증착 장치 등의 사양을 바탕으로 결정될 수 있다.
<구조예 1-3>
도 2의 (A)는 트랜지스터(10B)의 단면 모식도이다. 트랜지스터(10B)는 주로 절연층(103)의 구조와 도전층(106)을 가진다는 점에서 트랜지스터(10)와 상이하다.
도전층(106)은 절연층(103)을 개재하여 반도체층(108), 절연층(110), 금속 산화물층(114), 및 도전층(112)과 중첩된 영역을 포함한다. 도전층(106)은 제 1 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다. 절연층(103)은 제 1 게이트 절연층으로서 기능한다. 이 경우 도전층(112)은 제 2 게이트 전극으로서 기능하고, 절연층(110)은 제 2 게이트 절연층으로서 기능한다.
예를 들어 도전층(112) 및 도전층(106)에 같은 전위를 공급하면, 트랜지스터(10B)에서 온 상태일 때에 흐를 수 있는 전류량을 크게 할 수 있다. 또한 트랜지스터(10B)에서는 도전층(112) 및 도전층(106) 중 한쪽에 문턱 전압을 제어하기 위한 전위를 공급하고, 도전층(112) 및 도전층(106) 중 다른 쪽에 트랜지스터(10B)의 온/오프 상태를 제어하기 위한 전위를 공급하는 것이 가능하다.
절연층(103)은 도전층(106) 측으로부터 절연막(103a), 절연막(103b), 절연막(103c), 및 절연막(103d)이 적층된 적층 구조를 가진다. 절연막(103a)은 도전층(106)과 접한다. 절연막(103d)은 반도체층(108)과 접한다.
제 2 게이트 절연층으로서 기능하는 절연층(103)은 내전압이 높은 특징, 응력이 낮은 특징, 수소 및 물을 방출하기 어려운 특징, 결함이 적은 특징, 및 도전층(106)에 포함되는 금속 원소의 확산을 방지하는 특징 중 적어도 하나를 만족하는 것이 바람직하고, 이들 모두를 만족하는 것이 더 바람직하다.
절연층(103)에 포함된 4개의 절연막 중, 도전층(106) 측에 위치하는 절연막(103a, 103b, 및 103c)은 각각 질소를 포함하는 절연막을 사용하여 형성되는 것이 바람직하다. 한편, 반도체층(108)과 접하는 절연막(103d)은 산소를 포함하는 절연막을 사용하여 형성되는 것이 바람직하다. 절연층(103)에 포함되는 4개의 절연막은 플라스마 CVD 장치를 사용하여 대기에 노출되지 않도록 연속하여 형성되는 것이 바람직하다.
절연막(103a, 103b, 및 103c)의 각각으로서는 예를 들어, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화 하프늄막 등 질소를 포함하는 절연막을 사용할 수 있다. 또한 절연막(103c)으로서, 절연층(110)으로서 사용할 수 있는 절연막도 사용할 수 있다.
절연막(103a) 및 절연막(103c)은 아래쪽의 층들로부터의 불순물의 확산을 방지할 수 있는 치밀한 막인 것이 바람직하다. 절연막(103a)은 도전층(106)에 포함되는 금속 원소를 블록할 수 있고, 절연막(103c)은 절연막(103b)에 포함되는 수소 및 물을 블록할 수 있는 것이 바람직하다. 따라서 절연막(103a) 및 절연막(103c)의 각각으로서 절연막(103b)보다 느린 증착 속도로 형성된 절연막을 사용할 수 있다.
한편 절연막(103b)은 응력이 낮고 빠른 증착 속도로 형성된 절연막을 사용하여 형성되는 것이 바람직하다. 절연막(103b)은 절연막(103a) 및 절연막(103c)보다 두꺼운 것이 바람직하다.
예를 들어 절연막(103a, 103b, 및 103c)으로서 PECVD법으로 형성된 질화 실리콘막을 사용한 경우, 절연막(103b)의 막 밀도는 다른 2개의 절연막들의 막 밀도보다 작아진다. 따라서 절연층(103)의 단면의 TEM 이미지에서, 콘트라스트의 차이가 관찰되어, 이 막들을 서로 구별할 수 있는 경우가 있다. 절연막(103a)과 절연막(103b)의 경계 및 절연막(103b)과 절연막(103c)의 경계는 불명확한 경우가 있기 때문에, 도 2의 (A) 등에서는 이들 경계를 파선으로 나타내었다.
반도체층(108)과 접하는 절연막(103d)으로서는 그의 표면에 물 등의 불순물이 흡착되기 어려운 치밀한 절연막을 사용하는 것이 바람직하다. 또한 가능한 한 결함이 적고, 물 및 수소 등의 불순물이 저감된 절연막을 사용하는 것이 바람직하다. 예를 들어 절연막(103d)으로서 절연층(110)에 포함되는 절연막(110c)과 비슷한 절연막을 사용할 수 있다.
예를 들어 도전층(106)으로서 구성 원소가 절연층(103)으로 확산되기 어려운 금속막 또는 합금막을 사용한 경우에는 절연막(103a)을 제공하지 않고, 절연막(103b), 절연막(103c), 및 절연막(103d)의 3개의 절연막들이 적층된 구조를 적용하여도 좋다.
이러한 적층 구조를 가지는 절연층(103)에 의하여, 신뢰성이 매우 높은 트랜지스터로 할 수 있다.
<구조예 1-4>
도 2의 (B)는 트랜지스터(10C)의 단면 모식도이다. 트랜지스터(10C)는 구조예 1-2에서 설명한 트랜지스터(10A)에, 구조예 1-3에서 설명한 트랜지스터(10B)에 포함되는 도전층(106) 및 절연층(103)을 추가한 예이다.
이러한 구조로 함으로써, 전기적 특성이 양호하며 신뢰성이 매우 높은 트랜지스터를 제공할 수 있다.
[구조예 2]
이하에서는 트랜지스터의 더 구체적인 구조예에 대하여 설명한다.
<구조예 2-1>
도 3의 (A)는 트랜지스터(100)의 상면도이다. 도 3의 (B)는 도 3의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 3의 (C)는 도 3의 (A)의 일점쇄선 B1-B2를 따라 취한 단면도이다. 또한 도 3의 (A)에서, 트랜지스터(100)의 일부 구성요소(예를 들어 게이트 절연층)은 도시하지 않았다. 일점쇄선 A1-A2의 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2의 방향은 채널 폭 방향에 상당한다. 도 3의 (A)와 마찬가지로, 이하에서 설명하는 트랜지스터들의 상면도에서 일부 구성요소는 도시하지 않았다.
트랜지스터(100)는 기판(102) 위에 제공되고, 절연층(103), 반도체층(108), 절연층(110), 금속 산화물층(114), 도전층(112), 및 절연층(118) 등을 포함한다. 섬 형상의 반도체층(108)은 절연층(103) 위에 제공된다. 절연층(110)은 절연층(103)의 상면, 그리고 반도체층(108)의 상면 및 측면과 접하여 제공된다. 금속 산화물층(114) 및 도전층(112)은 절연층(110) 위에 이 순서대로 적층되고, 반도체층(108)과 중첩된 부분을 포함한다. 절연층(118)은 절연층(110)의 상면, 금속 산화물층(114)의 측면, 및 도전층(112)의 상면을 덮어 제공된다.
절연층(103)은 기판(102) 측으로부터 절연막(103a), 절연막(103b), 절연막(103c), 및 절연막(103d)이 적층된 적층 구조를 가진다. 절연층(110)은 반도체층(108) 측으로부터 절연막(110a), 절연막(110b), 및 절연막(110c)이 적층된 적층 구조를 가진다.
도 3의 (A) 및 (B)에 도시된 바와 같이, 트랜지스터(100)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 포함하여도 좋다. 도전층(120a 및 120b)은 소스 전극 및 드레인 전극으로서 기능한다. 도전층(120a 및 120b)은 절연층(118) 및 절연층(110)에 제공된 개구(141a 및 141b)를 통하여 저저항 영역(108n)에 전기적으로 접속된다.
도전층(112)의 일부는 게이트 전극으로서 기능한다. 절연층(110)의 일부는 게이트 절연층으로서 기능한다. 트랜지스터(100)는 반도체층(108) 위에 게이트 전극이 제공된 소위 톱 게이트 트랜지스터이다.
도전층(112)과 금속 산화물층(114)은 실질적으로 같은 상면 형상을 가지도록 가공되어 있다.
또한 본 명세서 등에서 "실질적으로 같은 상면 형상을 가진다"라는 표현은 적층의 윤곽이 적어도 부분적으로 서로 중첩되는 것을 뜻한다. 예를 들어 상층 및 하층을 같은 마스크 패턴을 사용하여 패터닝 또는 부분적으로 패터닝하는 경우가 표현에 포함된다. "실질적으로 같은 상면 형상을 가진다"라는 표현은 윤각이 서로 완전히 중첩되지는 않는 경우도 포함하고, 예를 들어 위층의 단부가 아래층의 단부의 내측 또는 외측에 위치하여도 좋다.
절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은, 절연층(110)에 포함되는 산소가 도전층(112) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한 금속 산화물층(114)은 절연층(110)에 포함되는 수소 및 물이 도전층(112) 측으로 확산되는 것을 방지하는 배리어막으로서도 기능한다. 금속 산화물층(114)은 예를 들어, 적어도 절연층(110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용하여 형성되는 것이 바람직하다.
알루미늄 또는 구리 등, 산소를 흡인하기 쉬운 금속 재료를 도전층(112)에 사용한 경우이더라도, 금속 산화물층(114)에 의하여 절연층(110)으로부터 도전층(112)으로 산소가 확산되는 것을 방지할 수 있다. 또한 도전층(112)이 수소를 포함하는 경우이더라도, 도전층(112)으로부터 절연층(110)을 통하여 반도체층(108)으로 수소가 확산되는 것을 방지할 수 있다. 결과적으로, 반도체층(108)의 채널 형성 영역의 캐리어 밀도를 매우 낮게 할 수 있다.
금속 산화물층(114)은 절연 재료 또는 도전 재료를 사용하여 형성될 수 있다. 금속 산화물층(114)이 절연성을 가지는 경우에는 금속 산화물층(114)은 게이트 절연층의 일부로서 기능한다. 한편, 금속 산화물층(114)이 도전성을 가지는 경우에는 금속 산화물층(114)은 게이트 전극의 일부로서 기능한다.
금속 산화물층(114)은 산화 실리콘보다 유전율이 높은 절연 재료를 사용하여 형성되는 것이 바람직하다. 특히 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용하면, 구동 전압을 저감할 수 있기 때문에 바람직하다.
금속 산화물층(114)은 산화 인듐, 인듐 주석 산화물(ITO), 또는 실리콘을 포함하는 인듐 주석 산화물(ITSO) 등의 도전성 산화물을 사용하여 형성될 수도 있다. 특히 인듐을 포함하는 도전성 산화물은 도전성이 높기 때문에 바람직하다.
금속 산화물층(114)에, 반도체층(108)에 포함되는 원소를 1종류 이상 포함하는 산화물 재료를 사용하는 것이 바람직하다. 특히 반도체층(108)에 사용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 이때 금속 산화물층(114)으로서, 반도체층(108)과 같은 스퍼터링 타깃을 사용하여 형성된 금속 산화물막을 사용하면 같은 장치를 사용할 수 있어 바람직하다.
금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성되는 것이 바람직하다. 예를 들어 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함한 분위기에서 막을 형성하면, 절연층(110) 및 반도체층(108)에 산소를 적합하게 첨가할 수 있다.
반도체층(108)은 도전층(112)과 중첩된 영역과, 이 영역을 사이에 둔 한 쌍의 저저항 영역(108n)을 포함한다. 반도체층(108)에서 도전층(112)과 중첩된 영역은 트랜지스터(100)의 채널 형성 영역으로서 기능한다. 한 쌍의 저저항 영역(108n)은 트랜지스터(100)의 소스 영역 및 드레인 영역으로서 기능한다.
저저항 영역(108n)은 채널 형성 영역보다, 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결손의 밀도가 높은 영역, 또는 불순물 농도가 높은 영역, 혹은 n형 영역이라고도 할 수 있다.
반도체층(108)의 저저항 영역(108n)은 불순물 원소를 포함한다. 불순물 원소의 예에는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 및 희가스가 포함된다. 희가스의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다. 특히 붕소 또는 인이 포함되는 것이 바람직하다. 이들 원소가 2개 이상 포함되어도 좋다.
후술하는 바와 같이, 도전층(112)을 마스크로서 사용하여, 불순물을 절연층(110)을 통하여 저저항 영역(108n)에 첨가할 수 있다.
저저항 영역(108n)은 각각 불순물 농도가 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하의 영역을 포함하는 것이 바람직하다.
저저항 영역(108n)에 포함되는 불순물의 농도는 SIMS(secondary ion mass spectrometry) 또는 XPS(X-ray photoelectron spectroscopy) 등의 분석법에 의하여 측정할 수 있다. XPS 분석을 사용하는 경우에는 윗면 측 또는 뒷면 측으로부터의 이온 스퍼터링과 XPS 분석을 조합함으로써, 깊이 방향에서의 농도 분포를 알 수 있다.
또한 저저항 영역(108n)에서 불순물 원소는 산화되어 있는 것이 바람직하다. 예를 들어 불순물 원소로서 붕소, 인, 마그네슘, 알루미늄, 또는 실리콘 등 산화되기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 반도체층(108) 중의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 추후의 단계에서 높은 온도(예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상)가 가해져도, 상기 원소가 방출되는 것을 억제할 수 있다. 또한 불순물 원소가 산소의 반도체층(108)을 빼앗기 때문에, 저저항 영역(108n) 중에 많은 산소 결손이 생성된다. 이 산소 결손과 막 중의 수소가 결합되어 캐리어 공급원으로서 기능하기 때문에, 저저항 영역(108n)은 저항이 매우 낮은 상태가 된다.
예를 들어 불순물 원소로서 붕소를 사용한 경우, 저저항 영역(108n)에 포함되는 붕소는 산소와 결합된 상태로 존재할 수 있다. 이는 XPS 분석에서 관찰되는, B2O3 결합에서 기인하는 스펙트럼 피크에 의하여 확인할 수 있다. XPS 분석에서, 붕소 원소 단체(單體)에서 기인하는 피크 스펙트럼이 관찰되지 않거나, 측정 하한 부근에 검출되는 백그라운드 노이즈에 스펙트럼 피크가 묻힐 정도로 피크 강도가 매우 작아진다.
절연층(110)은 반도체층(108)의 채널 형성 영역과 접한 영역, 즉 도전층(112)과 중첩된 영역을 포함한다. 절연층(110)은 반도체층(108)의 저저항 영역(108n)과 접하고, 도전층(112)과 중첩되지 않은 영역을 포함한다.
절연층(110)에서 저저항 영역(108n)과 중첩된 영역에는 상술한 불순물 원소가 포함되는 경우가 있다. 이 경우 저저항 영역(108n)에서와 마찬가지로, 절연층(110) 중의 불순물 원소는 산소와 결합된 상태로 존재하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 절연층(110) 중의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 추후의 단계에서 높은 온도가 가해져도, 상기 원소가 방출되는 것을 억제할 수 있다. 특히 절연층(110) 중에 가열에 의하여 방출될 수 있는 산소(과잉 산소라고도 함)가 포함되는 경우에는 이 과잉 산소와 불순물 원소가 서로 결합되어 안정화되기 때문에, 절연층(110)으로부터 저저항 영역(108n)에 산소가 공급되는 것을 방지할 수 있다. 또한 산화된 불순물 원소가 포함되는 절연층(110)의 일부로는 산소가 확산되기 어렵기 때문에, 절연층(110)보다 위의 층들로부터 이 절연층(110)을 통하여 저저항 영역(108n)으로 산소가 공급되는 것이 억제되고, 저저항 영역(108n)의 저항이 상승되는 것도 방지될 수 있다.
절연층(118)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(110)에는 예를 들어 산화물 또는 질화물 등의 무기 절연 재료를 사용할 수 있다. 무기 절연 재료의 더 구체적인 예에는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 및 하프늄 알루미네이트가 포함된다.
<구조예 2-2>
도 4의 (A)는 트랜지스터(100A)의 상면도이다. 도 4의 (B)는 트랜지스터(100A)의 채널 길이 방향의 단면도이다. 도 4의 (C)는 트랜지스터(100A)의 채널 폭 방향의 단면도이다.
트랜지스터(100A)는 주로 기판(102)과 절연층(103) 사이에 도전층(106)이 제공된다는 점에서 구조예 2-1의 트랜지스터와 상이하다. 도전층(106)은 반도체층(108) 및 도전층(112)과 중첩된 영역을 포함한다.
트랜지스터(100A)에서, 도전층(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서 기능하고, 도전층(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서 기능한다. 절연층(110)의 일부는 제 2 게이트 절연층으로서 기능하고, 절연층(103)의 일부는 제 1 게이트 절연층으로서 기능한다.
반도체층(108)에서 도전층(112) 및 도전층(106) 중 적어도 한쪽과 중첩된 부분은 채널 형성 영역으로서 기능한다. 단순함을 위하여 이하에서는 반도체층(108)에서 도전층(112)과 중첩된 부분을 채널 형성 영역이라고 하는 경우가 있고, 실제로는 반도체층(108)에서 도전층(112)과 중첩되지 않고 도전층(106)과 중첩된 부분(저저항 영역(108n)을 포함하는 부분)에도 채널이 형성될 수 있다.
도 4의 (C)에 도시된 바와 같이, 도전층(106)은 금속 산화물층(114), 절연층(110), 및 절연층(103)에 형성된 개구(142)를 통하여 도전층(112)과 전기적으로 접속되어도 좋다. 이 경우 도전층(106) 및 도전층(112)에는 같은 전위를 공급할 수 있다.
도전층(106)은 도전층(112), 도전층(120a), 또는 도전층(120b)에 사용되는 재료와 비슷한 재료를 사용하여 형성될 수 있다. 특히 도전층(106)에 구리를 포함한 재료를 사용하면, 배선 저항을 저감할 수 있어 바람직하다.
도 4의 (A) 및 (C)에 도시된 바와 같이, 채널 폭 방향에서 도전층(112) 및 도전층(106)이 반도체층(108)의 단부를 넘어 연장되는 것이 바람직하다. 이 경우 도 4의 (C)에 나타내어진 바와 같이, 채널 폭 방향의 반도체층(108)은, 반도체층(108)과의 사이에 절연층(110)을 가지는 도전층(112), 및 반도체층(108)과의 사이에 절연층(103)을 가지는 도전층(106)으로 전체적으로 덮인다.
이러한 구조에서, 반도체층(108)은 한 쌍의 게이트 전극에 의하여 발생하는 전계로 전기적으로 둘러싸일 수 있다. 이때 도전층(106) 및 도전층(112)에는 같은 전위를 공급하는 것이 특히 바람직하다. 이 경우 채널을 유발시키기 위한 전계를 반도체층(108)에 효과적으로 인가할 수 있기 때문에, 트랜지스터(100A)의 온 상태 전류를 크게 할 수 있다. 그러므로 트랜지스터(100A)를 미세화할 수 있다.
또한 도전층(112)은 도전층(106)과 접속되지 않아도 된다. 이 경우 한 쌍의 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(100A)를 구동하기 위한 신호를 공급하여도 좋다. 이때 상기 게이트 전극 중 한쪽에 공급되는 전위에 의하여, 다른 쪽 게이트 전극으로 트랜지스터(100A)를 구동할 때의 문턱 전압을 제어할 수 있다.
<구조예 2-3>
도 5의 (A)는 트랜지스터(100B)의 상면도이다. 도 5의 (B)는 트랜지스터(100B)의 채널 길이 방향의 단면도이다. 도 5의 (C)는 트랜지스터(100B)의 채널 폭 방향의 단면도이다.
트랜지스터(100B)는 주로 절연층(110)의 구조와 절연층(116)을 가진다는 점에서 구조예 2-1에서 설명한 트랜지스터(100)와 상이하다.
절연층(110)은 도전층(112) 및 금속 산화물층(114)의 상면 형상과 실질적으로 같은 상면 형상을 가지도록 가공되어 있다. 절연층(110)은 예를 들어, 도전층(112) 및 금속 산화물층(114)을 가공하기 위한 레지스트 마스크를 사용하여 형성될 수 있다.
절연층(116)은 반도체층(108)에서 도전층(112), 금속 산화물층(114), 및 절연층(110)으로 덮이지 않은 상면 및 측면과 접하여 제공된다. 절연층(116)은 절연층(103)의 상면, 절연층(110)의 측면, 금속 산화물층(114)의 측면, 및 도전층(112)의 상면 및 측면을 덮어 제공된다.
절연층(116)은 저저항 영역(108n)을 저저항화시키는 기능을 가진다. 절연층(116)은, 절연층(116)의 형성 시 또는 형성 후에 가열됨으로써 저저항 영역(108n)에 불순물을 공급할 수 있는 절연막을 사용하여 형성될 수 있다. 또는 절연층(116)은, 절연층(116)의 형성 시 또는 형성 후에 가열됨으로써 저저항 영역(108n) 중에 산소 결손을 발생시킬 수 있는 절연막을 사용하여 형성될 수 있다.
예를 들어 절연층(116)으로서, 저저항 영역(108n)에 대한 불순물 공급원으로서 기능하는 절연막을 사용할 수 있다. 이 경우 절연층(116)은 가열에 의하여 수소를 방출하는 막인 것이 바람직하다. 이러한 절연층(116)을 반도체층(108)과 접하여 형성하면, 저저항 영역(108n)에 수소 등의 불순물이 공급될 수 있어, 저저항 영역(108n)을 저저항화시킬 수 있다.
절연층(116)은 수소 원소 등의 불순물 원소를 포함하는 성막 가스를 사용하여 형성되는 것이 바람직하다. 또한 절연층(116)의 증착 온도를 높임으로써, 반도체층(108)에 많은 양의 불순물 원소를 효과적으로 공급할 수 있다. 절연층(116)의 증착 온도는 예를 들어, 200℃ 내지 500℃, 바람직하게는 220℃ 내지 450℃, 더 바람직하게는 250℃ 내지 400℃의 범위로 할 수 있다.
절연층(116)이 감압하에서 가열이 수행되면서 형성되면, 반도체층(108) 중의 저저항 영역(108n)이 되는 영역으로부터의 산소의 방출을 촉진시킬 수 있다. 산소 결손이 많이 형성된 반도체층(108)에 수소 등의 불순물이 공급되면, 저저항 영역(108n)의 캐리어 밀도가 높아져, 저저항 영역(108n)을 더 효과적으로 저저항화시킬 수 있다.
절연층(116)으로서는 예를 들어, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등, 질화물을 포함하는 절연막을 적합하게 사용할 수 있다. 특히 질화 실리콘은 수소 및 산소에 대한 블로킹성을 가지기 때문에, 외부로부터 반도체층으로의 수소의 확산 및 반도체층으로부터 외부로의 산소의 방출의 모두를 방지할 수 있어, 신뢰성이 높은 트랜지스터가 된다.
절연층(116)은 반도체층(108) 중의 산소를 흡인하고 산소 결손을 생성하는 기능을 가지는 절연막으로 하여도 좋다. 절연층(116)에는 질화 알루미늄 등의 금속 질화물을 사용하는 것이 특히 바람직하다.
금속 질화물을 사용하는 경우, 알루미늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴, 또는 루테늄의 질화물을 사용하는 것이 바람직하다. 특히 알루미늄 또는 타이타늄이 포함되는 것이 바람직하다. 예를 들어 알루미늄의 스퍼터링 타깃 및 질소 가스를 포함하는 성막 가스를 사용한 반응성 스퍼터링법으로 형성한 질화 알루미늄막은, 성막 가스의 총유량에 대한 질소 가스의 유량을 적절히 제어하여 형성되면, 매우 높은 절연성과, 수소 및 산소에 대한 매우 높은 블로킹성의 모두를 가질 수 있다. 그러므로 이러한 금속 질화물을 포함하는 절연막을, 반도체층과 접하여 제공함으로써, 반도체층을 저저항화시킬 수 있고, 반도체층으로부터 산소가 방출되는 것 및 반도체층으로 수소가 확산되는 것을 적합하게 방지할 수 있다.
금속 질화물로서 질화 알루미늄을 사용한 경우, 질화 알루미늄을 포함하는 절연층의 두께를 5nm 이상으로 하는 것이 바람직하다. 이와 같이 얇은 막도, 수소 및 산소에 대한 높은 블로킹성과, 반도체층을 저저항화시키는 기능의 모두를 가질 수 있다. 또한 상기 절연층의 두께에 상한은 없지만, 생산성을 고려하여, 두께를 500nm 이하로 하는 것이 바람직하고, 200nm 이하로 하는 것이 더 바람직하고, 50nm 이하로 하는 것이 더욱 바람직하다.
절연층(116)으로서 질화 알루미늄막을 사용하는 경우, 조성식이 AlN x (x는 0보다 크고 2 이하, 바람직하게는 0.5 이상 1.5 이하의 실수(實數)임)를 만족하는 막을 사용하는 것이 바람직하다. 이 경우 절연성이 우수하며 열전도성이 높은 막을 얻을 수 있기 때문에, 트랜지스터(100B)를 구동하였을 때 발생되는 열의 방열성을 높일 수 있다.
또는 절연층(116)으로서 질화 알루미늄 타이타늄막 또는 질화 타이타늄막 등을 사용할 수 있다.
이러한 절연층(116)을 저저항 영역(108n)과 접하여 제공함으로써, 절연층(116)이 저저항 영역(108n) 중의 산소를 흡인하여, 저저항 영역(108n) 중에 산소 결손을 형성할 수 있다. 또한 절연층(116)을 형성한 후에 가열 처리를 수행함으로써, 저저항 영역(108n) 중에 더 많은 산소 결손을 형성할 수 있어, 더 저저항화시킬 수 있다. 절연층(116)으로서 금속 산화물을 포함하는 막을 사용한 경우, 절연층(116)이 반도체층(108) 중의 산소를 흡인함으로써, 절연층(116)과 저저항 영역(108n) 사이에 절연층(116)에 포함되는 금속 원소(예를 들어 알루미늄)의 산화물을 포함하는 층이 형성되는 경우가 있다.
여기서 반도체층(108)으로서 인듐을 포함하는 금속 산화물막을 사용한 경우, 저저항 영역(108n)의 절연층(116) 측의 계면 부근에 산화 인듐이 석출된 영역 또는 인듐 농도가 높은 영역이 형성되는 경우가 있다. 이로써 저항이 매우 낮은 저저항 영역(108n)을 형성할 수 있다. 이러한 영역은 예를 들어, XPS 등의 분석법으로 관찰될 수 있는 경우가 있다.
<구조예 2-4>
도 6의 (A)는 트랜지스터(100C)의 상면도이다. 도 6의 (B)는 트랜지스터(100C)의 채널 길이 방향의 단면도이다. 도 6의 (C)는 트랜지스터(100C)의 채널 폭 방향의 단면도이다.
트랜지스터(100C)는 구조예 2-3에서 설명한 트랜지스터(100B)에 구조예 2-2에서 설명한 제 1 게이트 전극으로서 기능하는 도전층(106)을 제공한 예이다.
이러한 구조를 가지면 온 상태 전류가 높은 트랜지스터로 할 수 있다. 또는 문턱 전압의 제어가 가능한 트랜지스터를 제공할 수 있다.
[구조예 2의 변형예 1]
구조예 2-1 내지 2-4에서 반도체층(108)은 단층이지만, 반도체층(108)은 반도체층(108a) 및 반도체층(108b)이 적층된 적층 구조를 가지는 것이 바람직하다.
도 7의 (A)에 도시된 트랜지스터(100_a)는 구조예 2-1에서 설명한 트랜지스터(100)의 반도체층(108)이 적층 구조를 가지는 예이다. 도 7의 (A)에서는 일점쇄선의 왼쪽에 채널 길이 방향의 단면을 나타내었고, 일점쇄선의 오른쪽에 채널 폭 방향의 단면을 나타내었다.
마찬가지로, 도 7의 (B)의 트랜지스터(100A_a), 도 7의 (C)의 트랜지스터(100B_a), 및 도 7의 (D)의 트랜지스터(100C_a)는 트랜지스터(100A), 트랜지스터(100B), 및 트랜지스터(100C)의 반도체층(108)이 각각 적층 구조를 가지는 예이다.
[구조예 2의 변형예 2]
상술한 바와 같이, 절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은 절연층(110)에 산소를 공급한 후에 제거할 수 있다.
도 8의 (A)에 도시된 트랜지스터(100_b)는 도 7의 (A)의 트랜지스터(100_a)의 금속 산화물층(114)이 제거된 예이다.
마찬가지로, 도 8의 (B)의 트랜지스터(100A_b), 도 8의 (C)의 트랜지스터(100B_b), 및 도 8의 (D)의 트랜지스터(100C_b)는 트랜지스터(100A_a), 트랜지스터(100B_a), 및 트랜지스터(100C_a)의 금속 산화물층(114)이 제거된 예이다.
[제작 방법예 1]
이하에서는 본 발명의 일 형태의 트랜지스터의 제작 방법예에 대하여 설명한다. 여기서는, 구조예 2-2의 트랜지스터(100A)를 예로 들어 설명한다.
또한 반도체 장치에 포함되는 박막(예를 들어 절연막, 반도체막, 및 도전막)은 스퍼터링법, 화학 기상 증착(CVD)법, 진공 증착법, 펄스 레이저 증착(PLD)법, 및 원자층 증착(ALD)법 등 중 어느 것에 의하여 형성될 수 있다. CVD법으로서는 PECVD(plasma-enhanced chemical vapor deposition)법 또는 열 CVD법을 사용할 수 있다. 열 CVD법의 예에는 MOCVD(metal organic CVD)법이 포함된다.
또는 반도체 장치에 포함되는 박막(예를 들어 절연막, 반도체막, 및 도전막)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯 인쇄, 디스펜싱, 스크린 인쇄, 또는 오프셋 인쇄 등의 방법에 의하여, 혹은 닥터 나이프, 슬릿 코터, 롤 코터, 커튼 코터, 또는 나이프 코터를 사용하여 형성할 수 있다.
반도체 장치에 포함되는 박막을 가공하기 위해서는 포토리소그래피법 등을 사용할 수 있다. 그 이외에는 나노 임프린팅법, 샌드블라스팅법(sandblasting method), 또는 리프트 오프법 등을 박막을 가공하는 데 사용하여도 좋다. 또는 금속 마스크 등의 차폐 마스크를 사용한 막 형성 방법에 의하여, 섬 형상의 박막을 형성하여도 좋다.
포토리소그래피법에는 2개의 대표적인 예가 있다. 그 방법 중 하나에서는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거한다. 다른 하나의 방법에서는 감광성 박막을 형성한 다음, 노광 및 현상에 의하여 원하는 형상으로 가공한다.
포토리소그래피법에서의 노광용 광으로서는 i선의 광(파장: 365nm), g선의 광(파장: 436nm), h선의 광(파장: 405nm), 또는 i선, g선, 및 h선을 혼합시킨 광을 사용할 수 있다. 또는 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수 있다. 노광은 액침 노광 기술에 의하여 수행되어도 좋다. 노광용 광으로서는 EUV(extreme ultraviolet)광 또는 X선을 사용하여도 좋다. 노광용 광 대신에 전자 빔을 사용할 수 있다. EUV, X선, 또는 전자 빔을 사용하면 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우에는 포토마스크가 필요하지 않다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 또는 샌드 블라스트법 등을 사용할 수 있다.
도 9의 (A) 내지 (E), 도 10의 (A) 내지 (D), 및 도 11의 (A) 및 (B)에는 각각, 트랜지스터(100A)의 제작 공정의 각 단계에서의 채널 길이 방향의 단면 및 채널 폭 방향의 단면을 나란히 나타내었다.
<도전층(106)의 형성>
기판(102) 위에 도전막을 형성하고 에칭에 의하여 가공함으로써, 게이트 전극으로서 기능하는 도전층(106)을 형성한다(도 9의 (A)).
이때 도 9의 (A)에 도시된 바와 같이, 도전층(106)은 단부가 테이퍼 형상을 가지도록 가공되는 것이 바람직하다. 이로써 다음 단계에서 형성되는 절연층(103)의 단차 피복성을 향상시킬 수 있다.
도전층(106)이 되는 도전막으로서, 구리를 포함하는 도전막을 사용하면, 배선 저항을 저감할 수 있다. 예를 들어 대형 표시 장치 또는 해상도가 높은 표시 장치의 경우에는 구리를 포함하는 도전막을 사용하는 것이 바람직하다. 도전층(106)으로서 구리를 포함하는 도전막을 사용한 경우에도, 절연층(103)에 의하여 구리가 반도체층(108) 측으로 확산되는 것을 억제할 수 있기 때문에, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
<절연층(103)의 형성>
이어서, 기판(102) 및 도전층(106)을 덮어 절연층(103)을 형성한다(도 9의 (B)). 절연층(103)은 PECVD법, ALD법, 또는 스퍼터링법 등에 의하여 형성될 수 있다.
여기서는 절연층(103)을, 절연막(103a), 절연막(103b), 절연막(103c), 및 절연막(103d)을 적층함으로써 형성한다.
특히 절연층(103)에 포함되는 절연막의 각각은 PECVD법에 의하여 형성되는 것이 바람직하다. 절연층(103)의 형성 방법으로서는 구조예 1에서의 설명을 참조할 수 있다.
절연층(103)을 형성한 후에, 절연층(103)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 예를 들어 산소 분위기에서의 플라스마 처리 또는 가열 처리 등을 수행할 수 있다. 또는 플라스마 이온 도핑법 또는 이온 주입법에 의하여 절연층(103)에 산소를 공급하여도 좋다.
<반도체층(108)의 형성>
이어서, 절연층(103) 위에 금속 산화물막(108f)을 형성한다(도 9의 (C)).
금속 산화물막(108f)은 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 것이 바람직하다.
금속 산화물막(108f)은 가능한 한 결함이 적은 치밀한 막인 것이 바람직하다. 금속 산화물막(108f)은 수소 및 물 등의 불순물이 가능한 한 저감된 고순도의 막인 것이 바람직하다. 특히 금속 산화물막(108f)으로서 결정성을 가지는 금속 산화물막을 사용하는 것이 바람직하다.
금속 산화물막을 형성할 때, 산소 가스 및 불활성 가스(헬륨 가스, 아르곤 가스, 또는 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막을 형성할 때 성막 가스 전체에서의 산소 가스의 비율(이하 산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있어, 신뢰성이 높은 트랜지스터로 할 수 있다. 한편, 산소 유량비가 낮을수록 금속 산화물막의 결정성이 낮아져, 온 상태 전류가 높은 트랜지스터로 할 수 있다.
금속 산화물막을 형성할 때, 기판 온도가 높아질수록 결정성이 높은 더 치밀한 금속 산화물막을 형성할 수 있다. 한편, 기판 온도가 낮아질수록, 결정성이 낮고 전기 전도성이 높은 금속 산화물막을 형성할 수 있다.
금속 산화물막은 기판 온도를, 실온 이상 250℃ 이하, 바람직하게는 실온 이상 200℃ 이하, 더 바람직하게는 실온 이상 140℃ 이하로 하여 형성한다. 예를 들어 기판 온도를 실온 이상 140℃ 미만으로 하면 생산성이 높아져 바람직하다. 기판 온도를 실온으로 하거나 또는 의도적으로 가열하지 않고 금속 산화물막을 형성함으로써 금속 산화물막의 결정성을 낮게 할 수 있다.
금속 산화물막(108f)을 형성하기 전에 절연층(103)의 표면에 흡착된 물, 수소, 및 유기물 등을 방출하기 위한 처리 및 절연층(103)에 산소를 공급하는 처리 중 적어도 하나를 수행하는 것이 바람직하다. 예를 들어 가열 처리는 감압 분위기에서 70℃ 내지 200℃의 온도에서 수행될 수 있다. 또는 산소를 포함하는 분위기에서 플라스마 처리를 수행하여도 좋다. 또는 일산화 이질소(N2O) 등의 산화성 가스를 포함하는 분위기에서의 플라스마 처리에 의하여 절연층(103)에 산소를 공급하여도 좋다. 일산화 이질소 가스를 사용한 플라스마 처리를 수행하면 절연층(103)의 표면의 유기물을 적합하게 제거하고 절연층(103)에 산소를 공급할 수 있다. 이와 같은 처리를 한 후에, 절연층(103)의 표면을 대기에 노출시키지 않고 연속하여 금속 산화물막(108f)을 형성하는 것이 바람직하다.
또한 반도체층(108)이 복수의 반도체층들이 적층된 적층 구조를 가지는 경우, 아래쪽의 금속 산화물막을 형성한 후에, 아래쪽의 금속 산화물층의 표면을 대기에 노출시키지 않고 연속하여 위쪽의 금속 산화물막을 형성하는 것이 바람직하다.
다음으로 금속 산화물막(108f)을 부분적으로 에칭함으로써, 섬 형상의 반도체층(108)을 형성한다(도 9의 (D)).
금속 산화물막(108f)은 웨트 에칭법 및/또는 드라이 에칭법에 의하여 가공된다. 이때 절연층(103)에서 반도체층(108)과 중첩되지 않은 부분이 에칭되어 얇아지는 경우가 있다. 예를 들어 절연층(103) 중 절연막(103d)이 에칭에 의하여 제거되어, 절연막(103c)의 표면이 노출되는 경우가 있다.
여기서 금속 산화물막(108f)을 형성한 후 또는 반도체층(108)으로 가공한 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여 금속 산화물막(108f) 또는 반도체층(108)에 포함되거나 혹은 금속 산화물막(108f) 또는 반도체층(108)의 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 가열 처리에 의하여 금속 산화물막(108f) 또는 반도체층(108)의 막질이 향상되는(예를 들어 결함의 개수의 저감 또는 결정성의 향상) 경우가 있다.
또한 가열 처리에 의하여 절연층(103)으로부터 금속 산화물막(108f) 또는 반도체층(108)에 산소를 공급할 수 있다. 이때 반도체막(108f)을 반도체층(108)으로 가공하기 전에 가열 처리를 수행하는 것이 더 바람직하다.
가열 처리는 대표적으로, 150℃ 이상 기판의 변형점 미만, 200℃ 이상 500℃ 이하, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하의 온도에서 수행될 수 있다.
가열 처리는 희가스 또는 질소를 포함하는 분위기에서 수행할 수 있다. 또는 가열 처리는, 먼저 상기 분위기에서 수행한 후, 산소를 포함하는 분위기에서 수행하여도 좋다. 또는 건조 공기 분위기에서 가열 처리를 수행하여도 좋다. 가열 처리에 사용되는 상기 분위기에는 수소 또는 물 등이 가능한 한 포함되지 않는 것이 바람직하다. 상기 가열 처리에는, 전기로 또는 RTA(Rapid Thermal Anneal) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
또한 상기 가열 처리는 반드시 수행될 필요는 없다. 상기 가열 처리는 반드시 이 단계에서 수행될 필요는 없고, 추후의 단계에서 수행되는 가열 처리가 이 단계에서의 가열 처리로서의 역할도 하여도 좋다. 추후의 단계에서의 고온하의 처리(예를 들어 막 형성 단계) 등이 이 단계에서의 가열 처리로서의 역할을 하여도 좋다.
<절연층(110)의 형성>
이어서, 절연층(103) 및 반도체층(108)을 덮어 절연층(110)을 형성한다(도 9의 (E)).
여기서는 절연층(110)을, 절연막(110a), 절연막(110b), 및 절연막(110c)을 적층함으로써 형성한다.
특히 절연층(110)에 포함되는 절연막의 각각은 PECVD법에 의하여 형성되는 것이 바람직하다. 절연층(110)에 포함되는 각 절연막의 형성 방법으로서는 구조예 1에서의 설명을 참조할 수 있다.
절연층(110)을 형성하기 전에 반도체층(108)의 표면에 대하여 플라스마 처리를 수행하는 것이 바람직하다. 이 플라스마 처리에 의하여, 반도체층(108)의 표면에 흡착된 물 등의 불순물을 저감할 수 있다. 그러므로 반도체층(108)과 절연층(110)의 계면에서의 불순물을 저감할 수 있기 때문에, 신뢰성이 높은 트랜지스터로 할 수 있다. 특히 플라스마 처리는 반도체층(108)의 형성부터 절연층(110)의 형성까지의 공정에서 반도체층(108)의 표면이 대기에 노출되는 경우에는 바람직하다. 플라스마 처리는 예를 들어 산소, 오존, 질소, 일산화 이질소, 또는 아르곤 등의 분위기에서 수행할 수 있다. 플라스마 처리와 절연층(110)의 형성은 대기에 노출되지 않고 연속하여 수행되는 것이 바람직하다.
절연층(110)을 형성한 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 절연층(110)에 포함되거나 또는 그의 표면에 흡착된 수소 또는 물을 제거할 수 있다. 동시에 절연층(110) 중의 결함의 개수를 저감시킬 수 있다.
가열 처리의 조건에 대해서는 앞의 설명을 참조할 수 있다.
또한 상기 가열 처리는 반드시 수행될 필요는 없다. 상기 가열 처리는 반드시 이 단계에서 수행될 필요는 없고, 추후의 단계에서 수행되는 가열 처리가 이 단계에서의 가열 처리로서의 역할도 하여도 좋다. 추후의 단계에서의 고온하의 처리(예를 들어 막 형성 단계) 등이 이 단계에서의 가열 처리로서의 역할을 하여도 좋다.
<금속 산화물막(114f)의 형성>
이어서, 절연층(110) 위에 금속 산화물막(114f)을 형성한다(도 10의 (A)).
금속 산화물막(114f)은 예를 들어 산소를 포함하는 분위기에서 형성되는 것이 바람직하다. 특히 금속 산화물막(114f)은 산소를 포함하는 분위기에서 스퍼터링법에 의하여 형성되는 것이 바람직하다. 이로써 금속 산화물막(114f)의 형성 시에 절연층(110)에 산소를 공급할 수 있다.
금속 산화물막(114f)을 반도체층(108)과 비슷한 방법, 즉 금속 산화물을 포함하는 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 경우에는 앞의 설명을 참조할 수 있다.
예를 들어 금속 산화물막(114f)은, 성막 가스로서 산소를 사용하여, 금속 타깃을 사용한 반응성 스퍼터링법에 의하여 형성되어도 좋다. 금속 타깃에 예를 들어 알루미늄을 사용하는 경우에는 산화 알루미늄막을 형성할 수 있다.
금속 산화물막(114f)의 형성 시에는, 증착 장치의 증착실(deposition chamber) 내에 도입하는 성막 가스의 총유량에 대한 산소 유량의 비율을 높게(즉 산소 유량비를 높게), 또는 증착실 내의 산소 분압을 높게 할수록 절연층(110)에 더 많은 산소를 공급할 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하, 바람직하게는 65% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더욱 바람직하게는 90% 이상 100% 이하로 한다. 특히 산소 유량비를 100%로 하고, 증착실 내의 산소 분압을 100%에 가능한 한 가깝게 하는 것이 바람직하다.
상술한 식으로, 산소를 포함하는 분위기에서 스퍼터링법에 의하여 금속 산화물막(114f)을 형성하면, 금속 산화물막(114f)의 형성 중에 절연막(110)에 산소를 공급할 수 있고, 절연층(110)으로부터 산소가 방출되는 것을 방지할 수 있다. 결과적으로, 절연층(110)에 매우 많은 양의 산소를 넣을 수 있다.
금속 산화물막(114f)의 형성 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여 절연층(110)에 포함되는 산소를 반도체층(108)에 공급할 수 있다. 금속 산화물막(114f)이 절연층(110)을 덮은 상태로 가열 처리를 수행하면, 절연층(110)으로부터 외부로 산소가 방출되는 것을 방지할 수 있어, 반도체층(108)에 많은 양의 산소를 공급할 수 있다. 따라서 반도체층(108) 중의 산소 결손을 저감할 수 있어 신뢰성이 높은 트랜지스터로 할 수 있다.
가열 처리의 조건에 대해서는 앞의 설명을 참조할 수 있다.
또한 상기 가열 처리는 반드시 수행될 필요는 없다. 상기 가열 처리는 반드시 이 단계에서 수행될 필요는 없고, 추후의 단계에서 수행되는 가열 처리가 이 단계에서의 가열 처리로서의 역할도 하여도 좋다. 추후의 단계에서의 고온하의 처리(예를 들어 막 형성 단계) 등이 이 단계에서의 가열 처리로서의 역할을 하여도 좋다.
금속 산화물막(114f)의 형성 후 또는 상기 가열 처리 후에 금속 산화물막(114f)을 제거하여도 좋다.
<개구(142)의 형성>
이어서, 금속 산화물막(114f), 절연층(110), 및 절연층(103)을 부분적으로 에칭함으로써, 도전층(106)에 도달하는 개구(142)를 형성한다(도 10의 (B)). 따라서 추후에 형성되는 도전층(112)을 개구(142)를 통하여 도전층(106)과 전기적으로 접속할 수 있다.
<도전층(112) 및 금속 산화물층(114)의 형성>
이어서, 금속 산화물막(114f) 위에 도전층(112)이 되는 도전막(112f)을 형성한다(도 10의 (C)).
도전막(112f)에는 저저항 금속 또는 저저항 합금 재료를 사용하는 것이 바람직하다. 도전막(112f)은 수소가 방출되기 어려우며, 수소가 확산되기 어려운 재료를 사용하여 형성되는 것이 바람직하다. 또한 도전막(112f)에는 산화되기 어려운 재료를 사용하는 것이 바람직하다.
예를 들어 도전막(112f)은 금속 또는 합금을 포함하는 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 형성되는 것이 바람직하다.
예를 들어 도전막(112f)은 저저항 도전막과, 산화되기 어렵고 수소가 확산되기 어려운 도전막을 포함하는 적층막인 것이 바람직하다.
이어서, 도전막(112f) 및 금속 산화물막(114f)을 부분적으로 함으로써, 도전층(112) 및 금속 산화물층(114)을 형성한다. 도전막(112f)과 금속 산화물막(114f)은 같은 레지스트 마스크를 사용하여 가공되는 것이 바람직하다. 또는 에칭에 의하여 얻어진 도전층(112)을 금속 산화물막(114f)을 에칭하기 위한 하드 마스크로서 사용하여도 좋다.
도전막(112f) 및 금속 산화물막(114f)의 에칭에는 특히 웨트 에칭법을 적용하는 것이 바람직하다.
이러한 식으로, 실질적으로 같은 상면 형상을 가지는 도전층(112)과 금속 산화물층(114)을 형성할 수 있다.
상술한 바와 같이, 에칭되지 않은 절연층(110)으로, 반도체층(108)의 상면 및 측면, 그리고 절연층(103)을 덮으면, 도전막(112f) 등을 에칭할 때 반도체층(108) 및 절연층(103)이 부분적으로 에칭되어 얇아지는 것을 방지할 수 있다.
<불순물 원소의 공급 처리>
이어서, 도전층(112)을 마스크로서 사용하여, 절연층(110)을 통하여 반도체층(108)에 불순물 원소(140)를 공급(첨가 또는 주입)하는 처리를 수행한다(도 10의 (D)). 이로써 반도체층(108)에서 도전층(112)으로 덮이지 않은 영역에 저저항 영역(108n)을 형성할 수 있다. 이때 반도체층(108)에서 도전층(112)과 중첩된 영역에서는, 도전층(112)이 마스크로서 기능하여 불순물 원소(140)는 공급되지 않는다.
불순물 원소(140)의 공급에는 플라스마 이온 도핑법 또는 이온 주입법을 적합하게 사용할 수 있다. 상기 방법에서는, 깊이 방향의 농도 프로파일을 예를 들어 이온의 가속 전압 및 도즈양(dose)에 의하여 높은 정밀도로 제어할 수 있다. 플라스마 이온 도핑법을 사용함으로써 생산성을 높일 수 있다. 질량 분리를 이용한 이온 주입법을 사용함으로써, 공급되는 불순물 원소의 순도를 높일 수 있다.
불순물 원소(140)를 공급하는 처리의 조건은, 반도체층(108)과 절연층(110)의 계면, 반도체층(108)에서 계면에 가까운 부분, 또는 절연층(110)에서 계면에 가까운 부분이 가장 높은 농도가 되도록 제어되는 것이 바람직하다. 이로써 한 번의 처리에서 반도체층(108) 및 절연층(110) 모두에 최적 농도로 불순물 원소(140)를 공급할 수 있다.
불순물 원소(140)의 예에는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 및 희가스가 포함된다. 희가스의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다. 특히 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 사용하는 것이 바람직하다.
불순물 원소(140)의 원료 가스로서 상기 불순물 원소를 포함하는 가스를 사용할 수 있다. 붕소를 공급하는 경우, 대표적으로는 B2H6 가스 또는 BF3 가스 등을 사용할 수 있다. 인을 공급하는 경우, 대표적으로는 PH3 가스를 사용할 수 있다. 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
또는 원료 가스로서, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, (C5H5)2Mg, 또는 희가스 등을 사용할 수 있다. 이온원은 반드시 가스의 상태일 필요는 없고, 고체 또는 액체를 가열하여 기화시켜 사용하여도 좋다.
불순물 원소(140)의 첨가는, 절연층(110) 및 반도체층(108)의 조성, 밀도, 및 두께 등을 고려하여 가속 전압 및 도즈양 등의 조건을 설정함으로써 제어할 수 있다.
이온 주입법 또는 플라스마 이온 도핑법에 의하여 붕소를 첨가하는 경우, 가속 전압은 예를 들어 5kV 이상 100kV 이하, 바람직하게는 7kV 이상 70kV 이하, 더 바람직하게는 10kV 이상 50kV 이하로 할 수 있다. 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하로 할 수 있다.
이온 주입법 또는 플라스마 이온 도핑법에 의하여 인 이온을 첨가하는 경우, 가속 전압은 예를 들어 10kV 이상 100kV 이하, 바람직하게는 30kV 이상 90kV 이하, 더 바람직하게는 40kV 이상 80kV 이하로 할 수 있다. 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하로 할 수 있다.
또한 불순물 원소(140)의 공급 방법은 이에 한정되지 않고, 예를 들어 플라스마 처리, 또는 가열에 의한 열 확산을 이용한 처리 등을 수행하여도 좋다. 플라스마 처리의 경우, 첨가하는 불순물 원소를 포함하는 가스 분위기에서 발생시킨 플라스마를 사용함으로써, 불순물 원소를 첨가할 수 있다. 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 또는 고밀도 플라스마 CVD 장치 등을 상기 플라스마를 발생시키는 데에 사용할 수 있다.
본 발명의 일 형태에서는 절연층(110)을 통하여 불순물 원소(140)를 반도체층(108)에 공급할 수 있다. 그러므로 반도체층(108)이 결정성을 가지는 경우에도, 불순물 원소(140)를 공급할 때의 반도체층(108)에 대한 대미지를 저감할 수 있어, 결정성의 악화를 억제할 수 있다. 따라서 이는 결정성의 저하로 인하여 전기 저항이 증대되는 경우에 바람직하다.
<절연층(118)의 형성>
이어서, 절연층(110), 금속 산화물층(114), 및 도전층(112)을 덮어 절연층(118)을 형성한다(도 11의 (A)).
절연층(118)을 증착 온도가 지나치게 높은 PECVD법에 의하여 형성하면, 저저항 영역(108n) 등에 포함되는 불순물이 반도체층(108)의 채널 형성 영역을 포함하는 주변부로 확산되거나, 저저항 영역(108n)의 전기 저항이 상승될 수 있다. 따라서 절연층(118)의 증착 온도는 이를 고려하여 결정한다.
절연층(118)은 예를 들어, 150℃ 이상 400℃ 이하, 바람직하게는 180℃ 이상 360℃ 이하, 더 바람직하게는 200℃ 이상 250℃ 이하의 증착 온도에서 형성하는 것이 바람직하다. 절연층(118)을 저온에서 형성함으로써, 채널 길이가 짧은 트랜지스터이어도 전기적 특성을 양호하게 할 수 있다.
절연층(118)의 형성 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 저저항 영역(108n)을 더 안정적으로 저저항으로 할 수 있는 경우가 있다. 예를 들어 가열 처리에 의하여, 불순물 원소(140)가 적당히 확산되고 농도가 국소적으로 균일화되어, 불순물 원소의 이상적인 농도 구배를 가지는 저저항 영역(108n)이 형성될 수 있다. 또한 가열 처리의 온도가 지나치게 높으면(예를 들어 500℃ 이상), 불순물 원소(140)가 채널 형성 영역 내에도 확산되어, 트랜지스터의 전기적 특성 또는 신뢰성이 악화될 수 있다.
가열 처리의 조건에 대해서는 앞의 설명을 참조할 수 있다.
또한 상기 가열 처리는 반드시 수행될 필요는 없다. 상기 가열 처리는 반드시 이 단계에서 수행될 필요는 없고, 추후의 단계에서 수행되는 가열 처리가 이 단계에서의 가열 처리로서의 역할도 하여도 좋다. 추후의 단계에서 고온하의 처리(예를 들어 막 형성 단계)가 수행되는 경우에는 그 처리가 이 단계에서의 가열 처리의 역할을 할 수 있는 경우가 있다.
<개구(141a) 및 개구(141b)의 형성>
다음으로 절연층(118) 및 절연층(110)을 부분적으로 에칭함으로써 저저항 영역(108n)에 도달되는 개구(141a) 및 개구(141b)를 형성한다.
<도전층(120a) 및 도전층(120b)의 형성>
이어서, 개구(141a 및 141b)를 매립하도록 절연층(118) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 11의 (B)).
상술한 단계를 거쳐 트랜지스터(100A)를 제작할 수 있다. 예를 들어 트랜지스터(100A)를 표시 장치의 화소에 사용하는 경우에는 트랜지스터(100A)를 형성한 후에 보호 절연층, 평탄화층, 화소 전극, 및 배선 중 적어도 하나를 형성하는 단계를 수행한다.
여기까지가 제작 방법예 1에 대한 설명이었다.
또한 구조예 2-1에서 설명한 트랜지스터(100)를 제작하는 경우에는 제작 방법예 1에서의 도전층(106)의 형성 단계 및 개구(142)의 형성 단계를 생략한다. 트랜지스터(100)와 트랜지스터(100A)는 같은 공정을 거쳐 하나의 기판 위에 형성될 수 있다.
[제작 방법예 2]
이하에서는 제작 방법예 1과 부분적으로 상이한 제작 방법예에 대하여 설명한다. 여기서는, 구조예 2-4의 트랜지스터(100C)를 예로 들어 설명한다.
또한 제작 방법예 1과 같은 단계에 대한 설명은 생략하고 상이한 단계에 대하여 이하에서 자세히 설명한다.
우선 제작 방법예 1과 마찬가지로, 도전층(106), 절연층(103), 반도체층(108), 절연층(110), 금속 산화물막(114f), 및 도전막(112f)을 순차적으로 형성한다. 도 12의 (A)는 이 단계에서의 단면도이다.
이어서, 도전막(112f) 및 금속 산화물막(114f)을 부분적으로 에칭하여 도전층(112) 및 금속 산화물층(114)을 형성하고, 절연층(110)을 부분적으로 에칭하여 반도체층(108)의 일부를 노출시킨다(도 12의 (B)). 이로써 실질적으로 같은 상면 형상을 가지는 도전층(112), 금속 산화물층(114), 및 절연층(110)을 형성할 수 있다.
절연층(110)은 도전막(112f)을 에칭하기 위한 레지스트 마스크를 사용하여 에칭되는 것이 바람직하다. 절연층(110)은 도전막(112f) 및 금속 산화물막(114f)과 같은 단계에서 에칭되어도 좋고, 도전막(112f) 및 금속 산화물막(114f)이 에칭된 후에 다른 에칭법에 의하여 에칭되어도 좋다.
예를 들어 도전막(112f)과 금속 산화물막(114f)을 같은 식각액을 사용한 웨트 에칭법에 의하여 에칭한 후에, 절연층(110)을 드라이 에칭법에 의하여 에칭할 수 있다. 특히 도전막(112f) 및 금속 산화물막(114f)이 드라이 에칭법에 의하여 가공되면, 금속을 포함하는 반응 생성물이 생겨 이로 인하여 반도체층(108) 및 절연층(110)이 오염될 수 있다. 그러므로 절연층(110)을 에칭하기 전에, 도전막(112f) 및 금속 산화물막(114f)을 웨트 에칭법에 의하여 가공하는 것이 바람직하다.
에칭 조건에 따라서는 도전층(112), 금속 산화물층(114), 및 절연층(110)의 단부들이 서로 일치하지 않는 경우가 있다. 예를 들어 절연층(110)의 단부의 내측 또는 외측에 도전층(112) 및 금속 산화물층(114) 중 적어도 하나의 단부가 위치하는 경우가 있다.
절연층(110)의 에칭 시에, 노출된 반도체층(108)의 일부가 에칭되어 얇아지는 경우가 있다. 이러한 경우에는 반도체층(108)은 저저항 영역(108n)이 채널 형성 영역보다 얇은 형상을 가진다.
또한 절연층(110)의 에칭 시에, 절연층(103)에서 반도체층(108)으로 덮이지 않은 부분이 에칭되어 얇아지는 경우가 있다. 예를 들어 절연층(103)의 절연막(103d)이 제거될 수 있다.
이어서, 반도체층(108)에서 노출된 부분과 접하여 절연층(116)을 형성하고, 연속하여 절연층(118)을 형성한다(도 12의 (C)). 절연층(116)의 형성에 의하여 반도체층(108)에서 노출된 부분이 저저항화되어 저저항 영역(108n)이 형성된다.
절연층(116)으로서는 반도체층(108)을 저저항화시키는 기능을 가지는 불순물 원소를 방출하는 절연막을 사용할 수 있다. 특히 질화 실리콘막, 질화산화 실리콘막, 또는 산화질화 실리콘막 등, 수소를 방출할 수 있는 무기 절연막을 사용하는 것이 바람직하다. 여기서 수소를 포함하는 성막 가스를 이용한 PECVD법을 사용하면, 절연층(116)의 형성 시에도 반도체층(108)에 수소를 공급할 수 있어 바람직하다.
예를 들어 절연층(116)에 질화 실리콘을 사용하는 경우에는 실레인 등의 실리콘을 포함하는 가스와, 암모니아 또는 일산화 이질소 등의 질소를 포함하는 가스의 혼합 가스를 성막 가스로서 사용한 PECVD법을 적용하는 것이 바람직하다. 이때 형성되는 질화 실리콘에 수소가 포함되는 것이 바람직하다. 이로써 절연층(116) 중의 수소가 반도체층(108)으로 확산됨으로써, 반도체층(108)의 일부를 용이하게 저저항화시킬 수 있다.
또는 반도체층(108) 중에 산소 결손을 발생시키는 기능을 가지는 절연막을 사용할 수 있다. 특히 금속 질화물을 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어 금속을 포함한 스퍼터링 타깃, 및 성막 가스로서 질소 가스와 희석 가스인 희가스 등의 혼합 가스를 사용한 반응성 스퍼터링법을 적용하는 것이 바람직하다. 이로써 성막 가스의 유량비를 제어함으로써, 절연층(116)의 막질을 제어하는 것이 용이해진다.
예를 들어 절연층(116)으로서 알루미늄 타깃을 사용한 반응성 스퍼터링법에 의하여 형성한 질화 알루미늄막을 사용하는 경우, 성막 가스의 총유량에 대한 질소 가스의 유량을 30% 이상 100% 이하, 바람직하게는 40% 이상 100% 이하, 더 바람직하게는 50% 이상 100% 이하로 하는 것이 바람직하다.
여기서 절연층(116)과 절연층(118)은 대기에 노출시키지 않고 연속하여 형성되는 것이 바람직하다.
절연층(116)의 형성 후 또는 절연층(118)의 형성 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 저저항 영역(108n)의 저저항화를 촉진시킬 수 있다.
가열 처리의 조건에 대해서는 앞의 설명을 참조할 수 있다.
또한 상기 가열 처리는 반드시 수행될 필요는 없다. 상기 가열 처리는 반드시 이 단계에서 수행될 필요는 없고, 추후의 단계에서 수행되는 가열 처리가 이 단계에서의 가열 처리로서의 역할도 하여도 좋다. 추후의 단계에서의 고온하의 처리(예를 들어 막 형성 단계) 등이 이 단계에서의 가열 처리로서의 역할을 하여도 좋다.
이어서, 절연층(118) 및 절연층(116)에, 저저항 영역(108n)에 도달하는 개구(141a) 및 개구(141b)를 형성한다.
이어서, 제작 방법예 1과 마찬가지로, 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 형성한다(도 12의 (D)).
상술한 단계를 거쳐 트랜지스터(100C)를 제작할 수 있다.
또한 구조예 2-3에서 설명한 트랜지스터(100B)를 제작하는 경우에는 제작 방법예 2에서의 도전층(106)의 형성 단계 및 개구(142)의 형성 단계를 생략한다. 트랜지스터(100B)와 트랜지스터(100C)는 같은 공정을 거쳐 하나의 기판 위에 형성될 수 있다.
[반도체 장치의 구성요소]
본 실시형태의 반도체 장치의 구성요소에 대하여 이하에서 설명한다.
<기판>
적어도 나중에 수행되는 열처리에 견딜 수 있을 만큼의 내열성을 가지는 재료이기만 하면, 기판(102)의 재료 등의 특성에 특별한 한정은 없다. 예를 들어 실리콘 또는 탄소화 실리콘의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 기판(102)으로서 사용하여도 좋다. 또는 반도체 소자가 제공된 이들 기판 중 어느 것을 기판(102)으로서 사용하여도 좋다.
기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 반도체 장치를 제공하여도 좋다. 기판(102)과 반도체 장치 사이에 박리층을 제공하여도 좋다. 박리층은 박리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이 경우 내열성이 떨어지는 기판 또는 가요성 기판에도 반도체 장치를 전치할 수 있다.
<도전막>
게이트 전극으로서 기능하는 도전층(112) 및 도전층(106), 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전층(120a), 그리고 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능하는 도전층(120b)은 각각 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 및 코발트에서 선택된 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함한 합금; 또는 이들 금속 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성될 수 있다.
도전층(112, 106, 120a, 및 120b)은 각각, In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, 또는 In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 사용하여 형성될 수 있다.
여기서 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 가지는 금속 산화물에 산소 결손이 형성되고 이 산소 결손에 수소가 첨가되면, 전도대 근방에 도너 준위가 형성된다. 이 결과, 금속 산화물의 도전성이 높아져 금속 산화물이 도전체가 된다. 도전체가 된 금속 산화물을 산화물 도전체라고 할 수 있다.
도전층(112) 등은 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조를 가져도 좋다. 금속 또는 합금을 포함한 도전막을 사용함으로써, 배선의 저항을 저감할 수 있다. 이때 게이트 절연막으로서 기능하는 절연층과 접하는 도전막은 산화물 도전체를 포함한 도전막인 것이 바람직하다.
도전층(112, 106, 120a, 및 120b)에는 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘에서 선택된 어느 하나 이상의 원소가 포함되는 것이 바람직하다. 특히 질화 탄탈럼막을 사용하는 것이 바람직하다. 상기 질화 탄탈럼막은 도전성을 가지고, 구리, 산소 또는 수소에 대한 배리어성이 높고, 수소의 방출량이 적기 때문에, 반도체층(108)과 접하는 도전막 또는 반도체층(108) 근방의 도전막으로서 적합하게 사용할 수 있다.
<반도체층>
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물의 형성에 사용되는 스퍼터링 타깃에서의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=2:2:1, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, 또는 In:M:Zn=5:2:5 등을 들 수 있다.
스퍼터링 타깃은 다결정 산화물을 포함하면, 결정성을 가지는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 형성되는 반도체층(108)에서의 금속 원소의 원자수비는 상기 스퍼터링 타깃의 금속 원소의 원자수비 중 어느 것으로부터 ±40%의 범위에서 변동된다. 예를 들어 반도체층(108)의 형성에 원자수비가 In:Ga:Zn=4:2:4.1의 스퍼터링 타깃을 사용하는 경우, 형성되는 반도체층(108)의 원자수비는 4:2:3 또는 그 근방이 되는 경우가 있다.
또한 In:Ga:Zn=4:2:3 또는 그 근방이라는 원자수비는 In이 4일 때, Ga가 1 이상 3 이하이고, Zn이 2 이상 4 이하인 경우를 포함한다. In:Ga:Zn=5:1:6 또는 그 근방이라는 원자수비는 In이 5일 때, Ga가 0.1보다 크고 2 이하이고, Zn이 5 이상 7 이하인 경우를 포함한다. In:Ga:Zn=1:1:1 또는 그 근방이라는 원자수비는 In이 1일 때, Ga가 0.1보다 크고 2 이하이고, Zn이 0.1보다 크고 2 이하인 경우를 포함한다.
반도체층(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 상태 전류를 저감할 수 있다.
반도체층(108)은 비단결정 구조를 가지는 것이 바람직하다. 비단결정 구조에는 예를 들어 후술하는 CAAC 구조, 다결정 구조, 미결정 구조, 및 비정질 구조가 포함된다. 비단결정 구조 중에서, 비정질 구조는 결함 준위의 밀도가 가장 높고, 한편 CAAC 구조는 결함 준위의 밀도가 가장 낮다.
이하에서는 CAAC(c-axis aligned crystal)에 대하여 설명한다. CAAC란, 결정 구조의 일례를 말한다.
또한 CAAC 구조는 복수의 나노 결정(최대 직경이 각각 10nm 미만인 결정 영역)을 가지는 박막 등의 결정 구조이다. 나노 결정은 각각 특정의 방향으로 c축 배향을 가진다. 나노 결정은 각각 a축 배향도 b축 배향도 가지지 않고, a축 방향 및 b축 방향에서 결정립계를 가지지 않는 연속적인 결정 결합을 가진다. 특히 CAAC 구조를 가지는 박막에서는 나노 결정의 c축이, 막 두께 방향, 박막이 형성되는 표면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향되기 쉽다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편으로, CAAC-OS는 명확한 결정립계를 관찰할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등에 의하여 산화물 반도체의 결정성이 저하되는 경우가 있다. 이는, CAAC-OS가 불순물 및 결함(예를 들어 산소 결손)이 적은 산화물 반도체라고 할 수 있다는 것을 뜻한다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적으로 안정적이다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 내열성이 있고 신뢰성이 높다.
여기서 결정학에서는, a축, b축, 및 c축의 3개의 축(결정축)으로 형성된 단위 격자를 선택하는 일반적인 방법으로서, 특이한 축을 c축으로서 사용하는 단위 격자를 선택하는 것이 있다. 특히 층상 구조를 가지는 결정의 경우에는 층의 면 방향에 평행한 2개의 축을 a축 및 b축으로서 사용하고, 층과 교차되는 축을 c축으로서 사용하는 단위 격자를 선택하는 것이 단위 격자를 선택하는 일반적인 방법이다. 이러한 층상 구조를 가지는 결정의 대표적인 예에는 육방정계로 분류되는 그래파이트가 포함된다. 그래파이트의 단위 격자에서는, a축 및 b축이 벽개(劈開)면에 평행하고, c축이 벽개면과 직교한다. 예를 들어 층상 구조인 YbFe2O4형 결정 구조를 가지는 InGaZnO4 결정은 육방정계로 분류될 수 있고, 그 단위 격자에서는 a축 및 b축이 층의 면 방향에 평행하고, c축이 층과 직교한다(즉 a축 및 b축과 직교함).
미결정 구조를 가지는 산화물 반도체막(미결정 산화물 반도체막)에서는, TEM에 의하여 얻어지는 이미지에서 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 1nm 이상 10nm 이하 또는 1nm 이상 3nm 이하의 크기의 미결정은 특히, 나노 결정(nc: nanocrystal)이라고 한다. 나노 결정을 포함하는 산화물 반도체막은 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS막에서는, TEM에 의하여 얻어지는 이미지에서 결정립계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막에서, 미소한 영역(예를 들어 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS막에서 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 따라서 막 전체에서 배향이 관찰되지 않는다. 따라서 분석법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 큰 직경을 가지는 X선을 사용하는 XRD 장치를 사용하여 out-of-plane법에 의한 구조 분석이 실시되면, 결정면을 가리키는 피크가 출현하지 않는다. 또한 결정부의 직경보다 큰 프로브 직경(예를 들어 50nm 이상)을 가지는 전자 빔을 사용하여 얻은 nc-OS막의 제한 시야 전자 회절 패턴에서는 헤일로(halo) 패턴이 관찰된다. 한편, 결정부의 직경에 가깝거나 결정부의 직경보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자 빔을 사용하여 얻어지는 nc-OS막의 전자 회절 패턴(나노 빔 전자 회절 패턴이라고도 함)에서는, 원형의(링 형상의) 휘도가 높은 영역이 관찰되고, 상기 링 형상의 영역 내에 스폿들이 관찰되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 결함 준위의 밀도가 낮다. 또한 nc-OS막에서 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 그러므로 nc-OS막은 CAAC-OS막보다 결함 준위의 밀도가 높다. 따라서 nc-OS막은 CAAC-OS막보다 캐리어 밀도가 높고 전자 이동도가 높은 경우가 있다. 그래서 nc-OS막을 포함하는 트랜지스터는 높은 전계 효과 이동도를 가지는 경우가 있다.
nc-OS막은 CAAC-OS막보다 형성 시의 산소 유량비를 작게 하여 형성할 수 있다. nc-OS막은 CAAC-OS막보다 형성 시의 기판 온도를 낮게 하여 형성할 수도 있다. 예를 들어 nc-OS막은 비교적 낮은 기판 온도(예를 들어 130℃ 이하)에서, 또는 기판을 가열하지 않고 형성할 수 있기 때문에, nc-OS막은 대형의 유리 기판 또는 수지 기판 등을 사용하는 경우에 적합하고, 생산성을 높일 수 있다.
금속 산화물의 결정 구조의 예에 대하여 설명한다. In-Ga-Zn 산화물 타깃 (원자수비는 In:Ga:Zn=4:2:4.1임)을 사용하여 스퍼터링법에 의하여, 기판 온도 100℃ 이상 130℃ 이하에서 형성된 금속 산화물은, nc 구조 및 CAAC 구조 중 어느 한쪽의 구조, 또는 양쪽 구조가 혼재된 구조를 가지기 쉽다. 한편, 기판 온도를 실온(R.T.)으로 하여 형성된 금속 산화물은, nc 구조를 가지기 쉽다. 또한 여기서 실온(R.T.)은 기판을 의도적으로 가열하지 않는 경우의 온도를 말하기도 한다.
[금속 산화물의 조성]
이하에서는 본 발명의 일 형태에 개시된 트랜지스터에 적용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 조성에 대하여 설명한다.
또한 CAAC란 결정 구조의 일례를 말하고, CAC란 기능 또는 재료 조성의 일례를 말한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서는 도전성 기능을 가지고, 재료의 다른 일부에서는 절연성 기능을 가지고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리는 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않는 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 이들 기능을 분리함으로써 각 기능을 극대화할 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 재료 내에서 도전성 영역 및 절연성 영역은 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드갭이 상이한 성분을 포함한다. 예를 들어 CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 가지는 성분 및 도전성 영역에 기인하는 내로 갭(narrow gap)을 가지는 성분을 포함한다. 이러한 조성의 경우, 내로 갭을 가지는 성분에서 캐리어가 주로 흐른다. 내로 갭을 가지는 성분은 와이드 갭을 가지는 성분을 보완하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에서도 캐리어가 흐른다. 그러므로 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면 CAC-OS 또는 CAC metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 할 수도 있다.
여기까지가 금속 산화물의 구조에 대한 설명이었다.
본 실시형태에서 설명한 구조예 및 이들에 대응하는 도면 등 중 어느 것의 적어도 일부를 다른 구조예 및 이들에 대응하는 도면 등 중 어느 것과 적절히 조합하여 실시할 수 있다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 위의 실시형태에서 설명한 트랜지스터 중 어느 것을 포함하는 표시 장치의 일례에 대하여 설명한다.
[구조예]
도 13의 (A)는 표시 장치(700)의 상면도이다. 표시 장치(700)는 실재(712)에 의하여 서로 접합된 제 1 기판(701)과 제 2 기판(705)을 포함한다. 제 1 기판(701), 제 2 기판(705), 및 실재(712)로 밀봉되는 영역에서, 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 형성된다. 화소부(702)에는 복수의 표시 소자가 제공된다.
제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않은 부분에, FPC(716)(Flexible printed circuit)가 접속되는 FPC 단자부(708)가 제공된다. FPC(716)로부터, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다.
복수의 게이트 드라이버 회로부(706)가 제공되어도 좋다. 게이트 드라이버 회로부(706)와 소스 드라이버 회로부(704)를 반도체 기판들 등에 별도로 형성하여, 패키징된 IC칩을 얻어도 좋다. 상기 IC칩들은 각각 제 1 기판(701) 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 포함되는 트랜지스터로서 본 발명의 일 형태의 반도체 장치인 트랜지스터 중 어느 것을 사용할 수 있다.
화소부(702) 내의 표시 소자의 예에는 액정 소자 및 발광 소자가 포함된다. 액정 소자로서 투과형 액정 소자, 반사형 액정 소자, 또는 반투과형 액정 소자 등을 사용할 수 있다. 발광 소자로서는 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 또는 반도체 레이저 등의 자발광형 발광 소자를 사용할 수 있다. 또는 MEMS(Micro Electro Mechanical Systems) 셔터 소자나 광 간섭 방식의 MEMS 소자, 혹은 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자를 표시 소자로서 사용할 수 있다.
도 13의 (B)에 도시된 표시 장치(700A)는 제 1 기판(701) 대신에 가요성 수지층(743)을 포함하고, 플렉시블 디스플레이로서 사용할 수 있는 표시 장치의 예이다.
표시 장치(700A)에서는 화소부(702)가 직사각형이 아니라 모서리가 둥근 형상을 가진다. 도 13의 (B) 중의 영역(P1)에 나타내어진 바와 같이, 표시 장치(700A)는 화소부(702)의 일부 및 수지층(743)의 일부가 잘린 노치(notch)부를 포함한다. 한 쌍의 게이트 드라이버 회로부(706)는 화소부(702)를 사이에 두고 양측에 제공된다. 게이트 드라이버 회로부(706)는 화소부(702)의 모서리에서 곡선의 윤곽을 따라 제공된다.
수지층(743)은 FPC 단자부(708)가 제공된 돌출부를 가진다. 또한 수지층(743)에서 FPC 단자부(708)를 포함한 부분은 도 13의 (B) 중의 영역(P2)에서 뒤쪽으로 구부릴 수 있다. 수지층(743)의 일부를 뒤쪽으로 구부림으로써 FPC(716)가 화소부(702)의 이면과 중첩된 상태로 표시 장치(700A)를 전자 기기에 실장할 수 있어, 전자 기기를 소형화시킬 수 있다.
표시 장치(700A)에 접속되는 FPC(716)에는 IC(717)가 실장된다. IC(717)는 예를 들어 소스 드라이버 회로로서 기능한다. 이때 표시 장치(700A)의 소스 드라이버 회로부(704)는 보호 회로, 버퍼 회로, 및 디멀티플렉서 회로 등 중 적어도 하나를 포함할 수 있다.
도 13의 (C)에 도시된 표시 장치(700B)는 대형 화면을 가지는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 표시 장치(700B)에는 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 컴퓨터 또는 데스크톱형 컴퓨터를 포함함), 태블릿 단말기, 또는 디지털 사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700B)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 포함한다.
복수의 소스 드라이버 IC(721)는 각 FPC(723)에 장착되어 있다. 복수의 FPC(723)의 각각은 한쪽 단자가 제 1 기판(701)에 접속되고, 다른 쪽 단자가 인쇄 회로 기판(724)에 접속된다. FPC(723)를 구부림으로써, 인쇄 회로 기판(724)을 화소부(702)의 이면에 배치하여 표시 장치(700B)를 전자 기기에 실장할 수 있어, 전자 기기를 소형화시킬 수 있다.
한편 게이트 드라이버 회로부(722)는 제 1 기판(701) 위에 제공된다. 그러므로 베젤이 좁은 전자 기기를 제작할 수 있다.
이러한 구조로 함으로써, 대형이고 해상도가 높은 표시 장치를 제공할 수 있다. 예를 들어 화면의 대각선이 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치를 제작할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 제작할 수 있다.
[단면 구조예]
이하에서는 표시 소자로서 액정 소자 또는 EL 소자를 포함하는 구조에 대하여 도 14, 도 15, 도 16, 및 도 17을 참조하여 설명한다. 또한 도 14, 도 15, 및 도 16은 도 13의 (A)의 일점쇄선 Q-R를 따라 취한 단면도이다. 도 17은 도 13의 (B)의 표시 장치(700A) 중의 일점쇄선 S-T를 따라 취한 단면도이다. 도 14 및 도 15는 각각 표시 소자로서 액정 소자를 포함한 구조를 도시한 것이고, 도 16 및 도 17은 각각 표시 소자로서 EL 소자를 포함한 구조를 도시한 것이다.
<표시 장치에서 공통되는 구성요소>
도 14, 도 15, 도 16, 및 도 17의 표시 장치는 각각, 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다. 도 15에서는 용량 소자(790)를 제공하지 않았다.
트랜지스터(750 및 752)로서는 실시형태 1에서 설명한 트랜지스터 중 어느 것을 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터는 오프 상태 전류를 저감할 수 있다. 따라서 이미지 신호 등의 전기 신호를 더 장기간 유지할 수 있고, 이미지 신호 등을 기록하는 동작들 간의 간격을 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 줄일 수 있기 때문에 저소비전력화시킬 수 있다.
또한 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 동작이 가능하다. 예를 들어 이러한 고속 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 드라이버 회로부의 드라이버 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉 실리콘 웨이퍼 등을 사용하여 형성된 드라이버 회로를 사용할 필요가 없기 때문에 표시 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도 고속 트랜지스터를 사용함으로써 고화질의 이미지를 제공할 수 있다.
도 14, 도 16, 및 도 17의 각각의 용량 소자(790)는 트랜지스터(750)의 제 1 게이트 전극에 사용되는 막과 같은 막을 가공하여 형성되는 하부 전극과, 반도체층에 사용되는 막과 같은 금속 산화물막을 가공하여 형성되는 상부 전극을 포함한다. 트랜지스터(750)의 소스 영역 및 드레인 영역과 마찬가지로 상부 전극은 저저항화되어 있다. 하부 전극과 상부 전극 사이에는 트랜지스터(750)의 제 1 게이트 절연층으로서 기능하는 절연막의 일부가 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층 구조를 가진다. 상부 전극에는 트랜지스터의 소스 전극 및 드레인 전극에 사용되는 막과 같은 막을 가공하여 얻어지는 배선이 접속된다.
트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공된다.
화소부(702)의 트랜지스터(750)와 소스 드라이버 회로부(704)의 트랜지스터(752)는 다른 구조를 가져도 좋다. 예를 들어 트랜지스터(750 및 752) 중 한쪽으로서 톱 게이트 트랜지스터를 사용하고 다른 쪽으로서 보텀 게이트 트랜지스터를 사용하여도 좋다. 또한 소스 드라이버 회로부(704)와 마찬가지로, 게이트 드라이버 회로부(706)에는 트랜지스터(750)와 같은 구조를 가지는 트랜지스터를 사용하여도 좋고, 트랜지스터(750)와 다른 구조를 가지는 트랜지스터를 사용하여도 좋다.
신호선(710)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극 등과 같은 도전막을 사용하여 형성된다. 이 경우 구리 원소를 포함한 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등을 줄일 수 있어, 대화면 표시가 가능하게 되므로 바람직하다.
FPC 단자부(708)는 일부가 접속 전극으로서 기능하는 배선(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 배선(760)은 이방성 도전막(780)을 통하여 FPC(716)에 포함된 단자와 전기적으로 접속된다. 배선(760)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극 등과 같은 도전막을 사용하여 형성된다.
제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판, 또는 플라스틱 기판 등 가요성 기판을 사용할 수 있다. 제 1 기판(701)으로서 가요성 기판을 사용하는 경우에는 예를 들어 제 1 기판(701)과 트랜지스터(750) 사이에 물 또는 수소에 대한 배리어성을 가지는 절연층을 제공하는 것이 바람직하다.
제 2 기판(705) 측에는 차광막(738) 및 착색막(736)과, 이들에 접하는 절연막(734)이 제공된다.
<액정 소자를 포함하는 표시 장치의 구조예>
도 14에 도시된 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전층(772) 및 도전층(774)과, 이들 사이의 액정층(776)을 포함한다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서 기능한다. 도전층(772)은 트랜지스터(750)의 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전층(772)에는, 가시광을 투광하는 재료 또는 가시광을 반사하는 재료를 사용할 수 있다. 투광성 재료로서는 예를 들어 인듐, 아연, 또는 주석 등을 포함하는 산화물 재료를 사용하는 것이 바람직하다. 반사성 재료로서는 예를 들어 알루미늄 또는 은 등을 포함하는 재료를 사용하는 것이 바람직하다.
도전층(772)에 반사성 재료가 사용되는 경우, 표시 장치(700)는 반사형 액정 표시 장치이다. 도전층(772)에 투광성 재료가 사용되는 경우, 표시 장치(700)는 투과형 액정 표시 장치이다. 반사형 액정 표시 장치에는, 시인(視認)자 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치에는, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 15의 표시 장치(700)는 횡전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 적용한 예이다. 도전층(772) 위에 절연층(773)을 개재하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 15에 있어서, 도전층(774), 절연층(773), 및 도전층(772)의 적층으로 유지 용량 소자를 형성할 수 있다. 그러므로 또 하나의 용량 소자를 제공할 필요가 없으므로 개구율을 높일 수 있다.
도 14 및 도 15에 도시하지 않았지만, 액정층(776)과 접하는 배향막을 제공하여도 좋다. 또한 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판), 및 백라이트 또는 사이드라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 또는 반강유전성 액정 등을 사용할 수 있다. 횡전계 방식을 적용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다.
액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 또는 게스트 호스트 모드 등을 사용할 수 있다.
또한 액정층(776)에, 고분자 분산형 액정 또는 고분자 네트워크형 액정 등을 사용한 산란형 액정을 사용할 수도 있다. 이때 착색막(736) 없이 흑백 표시를 수행하여도 좋고, 착색막(736)을 사용하여 컬러 표시를 수행하여도 좋다.
액정 소자의 구동 방법으로서 계시 가법 혼색법을 바탕으로 컬러 표시를 수행하는 시간 분할 표시 방식(필드 시??셜 구동 방식이라고도 함)을 적용하여도 좋다. 이 경우 착색막(736)을 생략할 수 있다. 시간 분할 표시 방식을 적용한 경우, 예를 들어 적색(R), 녹색(G), 및 청색(B)의 광을 방출하는 부화소(subpixel)를 반드시 제공할 필요는 없기 때문에, 각 화소의 개구율 또는 해상도를 높일 수 있다.
<발광 소자를 포함하는 표시 장치>
도 16에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 포함한다. EL층(786)은 유기 화합물 또는 무기 화합물 등의 발광 재료를 포함한다.
발광 재료로서는 형광 재료, 인광 재료, 열 활성화 지연 형광(TADF: Thermally activated delayed fluorescence) 재료, 또는 무기 화합물(예를 들어 퀀텀닷(quantum dot) 재료) 등을 사용할 수 있다.
도 16의 표시 장치(700)에서는, 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 발광 소자(782)는 투광성 도전막(788)을 포함하는 톱 이미션형 발광 소자이다. 또한 발광 소자(782)는 도전층(772) 측으로 광을 방출하는 보텀 이미션 구조, 또는 도전층(772) 측과 도전막(788) 측의 양쪽으로 광을 방출하는 듀얼 이미션 구조를 가져도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공된다. 차광막(738)은 리드 배선부(711), 소스 드라이버 회로부(704), 및 절연막(730)과 중첩된 위치에 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워져 있다. 또한 EL층(786)을 화소마다 섬 형상으로 또는 화소 열마다 줄무늬 형상으로 형성하는 경우, 즉 EL층(786)을 개별 착색하여 형성하는 경우에는 착색막(736)을 반드시 제공하지 않아도 된다.
도 17에는 플렉시블 디스플레이에 적합하게 적용할 수 있는 표시 장치의 구조를 도시하였다. 도 17은 도 13의 (B)의 표시 장치(700A) 중의 일점쇄선 S-T를 따라 취한 단면도이다.
도 17의 표시 장치(700A)는 도 16의 제 1 기판(701) 대신에 지지 기판(745), 접착층(742), 수지층(743), 및 절연층(744)이 적층된 구조를 가진다. 트랜지스터(750) 및 용량 소자(790) 등은 수지층(743) 위에 제공된 절연층(744) 위에 제공된다.
지지 기판(745)은 유기 수지 또는 유리 등을 포함하고, 가요성을 가질 정도로 얇다. 수지층(743)은 폴리이미드 또는 아크릴 등의 유기 수지를 포함하는 층이다. 절연층(744)은 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘 등의 무기 절연막을 포함한다. 수지층(743)과 지지 기판(745)은 접착층(742)에 의하여 서로 접합된다. 수지층(743)은 지지 기판(745)보다 얇은 것이 바람직하다.
도 17의 표시 장치(700A)는 도 16의 제 2 기판(705) 대신에 보호층(740)을 포함한다. 보호층(740)은 밀봉막(732)과 접합된다. 보호층(740)으로서는 유리 기판 또는 수지 필름 등을 사용할 수 있다. 또는 보호층(740)으로서는 편광판 또는 산란판 등의 광학 부재, 터치 센서 패널 등의 입력 장치, 또는 광학 부재 및 입력 장치를 2개 이상 적층한 구조를 적용하여도 좋다.
발광 소자(782)에 포함되는 EL층(786)은 절연막(730) 및 도전층(772) 위에 섬 형상으로 제공된다. EL층(786)을 각 부화소가 다른 색의 광을 방출하도록 개별적으로 형성함으로써, 착색막(736) 없이 컬러 표시를 수행할 수 있다. 발광 소자(782)를 덮어 보호층(741)이 제공된다. 보호층(741)은 발광 소자(782)로 물 등의 불순물이 확산되는 것을 방지하는 기능을 가진다. 보호층(741)은 무기 절연막을 사용하여 형성되는 것이 바람직하다. 보호층(741)은 하나 이상의 무기 절연막과 하나 이상의 유기 절연막을 포함하는 적층 구조를 가지는 것이 더 바람직하다.
도 17은 구부릴 수 있는 영역(P2)을 나타낸 것이다. 영역(P2)은 지지 기판(745)과 접착층(742), 및 절연층(744) 등의 무기 절연막이 제공되지 않은 부분을 포함한다. 영역(P2)에서는, 배선(760)을 덮어 수지층(746)이 제공된다. 구부릴 수 있는 영역(P2)에 무기 절연막을 가능한 한 제공하지 않고, 또한 금속 또는 합금을 포함하는 도전층과 유기 재료를 포함하는 층만을 적층하면, 구부러졌을 때 크랙이 생기는 것을 방지할 수 있다. 영역(P2)에 지지 기판(745)을 제공하지 않으면, 표시 장치(700A)의 일부를 매우 작은 곡률 반경으로 구부릴 수 있다.
<입력 장치가 제공된 표시 장치의 구조예>
도 14, 도 15, 도 16, 또는 도 17에 도시한 표시 장치(700) 또는 표시 장치(700A)에 입력 장치를 제공하여도 좋다. 상기 입력 장치의 예에는 터치 센서가 포함된다.
예를 들어 센서에는 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 및 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 방식 중 2개 이상을 조합하여도 좋다.
터치 패널의 예에는 입력 장치가 한 쌍의 기판 사이에 제공된 인셀형 터치 패널, 입력 장치가 표시 장치(700) 위에 형성된 온셀형 터치 패널, 및 입력 장치가 표시 장치(700)에 접합된 아웃셀형 터치 패널이 포함된다.
본 실시형태에서 설명한 구조예 및 이들에 대응하는 도면 등 중 어느 것의 적어도 일부를 다른 구조예 및 이들에 대응하는 도면 등 중 어느 것과 적절히 조합하여 실시할 수 있다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 18의 (A) 내지 (C)를 참조하여 설명한다.
도 18의 (A)의 표시 장치는 화소부(502), 드라이버 회로부(504), 보호 회로(506), 및 단자부(507)를 포함한다. 또한 보호 회로(506)는 반드시 제공될 필요는 없다.
화소부(502) 또는 드라이버 회로부(504)에 포함되는 트랜지스터로서 본 발명의 일 형태의 트랜지스터를 사용할 수 있다. 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 사용하여도 좋다.
화소부(502)는 X행 Y열(X 및 Y는 독립적으로 2 이상의 자연수임)로 배치된 복수의 표시 소자를 구동시키는 복수의 화소 회로(501)를 포함한다.
드라이버 회로부(504)는 게이트선(GL_1 내지 GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a) 및 데이터선(DL_1 내지 DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 드라이버 회로를 포함한다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 포함한다. 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치를 사용하여 형성된다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
단자부(507)는 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 이미지 신호 등을 입력하기 위한 단자를 가지는 부분이다.
보호 회로(506)는, 이 보호 회로에 접속되는 배선에 일정한 범위 외의 전위가 인가되었을 때, 이 보호 회로에 접속되는 상기 배선과 다른 배선을 전기적으로 접속하는 회로이다. 도 18의 (A)의 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 게이트선(GL), 및 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL) 등의 배선들에 접속된다.
게이트 드라이버(504a) 및 소스 드라이버(504b)는 각각 화소부(502)가 제공된 기판 위에 제공되어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 드라이버 회로 기판)을 COG 또는 TAB(Tape Automated Bonding)에 의하여 화소부(502)가 제공된 기판 위에 실장하여도 좋다.
도 18의 (A)의 복수의 화소 회로(501)의 각각은, 예를 들어 도 18의 (B) 또는 (C)에 도시된 구조를 가질 수 있다.
도 18의 (B)에 도시된 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 및 전위 공급선(VL) 등이 접속된다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는 행마다 달라도 좋다.
도 18의 (C)에 도시된 화소 회로(501)는 트랜지스터(552), 트랜지스터(554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL_a), 및 전위 공급선(VL_b) 등이 접속된다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(VDD)가 공급되고, 다른 쪽에 저전원 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써 발광 소자(572)로부터 방출되는 광의 휘도가 제어된다.
본 실시형태에서 설명한 구조예 및 이들에 대응하는 도면 등 중 어느 것의 적어도 일부를 다른 구조예 및 이들에 대응하는 도면 등 중 어느 것과 적절히 조합하여 실시할 수 있다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는 화소로 표시되는 계조를 보정하기 위한 메모리를 포함하는 화소 회로와, 이 화소 회로를 포함하는 표시 장치에 대하여 설명한다. 실시형태 1에서 설명한 트랜지스터 중 어느 것을, 이하에서 설명하는 화소 회로에 사용되는 트랜지스터로서 사용할 수 있다.
[회로 구성]
도 19의 (A)는 화소 회로(400)의 회로도이다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 포함한다. 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)의 게이트는 배선(G1)에 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 한쪽은 배선(S1)에 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 용량 소자(C1)의 한쪽 전극에 접속된다. 트랜지스터(M2)의 게이트는 배선(G2)에 접속되고, 트랜지스터(M2)의 소스 및 드레인 중 한쪽은 배선(S2)에 접속되고, 트랜지스터(M2)의 소스 및 드레인 중 다른 쪽은 용량 소자(C1)의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함한다. 다양한 표시 소자를 사용할 수 있고, 대표적으로는 유기 EL 소자 또는 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS 소자를 사용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)가 접속되는 노드를 노드(N1)라고 하고, 트랜지스터(M2)와 회로(401)가 접속되는 노드를 노드(N2)라고 한다.
화소 회로(400)에서는 트랜지스터(M1)를 오프로 하면 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프로 하면 노드(N2)의 전위를 유지할 수 있다. 트랜지스터(M2)를 오프로 한 상태로 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변동에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서 트랜지스터(M1) 및 트랜지스터(M2) 중 한쪽 또는 양쪽으로서 실시형태 1의 산화물 반도체가 사용된 트랜지스터를 사용할 수 있다. 그러므로 오프 상태 전류가 매우 낮기 때문에 노드(N1) 또는 노드(N2)의 전위를 장기간 유지할 수 있다. 또한 각 노드의 전위를 단기간 유지하는 경우(구체적으로는 예를 들어 프레임 주파수가 30Hz 이상인 경우)에는 실리콘 등의 반도체를 사용한 트랜지스터를 사용하여도 좋다.
[구동 방법예]
이어서, 도 19의 (B)를 참조하여 화소 회로(400)의 동작 방법의 일례를 설명한다. 도 19의 (B)는 화소 회로(400)의 동작을 나타내는 타이밍 차트이다. 또한 설명을 간단하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터 및 배선 등의 기생 용량, 그리고 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 19의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
<기간 T1>
기간 T1에서는, 배선(G1) 및 배선(G2)에 트랜지스터를 온으로 하는 전위를 공급한다. 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 공급된다. 노드(N2)에는 트랜지스터(M2)를 통하여 제 1 데이터 전위(Vw)가 공급된다. 따라서 용량 소자(C1)에는 전위차(Vw-Vref)가 유지된다.
<기간 T2>
이어서, 기간 T2에서는, 배선(G1)에 트랜지스터(M1)를 온으로 하는 전위를 공급하고, 배선(G2)에 트랜지스터(M2)를 오프로 하는 전위를 공급한다. 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)에는 소정의 정전위가 공급되어도 좋고, 또는 배선(S2)을 부유 상태로 하여도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 제 2 데이터 전위(Vdata)가 공급된다. 이때 용량 소자(C1)에 의한 용량 결합에 의하여 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼만 변화된다. 즉 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 도 19의 (B)에서는 전위(dV)는 양의 값이지만, 전위(dV)는 음의 값이어도 좋다. 바꿔 말하면 제 2 데이터 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 대체로 용량 소자(C1)의 용량값과 회로(401)의 용량값에 의하여 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 훨씬 높은 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까워진다.
상술한 바와 같이, 화소 회로(400)는 2종류의 데이터 신호를 조합하여, 표시 소자를 포함한 회로(401)에 공급하는 전위를 생성할 수 있으므로, 화소 회로(400) 내에서 계조를 보정할 수 있다.
화소 회로(400)는 배선(S1) 및 배선(S2)에 접속되는 소스 드라이버가 공급 가능한 최대 전위를 넘는 전위를 생성할 수도 있다. 예를 들어 발광 소자를 사용하는 경우에는 하이 다이내믹 레인지(HDR) 표시 등을 수행할 수 있다. 액정 소자를 사용하는 경우에는 오버드라이빙 등을 수행할 수 있다.
[적용예]
<액정 소자를 사용한 예>
도 19의 (C)에 도시된 화소 회로(400LC)는 회로(401LC)를 포함한다. 회로(401LC)는 액정 소자(LC) 및 용량 소자(C2)를 포함한다.
액정 소자(LC)의 한쪽 전극은 노드(N2) 및 용량 소자(C2)의 한쪽 전극과 접속되고, 액정 소자(LC)의 다른 쪽 전극은 전위(Vcom2)가 공급되는 배선과 접속된다. 용량 소자(C2)의 다른 쪽 전극은 전위(Vcom1)가 공급되는 배선과 접속된다.
용량 소자(C2)는 유지 용량 소자로서 기능한다. 또한 용량 소자(C2)는 반드시 제공될 필요는 없다.
화소 회로(400LC)에서는 액정 소자(LC)에 높은 전압을 공급할 수 있으므로 예를 들어 오버드라이빙에 의한 고속 표시, 또는 구동 전압이 높은 액정 재료의 사용 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써, 동작 온도 또는 액정 소자(LC)의 열화의 정도 등에 따라 계조를 보정할 수 있다.
<발광 소자를 사용한 예>
도 19의 (D)에 도시된 화소 회로(400EL)는 회로(401EL)를 포함한다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 포함한다.
트랜지스터(M3)의 게이트는 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 트랜지스터(M3)의 소스 및 드레인 중 한쪽은 전위(VH)가 공급되는 배선에 접속되고, 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽은 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)의 다른 쪽 전극은 전위(Vcom)가 공급되는 배선에 접속된다. 발광 소자(EL)의 다른 쪽 전극은 전위(VL)가 공급되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급하는 전류를 제어하는 기능을 가진다. 용량 소자(C2)는 유지 용량 소자로서 기능한다. 용량 소자(C2)는 반드시 제공될 필요는 없다.
여기서는 발광 소자(EL)의 애노드 측에 트랜지스터(M3)가 접속되어 있지만, 캐소드 측에 트랜지스터(M3)가 접속되어도 좋다. 이 경우에는 전위(VH) 및 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)에서는 트랜지스터(M3)의 게이트에 높은 전위를 공급함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에, HDR 표시 등을 수행할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3) 또는 발광 소자(EL)의 전기적 특성의 편차를 보정할 수도 있다.
또한 도 19의 (C) 및 (D)에 도시된 회로에 한정되지 않고, 트랜지스터 또는 용량 소자 등을 추가하여도 좋다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 20의 (A)의 표시 모듈(6000)에는, 상부 커버(6001)와 하부 커버(6002) 사이에, FPC(6005)에 접속된 표시 장치(6006), 프레임(6009), 인쇄 회로 기판(6010), 및 배터리(6011)가 제공되어 있다.
예를 들어 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)로서 사용할 수 있다. 표시 장치(6006)에 의하여, 소비전력이 매우 낮은 표시 모듈을 제작할 수 있다.
상부 커버(6001) 및 하부 커버(6002)의 형상 및 크기는, 표시 장치(6006)의 크기에 따라 적절히 변경될 수 있다.
표시 장치(6006)는 터치 패널로서 기능하여도 좋다.
프레임(6009)은 예를 들어, 표시 장치(6006)를 보호하고, 인쇄 회로 기판(6010)의 동작에 의하여 발생되는 전자기파를 차단하는 기능, 또는 방열판으로서의 기능을 가져도 좋다.
인쇄 회로 기판(6010)은 전원 회로, 영상 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 및 배터리 제어 회로 등을 포함한다.
도 20의 (B)는 광학식 터치 센서를 가지는 표시 모듈(6000)의 단면 모식도이다.
표시 모듈(6000)은 인쇄 회로 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 포함한다. 상부 커버(6001) 및 하부 커버(6002)로 둘러싸인 영역에는 한 쌍의 도광부(도광부(6017a) 및 도광부(6017b))가 제공되어 있다.
표시 장치(6006)는 프레임(6009)을 개재하여 인쇄 회로 기판(6010) 및 배터리(6011)와 중첩된다. 표시 장치(6006) 및 프레임(6009)은 도광부(6017a) 및 도광부(6017b)에 고정되어 있다.
발광부(6015)로부터 방출된 광(6018)은, 도광부(6017a)를 통하여 표시 장치(6006) 위를 이동하고, 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락 또는 스타일러스 등의 검지 대상에 의한 광(6018)의 차단을 터치 동작으로서 검출할 수 있다.
복수의 발광부(6015)는 예를 들어, 표시 장치(6006)의 인접한 2변을 따라 제공된다. 복수의 수광부(6016)는 발광부(6015)와 대향하도록 제공된다. 따라서, 터치 동작의 위치에 관한 정보를 얻을 수 있다.
발광부(6015)로서는 LED 소자 등의 광원을 사용할 수 있다. 특히 적외선을 방출하는 광원을 사용하는 것이 바람직하다. 수광부(6016)로서는 발광부(6015)에 의하여 방출되는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 적외선을 받을 수 있는 포토다이오드를 바람직하게 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a 및 6017b)를 사용함으로써, 발광부(6015) 및 수광부(6016)를 표시 장치(6006) 아래에 배치할 수 있고, 수광부(6016)에 도달한 외광으로 인한 터치 센서의 오동작을 방지할 수 있다. 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하는 것이 특히 바람직하다. 이는 터치 센서의 오동작을 억제하는 데 더 효과적이다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 표시 장치를 사용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 21의 (A)의 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 포함한다. 표시부(6502)는 터치 패널 기능을 가진다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다.
도 21의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 모식도이다.
하우징(6501)의 표시면 측에는 투광성을 가지는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 인쇄 회로 기판(6517), 및 배터리(6518) 등이 제공된다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시되지 않은 접착층에 의하여 고정되어 있다.
표시부(6502)의 외측의 영역에서 표시 패널(6511)의 일부가 구부러져 있다. 이 구부러진 부분에 FPC(6515)가 접속된다. FPC(6515)에는 IC(6516)가 실장되어 있다. FPC(6515)는 인쇄 회로 기판(6517)에 제공된 단자에 접속된다.
표시 패널(6511)로서는 본 발명의 일 형태의 플렉시블 디스플레이 패널을 사용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 늘리지 않고 대용량 배터리(6518)를 제공할 수 있다. 또한 표시 패널(6511)의 일부를 구부려 화소부의 이면에 FPC(6515)와의 접속부를 제공함으로써 베젤이 좁은 전자 기기를 얻을 수 있다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작된 표시 장치를 각각 포함한 전자 기기에 대하여 설명한다.
이하에서 설명하는 전자 기기에는 각각, 표시부에 본 발명의 일 형태의 표시 장치가 제공된다. 그러므로 상기 전자 기기는 고해상도를 실현한다. 또한 상기 전자 기기는 고해상도와 대화면의 모두를 실현할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부는 예를 들어, 풀 HD, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 가지는 이미지를 표시할 수 있다.
전자 기기의 예에는, 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터, 디지털 사이니지, 파칭코기, 및 게임기 등 비교적 큰 화면을 가지는 전자 기기; 디지털 카메라; 디지털 비디오 카메라; 디지털 액자; 휴대 전화기; 휴대용 게임기; 휴대 정보 단말기; 및 음향 재생 장치 등이 포함된다.
본 발명의 일 형태가 사용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽 표면, 혹은 자동차의 내장 또는 외장 표면 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 22의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착되어 있다.
또한 카메라(8000)의 하우징에 렌즈(8006)가 포함되어 있어도 좋다.
촬상은 카메라(8000)의 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 수행할 수 있다.
하우징(8001)은 전극을 포함하는 마운트를 포함하므로, 파인더(8100) 또는 스트로보스코프 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)에서는 카메라(8000)로부터 수신한 이미지 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼 등으로서 기능한다.
본 발명의 일 형태의 표시 장치를 카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 사용할 수 있다. 또한 파인더가 카메라(8000)에 포함되어도 좋다.
도 22의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여, 이미지 데이터를 수신하고 그것을 표시부(8204)에 표시한다. 본체(8203)는 카메라를 포함하고, 사용자의 안구 또는 눈꺼풀의 움직임을 입력 수단으로서 사용할 수 있다.
장착부(8201)는 사용자의 시선을 인식하기 위하여 사용자와 접촉되는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극을 포함하여도 좋다. 장착부(8201)는 상기 전극을 흐르는 전류를 사용하여 사용자의 맥박을 모니터하는 기능을 가져도 좋다. 장착부(8201)는 온도 센서, 압력 센서, 및 가속도 센서 등의 센서를 포함하여도 좋고, 이로써 사용자의 생체 정보를 표시부(8204)에 표시하거나, 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 이미지를 변화시킬 수 있다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다.
도 22의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 고정 밴드(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 볼 수 있다. 표시부(8302)는 만곡되어 있으면, 사용자가 이미지에 대하여 높은 현장감을 느낄 수 있어 바람직하다. 표시부(8302)의 다른 영역에 표시된 다른 이미지를 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시 등을 수행할 수 있다. 또한 표시부(8302)의 개수는 하나에 한정되지 않고, 사용자의 각 눈에 표시부(8302)를 제공하여도 좋다.
표시부(8302)에 본 발명의 일 형태의 표시 장치를 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치는, 해상도가 매우 높기 때문에, 도 22의 (E)에 도시된 바와 같이, 렌즈(8305)를 사용하여 이미지를 확대하여도 사용자에게 화소가 인식되지 않아, 더 현실적인 이미지를 표시할 수 있다.
도 23의 (A) 내지 (G)에 도시된 전자 기기는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함한다.
도 23의 (A) 내지 (G)에 도시된 전자 기기는, 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 및 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 이 프로그램 또는 데이터를 처리하는 기능 등, 다양한 기능을 가진다. 또한 전자 기기는 상기에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 각각 복수의 표시부를 포함하여도 좋다. 전자 기기에는 각각 카메라 등이 제공되고, 정지 화상 또는 동영상을 촬영하는 기능, 촬영된 이미지들을 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 및 촬영된 이미지를 표시부에 표시하는 기능 등을 가져도 좋다.
도 23의 (A) 내지 (G)의 전자 기기에 대하여 이하에서 자세히 설명한다.
도 23의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어, 50인치 이상 또는 100인치 이상으로 화면 사이즈가 큰 표시부(9001)를 포함할 수 있다.
도 23의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 스피커(9003), 접속 단자(9006), 또는 센서(9007) 등을 포함하여도 좋다. 휴대 정보 단말기(9101)는 문자 및 이미지 정보를 그 복수의 면에 표시할 수 있다. 도 23의 (B)에서는 3개의 아이콘(9050)이 표시되어 있다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는 전자 메일, SNS 메시지, 또는 전화의 착신의 알림, 전자 메일 또는 SNS 메시지 등의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 23의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 및 정보(9054)가 다른 면에 표시되어 있다. 예를 들어 휴대 정보 단말기(9102)의 사용자는, 자신의 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있도록 표시된 정보(9053)를 확인할 수 있다. 따라서 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 23의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트 워치로서 사용할 수 있다. 표시부(9001)의 표시면이 구부러져 있고, 구부러진 표시면에 이미지를 표시할 수 있다. 또한 예를 들어 휴대 정보 단말기(9200)와 무선 통신 가능한 헤드세트 간의 상호 통신을 수행할 수 있으므로, 핸즈프리로 통화할 수 있다. 휴대 정보 단말기(9200)의 접속 단자(9006)에 의하여, 다른 정보 단말기와의 상호 데이터 전송(傳送) 및 충전을 할 수 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 20의 (E), (F), 및 (G)는 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 23의 (E)는 펼친 휴대 정보 단말기(9201)를 도시한 사시도이다. 도 23의 (G)는 접은 휴대 정보 단말기(9201)를 도시한 사시도이다. 도 23의 (F)는 도 23의 (E) 및 (G)의 상태 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 휴대 정보 단말기(9201)를 도시한 사시도이다. 휴대 정보 단말기(9201)는 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역의 일람성이 높다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 예를 들어 표시부(9001)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 24의 (A)는 텔레비전 장치의 예를 도시한 것이다. 텔레비전 장치(7100)에서는 하우징(7101)에 표시부(7500)가 포함된다. 여기서 하우징(7101)은 스탠드(7103)에 의하여 지지되어 있다.
도 24의 (A)에 도시된 텔레비전 장치(7100)는 하우징(7101)에 제공된 조작 스위치 또는 독립된 리모트 컨트롤러(7111)로 조작할 수 있다. 또는 터치 패널을 터치함으로써 텔레비전 장치(7100)를 조작할 수 있도록, 표시부(7500)에 터치 패널을 사용하여도 좋다. 리모트 컨트롤러(7111)에는 조작 버튼에 더하여, 표시부가 제공되어도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기, 및 네트워크 접속을 위한 통신 장치를 포함하여도 좋다.
도 24의 (B)는 노트북형 퍼스널 컴퓨터(7200)를 도시한 것이다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 및 외부 접속 포트(7214) 등을 포함한다. 하우징(7211)에는 표시부(7500)가 포함된다.
도 24의 (C) 및 (D)에 디지털 사이니지의 일례를 도시하였다.
도 24의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 포함한다. 디지털 사이니지(7300)는 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 및 마이크로폰 등도 포함할 수 있다.
도 24의 (D)는 원통형의 기둥(7401)에 실장된 디지털 사이니지(7400)를 도시한 것이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 포함한다.
표시부(7500)가 넓을수록 한 번에 더 많은 양의 정보를 제공할 수 있고 더 눈에 띄기 쉽기 때문에, 예를 들어 선전 효과를 높일 수 있다.
표시부(7500)에 터치 패널을 사용하면, 사용자가 디지털 사이니지(7300) 또는 디지털 사이니지(7400)를 조작할 수 있어 바람직하다. 이로써 디지털 사이니지(7300) 또는 디지털 사이니지(7400)를 광고뿐만 아니라, 노선 정보, 교통 정보, 및 상업 시설의 안내도 등, 사용자가 요구하는 정보를 제공하기 위하여 사용할 수도 있다.
또한 도 24의 (C) 및 (D)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자의 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연동하는 것이 바람직하다. 예를 들어 표시부(7500)에 표시되는 광고를 정보 단말기(7311)의 화면에도 표시하거나, 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)가, 정보 단말기(7311)를 조작 수단(컨트롤러)으로 사용하는 게임을 실행하도록 할 수 있다. 따라서 불특정 다수인이 동시에 게임에 참가하고 즐길 수 있다.
도 24의 (A) 및 (D)의 표시부(7500)의 각각에 본 발명의 일 형태의 표시 장치를 사용할 수 있다.
본 실시형태의 전자 기기는 각각 표시부를 포함하지만, 표시부가 없는 전자 기기에도 본 발명의 일 형태를 사용할 수 있다.
본 실시형태의 적어도 일부를 본 명세서에서 설명된 다른 실시형태 중 어느 것과 적절히 조합하여 실시할 수 있다.
(실시예 1)
이하에서는 구조가 상이한 반도체층을 가지도록 제작한 트랜지스터들의 전기적 특성 및 신뢰성을 평가한 결과에 대하여 설명한다.
[시료의 제작]
제작한 트랜지스터들의 구조에 대해서는 실시형태 1에서 설명한 트랜지스터(100)를 참조할 수 있다. 또한 여기서는 백 게이트 전극을 포함하는 트랜지스터(100A)와 같은 단계를 거쳐 트랜지스터(100)를 제작하였다.
먼저, 유리 기판 위에 두께 약 100nm의 텅스텐막을 스퍼터링법에 의하여 형성하고, 이 텅스텐막을 가공하여 제 1 게이트 전극을 형성하였다. 그리고 제 1 게이트 절연층으로서 두께 약 240nm의 제 1 질화 실리콘막, 두께 약 60nm의 제 2 질화 실리콘막, 및 두께 약 3nm의 산화질화 실리콘막을 PECVD법에 의하여 적층하였다.
제 1 질화 실리콘막은 실레인 가스, 질소 가스, 및 암모니아 가스의 유량을 각각 290sccm, 2000sccm, 및 2000sccm로 하고, 압력을 200Pa로 하고, 증착 전력을 3000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
제 2 질화 실리콘막은 실레인 가스, 질소 가스, 및 암모니아 가스의 유량을 각각 200sccm, 2000sccm, 및 100sccm로 하고, 압력을 100Pa로 하고, 증착 전력을 2000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
산화질화 실리콘막은 실레인 가스 및 일산화 이질소 가스의 유량을 각각 20sccm 및 3000sccm로 하고, 압력을 40Pa로 하고, 증착 전력을 3000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
이어서, 제 1 게이트 절연층 위에 두께 약 30nm의 금속 산화물막을 형성하고, 이 금속 산화물막을 가공하여 반도체층을 형성하였다. 여기서 상이한 증착 조건에서 형성된 금속 산화물막들을 포함하는 5개의 시료(시료 A1 내지 시료 A5)를 제작하였다.
시료 A1의 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=5:1:6이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 2%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
시료 A2의 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=4:2:3이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 10%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
시료 A3의 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 30%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
시료 A4의 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=1:3:4가 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 10%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
시료 A5는 제 1 금속 산화물막 및 제 2 금속 산화물막의 적층을 포함하는 것이다. 우선 제 1 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1이 되고 두께가 약 25nm가 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 이어서 제 2 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=5:1:6이 되고 두께가 약 5nm가 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 제 1 금속 산화물막의 형성 시에는 30%로, 제 2 금속 산화물막의 형성 시에는 2%로 하였다. 제 1 금속 산화물막 및 제 2 금속 산화물막은 기판을 가열하지 않고 형성하였다.
반도체층의 형성 후, 질소 가스 분위기에서 350℃, 1시간의 가열 처리를 수행하고, 그 후 질소 가스와 산소 가스의 혼합 분위기에서 350℃, 1시간의 가열 처리를 더 수행하였다.
이어서, 제 2 게이트 절연층으로서, 두께 약 5nm의 제 1 산화질화 실리콘막, 두께 약 140nm의 제 2 산화질화 실리콘막, 및 두께 약 5nm의 제 3 산화질화 실리콘막을 PECVD법에 의하여 형성하였다.
제 1 산화질화 실리콘막은 실레인 가스 및 일산화 이질소 가스의 유량을 각각 24sccm 및 18000sccm로 하고, 압력을 200Pa로 하고, 증착 전력을 130W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
제 2 산화질화 실리콘막은 실레인 가스 및 일산화 이질소 가스의 유량을 각각 200sccm 및 4000sccm로 하고, 압력을 300Pa로 하고, 증착 전력을 750W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
제 3 산화질화 실리콘막은 실레인 가스 및 일산화 이질소 가스의 유량을 각각 20sccm 및 3000sccm로 하고, 압력을 40Pa로 하고, 증착 전력을 500W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
이어서, 제 2 게이트 절연층 위에 스퍼터링법에 의하여 두께 약 20nm의 금속 산화물막을 형성하였다. 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=4:2:3이 되도록, 금속 산화물 타깃을 사용하여, 산소를 포함하는 분위기에서 형성하였다. 그 후, 질소를 포함하는 분위기에서 350℃, 1시간의 가열 처리를 수행하였다.
이어서, 금속 산화물막 위에 두께 약 100nm의 몰리브데넘막을 스퍼터링법에 의하여 형성하였다. 그 후, 몰리브데넘막의 일부 및 금속 산화물막의 일부를 에칭에 의하여 제거하여, 제 2 게이트 전극 및 금속 산화물층을 형성하였다.
이어서, 제 2 게이트 전극을 마스크로서 사용하여, 불순물 원소로서 붕소를 첨가하였다. 불순물의 첨가에는 플라스마 이온 도핑 장치를 사용하였다. 붕소를 공급하기 위한 가스로서는 B2H6 가스를 사용하였다.
이어서, 트랜지스터를 덮는 보호 절연층으로서 두께 약 300nm의 산화질화 실리콘막을 PECVD법에 의하여 형성하였다. 그 후, 보호 절연층 및 제 2 게이트 절연층을 부분적으로 에칭함으로써 개구를 형성하고, 몰리브데넘막을 스퍼터링법에 의하여 형성하고 가공하여 소스 전극 및 드레인 전극을 형성하였다. 그 후, 평탄화층으로서 두께 약 1.5μm의 아크릴막을 형성하고, 질소 분위기에서 250℃, 1시간의 가열 처리를 수행하였다.
상술한 단계를 거쳐, 유리 기판 위에 형성된 트랜지스터들을 포함하는 시료 A1 내지 시료 A5를 얻었다.
[트랜지스터의 Id-Vg 특성]
다음으로 제작된 트랜지스터의 Id-Vg 특성을 측정하였다.
트랜지스터의 Id-Vg 특성은 이하의 조건에서 측정하였다. 게이트 전극에 인가하는 전압(이하 게이트 전압(Vg)이라고도 함)은 -15V부터 +20V까지 0.25V씩 변화시켰다. 소스 전극에 인가하는 전압(이하 소스 전압(Vs)이라고도 함)은 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하 드레인 전압(Vd)이라고도 함)은 0.1V 또는 10V로 하였다.
측정된 트랜지스터는 각각 설계 채널 길이 3μm, 설계 채널 폭 50μm의 싱글 게이트 구조를 가지는 것으로 하였다. 평가된 트랜지스터의 개수는 각 시료마다 20개로 하였다.
[신뢰성 평가]
다음으로 트랜지스터의 신뢰성을 평가하기 위하여 GBT 시험을 수행하였다. GBT 시험에서는 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 소스 및 드레인에 인가하는 전압을 0V로 하고, 게이트에 인가하는 전압을 20V 또는 -20V로 하고, 이 상태를 1시간 동안 유지하였다. 여기서는 특히, PBTS 시험 및 NBTIS 시험에 대하여 설명한다. 또한 NBTIS 시험에서는 약 10000lx의 백색 LED 광을 시료에 조사하였다.
[결과 1]
도 25의 (A) 내지 (D)에는 측정된 트랜지스터의 Id-Vg 특성을 나타내었다. 각 그래프에는 드레인 전압(Vd)이 상이한 2개의 Id-Vg 특성, 및 Vd=10V인 경우의 Id-Vg 특성에서 산출한 전계 효과 이동도(μFE)를 나타내었다.
도 25의 (A) 내지 (D)는 시료(Sample) A1, 시료 A2, 시료 A3, 및 시료 A4의 Id-Vg 특성을 나타낸 것이다. 도면 및 이하의 설명에서, 각 시료에 포함되는 금속 산화물막의 조성은 간단하게, 예를 들어 IGZO(516)라고 표기한다.
도 25의 (A) 내지 (D)에 나타내어진 바와 같이, 같은 Vg일 때 흐르는 온 상태 전류의 양은 시료 A1이 가장 크고, 그 다음으로 시료 A2, 시료 A3, 및 시료 A4의 순서이다. 이는 In의 함유율에 관련되는 것으로 생각된다. 또한 시료 A4의 전기적 특성의 편차는 다른 시료들보다 크다.
도 25의 (E)는 PBTS 시험 및 NBTIS 시험 후의 시료 A1 내지 시료 A4의 문턱 전압(ΔVth)의 변동량을 나타낸 것이다. 도 25의 (E)에 나타내어진 바와 같이, 반도체층의 조성에 따라 ΔVth는 차이가 난다.
PBTS 시험에 착안하면, 문턱 전압의 변동량은 시료 A1이 가장 작고(즉 시료 A1이 신뢰성이 양호하고), 그 다음으로 시료 A2, 시료 A3, 및 시료 A4의 순서이다. 특히 시료 A4의 문턱 전압의 변동량은 다른 시료들보다 상당히 크다.
한편 NBTIS 시험에 착안하면, 시료 A1의 문턱 전압의 변동량은 다른 시료들보다 약간 크나, 문턱 전압의 변동량은 어느 시료도 2V 이하이고, 이는 시료들이 양호한 신뢰성을 가지는 것을 뜻한다.
상기 결과에 의하여, 반도체층으로서 사용되는 금속 산화물막에서의 갈륨의 함유량이 작을수록 트랜지스터의 신뢰성을 높일 수 있는 것이 확인되었다. 특히 상기 결과에 의하여, 갈륨의 함유량이 작은 금속 산화물막을 사용함으로써 PBTS 시험에서의 문턱 전압의 변동량을 저감할 수 있는 것이 확인되었다. 또한 인듐의 함유량 및 아연의 함유량이 갈륨의 함유량보다 큰 금속 산화물막을 사용함으로써 높은 전계 효과 이동도와 높은 신뢰성을 겸비한 트랜지스터를 제공할 수 있는 것을 알 수 있다.
[결과 2]
도 26의 (A)에 시료 A5의 Id-Vg 특성을 나타내었다. 상술한 바와 같이, 시료 A5의 트랜지스터의 반도체층은 제 1 금속 산화물막(IGZO(111)) 위에 제 2 금속 산화물막(IGZO(516))이 적층된 적층막이다.
도 26의 (A)에 나타내어진 바와 같이, 시료 A5는 시료 A1(IGZO(516))보다 편차가 작아 전기적 특성이 양호한 것이 확인된다. 또한 시료 A5는 시료 A3(IGZO(111))보다 온 상태 전류 및 전계 효과 이동도가 높은 것이 확인된다.
도 26의 (B)는 신뢰성 시험 후의 시료 A5의 ΔVth를 나타낸 것이다. 여기서는 비교를 위하여 시료 A1 및 시료 A3의 결과도 나타내었다.
PBTS 시험에 착안하면, 시료 A5의 문턱 전압의 변동량은 시료 A1보다 작다. NBTIS 시험에서는, 시료 A5의 문턱 전압의 변동량이 시료 A3보다 작다. 즉 시료 A5는 금속 산화물막을 단막으로 포함하는 시료들보다 신뢰성이 훨씬 높은 것이 밝혀졌다.
여기서 PBTS 시험에서의 문턱 전압 변동의 한 요인으로서 게이트 절연층과 반도체층의 계면 또는 계면 근방에서의 결함 준위가 생각된다. 따라서 도 26의 (B)의 결과에 의하여, 게이트 절연층 측에 인듐의 함유율이 갈륨의 함유율보다 높은 금속 산화물막을 제공함으로써, 게이트 절연층과 반도체층의 계면 또는 계면 근방에서의 결함 준위를 저감할 수 있는 것이 시사된다.
NBTIS 시험에서의 문턱 전압 변동의 한 요인으로서 반도체층 중의 산소 결손에 기인하는 결함 준위가 생각된다. 따라서 도 26의 (B)의 결과에 의하여, 게이트 절연층과 접하는 제 2 금속 산화물막 위에, 제 2 금속 산화물막보다 갈륨의 함유량이 높은 제 1 금속 산화물막을 적층함으로써 이러한 결함 준위의 밀도를 저감할 수 있는 것이 시사된다. 또한 갈륨은 인듐 및 아연과 비교하여 산소와 결합되기 쉬운 것을 감안하면, 갈륨을 비교적 많이 포함하는 제 1 금속 산화물막에서는 산소 결손이 생기기 어려운 것으로 생각된다.
시료 A5에서, 갈륨의 함유율이 낮으며 산소 결손이 비교적 생기기 쉬운 제 2 금속 산화물막은 제 1 금속 산화물막보다 충분히 얇고, 가열 처리에 의하여 게이트 절연층으로부터 충분한 양의 산소가 제 2 금속 산화물막에 공급되어 있다. 결과적으로, 반도체층 전체에서 산소 결손의 수가 충분히 감소되어, 도 26의 (A)와 같이 편차가 작고 양호한 트랜지스터 특성이 얻어지는 것으로 생각된다.
상기 결과에 의하여, 게이트 절연층과 접하며 인듐의 함유율이 갈륨의 함유율보다 높은 제 2 금속 산화물막과, 제 2 금속 산화물막보다 두꺼우며 갈륨의 함유율이 높은 제 1 금속 산화물막이 적층된 반도체층을 사용함으로써, 전기적 특성이 매우 양호하며 신뢰성이 매우 높은 트랜지스터를 제공할 수 있는 것을 확인하였다.
(실시예 2)
본 실시예에서는 절연층 위에 금속 산화물층을 상이한 증착 조건에서 형성한 시료들을 제작하고, TDS(thermal desorption spectrometry) 분석에 의하여 절연층으로부터 방출되는 산소 및 아르곤의 양을 측정한 결과에 대하여 설명한다.
[시료의 제작]
우선, 유리 기판 위에 절연층으로서, 실시예 1에서 설명한 제 2 게이트 절연층과 같은 조건에서 PECVD법에 의하여 두께 약 5nm의 제 1 산화질화 실리콘막, 두께 약 130nm의 제 2 산화질화 실리콘막, 및 두께 약 5nm의 제 3 산화질화 실리콘막을 형성하였다.
이어서, 질소 분위기에서 370℃, 1시간의 가열 처리를 수행하였다.
다음으로 절연층 위에 스퍼터링법에 의하여 두께 약 20nm의 금속 산화물막을 형성하였다. 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용하여 형성하였다.
여기서는, 금속 산화물막의 형성 시에 상이한 성막 가스를 사용하여 5개의 시료들(시료 B1 내지 시료 B5)을 제작하였다.
시료 B1 내지 시료 B4는 각각 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하여 형성하였다. 시료 B1은 성막 가스의 총유량에 대한 산소 가스의 유량의 비율(이하 유량비라고 함)을 10%로 하여 형성하였다. 시료 B2는 산소 가스의 유량비를 30%로 하여 형성하였다. 시료 B3은 산소 가스의 유량비를 50%로 하여 형성하였다. 시료 B4는 산소 가스의 유량비를 70%로 하여 형성하였다. 시료 B5는 성막 가스로서 산소 가스만을 사용하여, 즉 산소 가스의 유량비를 100%로 하여 형성하였다.
이어서, 각 시료에 대하여 산소 가스와 질소 가스의 혼합 분위기에서 370℃, 1시간의 가열 처리를 수행하였다.
그 후, 각 시료의 금속 산화물막을 웨트 에칭법에 의하여 제거하였다.
상술한 단계를 거쳐 시료 B1 내지 시료 B5를 제작하였다.
[TDS 분석]
시료 B1 내지 시료 B5에 대하여 TDS 분석을 수행하였다. TDS 분석은 30℃/min의 승온 속도로 수행하였다.
도 27은 시료들의 TDS 분석 결과를 나타낸 것이다. 도 27에는, 산소 분자에 상당하는 질량 전하비(M/z) 32의 결과 및 아르곤에 상당하는 질량 전하비 40의 결과를 나타내었다. 가로축은 기판 온도(Sub. Temp.)를 나타내고, 세로축은 검출 강도(Intensity)를 나타낸다.
도 27에 나타내어진 바와 같이, 각 시료에서 산소 분자의 방출은 온도가 약 150℃ 내지 300℃인 범위에서 현저하고, 온도가 200℃ 내지 250℃인 범위에 피크가 있다. 또한 금속 산화물막 형성 시의 산소 유량비가 높을수록 절연층으로부터 방출되는 산소의 양이 많아지는 것이 확인된다.
한편 아르곤의 방출은 온도가 약 250℃ 내지 450℃인 범위에서 현저하고, 온도가 350℃ 내지 400℃인 범위에 피크가 있다. 또한 금속 산화물막 형성 시에 산소 유량비가 높을수록 방출되는 아르곤의 양은 적어지는 경향이 있는 것이 확인된다. 특히 산소 유량비 100%에서는 아르곤의 방출이 거의 관찰되지 않고, 이는 TDS 분석에서의 아르곤의 방출은 금속 산화물막의 성막 가스에 기인하는 것을 시사한다.
도 28의 (A) 및 (B)는 도 27의 TDS 분석 결과에서 산출한 산소 분자의 방출량 및 아르곤의 방출량(desorption)의 정량값을 나타낸 것이다.
도 28의 (A)에서, 금속 산화물막 형성 시의 산소 유량비가 높을수록 절연층으로부터 방출되는 산소 분자의 양이 많아지는 것이 확인된다. 바꿔 말하면 상기 절연층을 제 2 게이트 절연층으로서 사용한 경우, 금속 산화물막 형성 시의 산소 유량이 높을수록, 반도체층에 더 많은 산소를 공급할 수 있는 것이 확인된다.
도 28의 (B)에서, 절연층으로부터 방출되는 아르곤의 양도 금속 산화물막 형성 시의 산소 유량비에 의하여 제어할 수 있는 것이 확인된다.
(실시예 3)
본 실시예에서는 절연막 및 금속 산화물막의 적층 구조를 각각 가지는 시료들(시료 C1 내지 시료 C4)을 제작하고, 절연막에 대한 금속 산화물막 형성의 영향을 평가하였다.
[시료의 제작]
우선, 석영 기판 위에 두께 약 50nm의 제 1 질화 실리콘막, 두께 약 200nm의 제 2 질화 실리콘막, 두께 약 50nm의 제 3 질화 실리콘막, 및 두께 약 3nm의 산화질화 실리콘막을 PECVD법에 의하여 적층하였다.
제 1 질화 실리콘막은 실레인 가스, 질소 가스, 및 암모니아 가스의 유량을 각각 200sccm, 2000sccm, 및 100sccm로 하고, 압력을 100Pa로 하고, 증착 전력을 2000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
제 2 질화 실리콘막은 실레인 가스, 질소 가스, 및 암모니아 가스의 유량을 각각 290sccm, 2000sccm, 및 2000sccm로 하고, 압력을 200Pa로 하고, 증착 전력을 3000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
제 3 질화 실리콘막은 실레인 가스, 질소 가스, 및 암모니아 가스의 유량을 각각 200sccm, 2000sccm, 및 100sccm로 하고, 압력을 100Pa로 하고, 증착 전력을 2000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
산화질화 실리콘막은 실레인 가스 및 일산화 이질소 가스의 유량을 각각 20sccm 및 3000sccm로 하고, 압력을 40Pa로 하고, 증착 전력을 3000W로 하고, 기판 온도를 350℃로 한 조건에서 형성하였다.
이어서, 산화질화 실리콘막 위에 두께 약 30nm의 금속 산화물막을 형성하였다. 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=4:2:4.1인 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 10%로 하였다. 금속 산화물막은 압력을 0.6Pa로, 전력을 2.5kW로 하고, 기판은 가열하지 않는 조건에서 형성하였다.
이어서, 가열 처리를 수행하였다. 시료 C2에 대해서는 질소 가스 분위기에서 350℃, 1시간의 가열 처리를 실시한 후, 질소 가스와 산소 가스의 혼합 분위기에서 350℃, 1시간의 가열 처리를 더 실시하였다. 시료 C3에 대해서는 질소 가스 분위기에서 370℃, 1시간의 가열 처리를 실시한 후, 질소 가스와 산소 가스의 혼합 분위기에서 370℃, 1시간의 가열 처리를 더 실시하였다. 시료 C4에 대해서는 질소 가스 분위기에서 400℃, 1시간의 가열 처리를 실시한 후, 질소 가스와 산소 가스의 혼합 분위기에서 400℃, 1시간의 가열 처리를 더 실시하였다. 시료 C1에 대해서는 가열 처리를 실시하지 않았다. 또한 상기 혼합 분위기의 체적비를 질소 가스:산소 가스=4:1로 하였다.
[ESR 측정]
다음으로 시료 C1 내지 시료 C4를 전자 스핀 공명(ESR)에 의하여 평가하였다.
ESR 측정에서는 측정 온도를 85K로 하고, 9.2GHz의 고주파 전력(마이크로파 전력)을 10mW로 하고, 자기장의 방향은 각 시료의 막 표면과 평행으로 하였다. 검출 하한은 3.5×1017spins/cm3이었다.
도 29의 (A)는 시료 C1 내지 시료 C4의 ESR 스펙트럼을 나타낸 것이다. 도 29의 (A)에서 가로축은 g값(g-factor)을 나타내고, 세로축은 ESR 시그널 강도(ESR signal intensity)를 나타낸다. 도 29의 (A)에 나타내어진 바와 같이, 시료 C1에서는 시그널이 관찰된다. 시료 C2, 시료 C3, 및 시료 C4의 시그널 강도는 검출 하한보다 낮다.
도 29의 (B)는 시료 C1의 ESR 스펙트럼의 확대도이다. 시그널의 형상에 의하여, 산화질화 실리콘막에서의 과산화 라디칼(POR; peroxide radical)에 기인하는 시그널과 산화질화 실리콘막에서의 이산화 질소(NO2)에 기인하는 시그널이 중첩되어 있는 것이 시사된다.
여기서 POR에 기인하는 비대칭의 시그널은 g값이 2.00 부근에 관찰된다. 한편, NO2에 기인하는 시그널은 질소 핵 스핀에 따라 3개의 시그널로 분열되고, 이들은 g값이 2.04 부근, 2.00 부근, 및 1.96 부근에 관찰된다.
참고로서, 도 29의 (C)에는 석영 기판 위에 산화질화 실리콘막이 형성된 참고 시료(Ref.)의 ESR 스펙트럼을 나타내었다. 도 29의 (C)는 산화질화 실리콘막에서의 NO2에 기인하는 시그널의 전형적인 예를 나타낸 것이다. 도 29의 (B) 및 (C)에 나타내어진 바와 같이, 시료 C1의 ESR 스펙트럼에서는 POR에 기인하는 시그널과 NO2에 기인하는 시그널이 중첩되어 있는 것으로 생각된다.
NO2에 기인하는 시그널의 형상을 바탕으로, 시료 C1의 NO2에 기인하는 시그널의 스핀 밀도는 9.9×1018spins/cm3으로 산출된다. POR에 기인하는 시그널의 스핀 밀도는, POR에 기인하는 시그널과 NO2에 기인하는 시그널이 중첩되어 있으므로 산출이 불가능하다.
상술한 결과에서, 산화질화 실리콘막 위에 금속 산화물막이 형성될 때, 산화질화 실리콘막에 POR가 형성되고, POR는 가열 처리에 의하여 저감되는 것을 알 수 있다. 또한 산화질화 실리콘막에서의 NO2는 가열 처리에 의하여 저감되는 것을 알 수 있다.
(실시예 4)
본 실시예에서는, 본 발명의 일 형태에 따라 제작된 트랜지스터의 전기적 특성 및 신뢰성의 평가 결과에 대하여 설명한다.
[시료의 제작]
제작한 트랜지스터들의 구조에 대해서는 실시형태 1에서 설명한 트랜지스터(100) 및 트랜지스터(100A)를 참조할 수 있다. 즉 여기서는 백 게이트 전극을 포함하는 트랜지스터(100A)와, 백 게이트 전극이 없는 트랜지스터(100)를 같은 단계를 거쳐 제작하였다.
먼저, 유리 기판 위에 두께 약 100nm의 텅스텐막을 스퍼터링법에 의하여 형성하고, 이 텅스텐막을 가공하여 제 1 게이트 전극을 형성하였다. 그리고 제 1 게이트 절연층으로서 두께 약 240nm의 제 1 질화 실리콘막, 두께 약 60nm의 제 2 질화 실리콘막, 및 두께 약 5nm의 산화질화 실리콘막을 PECVD법에 의하여 적층하였다.
제 1 질화 실리콘막 내지 제 3 질화 실리콘막은 실시예 1과 같은 조건에서 형성하였다.
이어서, 제 1 게이트 절연층 위에 금속 산화물막의 단층 또는 금속 산화물막의 적층을 총두께 30nm가 되도록 형성하고, 가공하여 반도체층을 형성하였다. 여기서, 상이한 구조를 가지는 금속 산화물막들을 포함하는 5종류의 시료를 제작하였다.
시료 D1 및 시료 E1의 각각의 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 30%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
시료 D2 내지 시료 D5 및 시료 E2 내지 시료 E5의 각각에서는, 두께 약 25nm의 제 1 금속 산화물막 및 두께 약 5nm의 제 2 금속 산화물막을 적층하였다. 각 시료의 제 1 금속 산화물막은 같은 조건에서 형성하였다. 제 1 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=1:1:1이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 30%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
시료 D2 및 시료 E2의 각각의 제 2 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=4:2:3이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 10%로 하였다. 성막은 기판을 가열하지 않고 실시하였다. 제 2 금속 산화물막은 제 1 금속 산화물막 형성 후, 대기에 노출시키지 않고 연속하여 형성하였다.
시료 D3 및 시료 E3의 각각의 제 2 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=5:1:6이 되도록, 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 2%로 하였다. 성막은 기판을 가열하지 않고 실시하였다. 제 2 금속 산화물막은 제 1 금속 산화물막 형성 후, 대기에 노출시키지 않고 연속하여 형성하였다.
시료 D4 및 시료 E4의 각각의 제 2 금속 산화물막은, 금속 원소의 원자수비가 In:Zn=2:3인 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 2%로 하였다. 성막은 기판을 가열하지 않고 실시하였다. 제 2 금속 산화물막은 제 1 금속 산화물막 형성 후, 대기에 노출시키지 않고 연속하여 형성하였다.
시료 D5 및 시료 E5의 각각의 제 2 금속 산화물막은, 금속 원소의 원자수비가 In:Sn:Si=80:9:11인 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하였다. 성막 가스로서 아르곤 가스와 산소 가스의 혼합 가스를 사용하고, 산소 가스의 유량비를 6%로 하였다. 성막은 기판을 가열하지 않고 실시하였다.
반도체층의 형성 후, 질소 가스 분위기에서 350℃, 1시간의 가열 처리를 수행하고, 그 후 질소 가스와 산소 가스의 혼합 분위기에서 350℃, 1시간의 가열 처리를 더 수행하였다.
이어서, 제 2 게이트 절연층으로서, 두께 약 5nm의 제 1 산화질화 실리콘막, 두께 약 140nm의 제 2 산화질화 실리콘막, 및 두께 약 5nm의 제 3 산화질화 실리콘막을 PECVD법에 의하여 형성하였다.
제 1 질화 실리콘막 내지 제 3 질화 실리콘막은 실시예 1과 같은 조건에서 형성하였다.
이어서, 제 2 게이트 절연층 위에 스퍼터링법에 의하여 금속 산화물막을 형성하였다. 여기서 금속 산화물막은 이하에서 설명하는 두 조건에서 형성하였다.
시료 D1 내지 시료 D5에서는 두께 약 20nm의 금속 산화물막을 형성하였다. 금속 산화물막은, 금속 원소의 원자수비가 In:Ga:Zn=4:2:3이 되도록, 금속 산화물 타깃을 사용하여, 산소를 포함하는 분위기에서 형성하였다.
시료 E1 내지 시료 E5에서는 두께 약 5nm의 금속 산화물막을 형성하였다. 금속 산화물막은, 알루미늄 타깃을 사용하여, 산소를 포함하는 분위기에서 반응성 스퍼터링법에 의하여 형성하였다.
금속 산화물막을 형성한 후, 질소 및 산소를 포함하는 분위기에서 350℃, 1시간의 가열 처리를 수행하였다.
이어서, 금속 산화물막 위에 두께 약 100nm의 몰리브데넘막을 스퍼터링법에 의하여 형성하였다. 그 후, 몰리브데넘막을 에칭에 의하여 제거하여, 제 2 게이트 전극 및 금속 산화물층을 형성하였다. 시료 D1 내지 시료 D5에서는 몰리브데넘막의 일부 및 금속 산화물막의 일부를 이 에칭에 의하여 제거하였다. 한편, 시료 E1 내지 시료 E5에서는 몰리브데넘막만을 이 에칭에 의하여 제거하였다.
이어서, 제 2 게이트 전극을 마스크로서 사용하여, 불순물 원소로서 붕소를 첨가하였다. 불순물의 첨가에는 플라스마 이온 도핑 장치를 사용하였다. 붕소를 공급하기 위한 가스로서는 B2H6 가스를 사용하였다.
이어서, 트랜지스터를 덮는 보호 절연층으로서 두께 약 300nm의 산화질화 실리콘막을 PECVD법에 의하여 형성하였다. 그 후, 보호 절연층 및 제 2 게이트 절연층을 부분적으로 에칭함으로써 개구를 형성하고, 몰리브데넘막을 스퍼터링법에 의하여 형성하고 가공하여 소스 전극 및 드레인 전극을 형성하였다. 그 후, 평탄화층으로서 두께 약 1.5μm의 아크릴막을 형성하고, 질소 분위기에서 250℃, 1시간의 가열 처리를 수행하였다.
상술한 단계를 거쳐, 유리 기판 위에 형성된 트랜지스터들을 포함하는 시료 D1 내지 시료 D5 및 시료 E1 내지 시료 E5를 얻었다.
[트랜지스터의 Id-Vg 특성]
다음으로 제작된 트랜지스터의 Id-Vg 특성을 측정하였다.
트랜지스터의 Id-Vg 특성은 이하의 조건에서 측정하였다. 게이트 전극에 인가하는 전압(이하 게이트 전압(Vg)이라고도 함)은 -15V부터 +20V까지 0.25V씩 변화시켰다. 소스 전극에 인가하는 전압(이하 소스 전압(Vs)이라고도 함)은 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하 드레인 전압(Vd)이라고도 함)은 0.1V 또는 10V로 하였다.
측정된 트랜지스터는 각각 설계 채널 폭 50μm, 설계 채널 길이 1.5μm, 2μm, 또는 3μm로 하였다. 시료 D1 내지 시료 D5의 싱글 게이트(Single Gate) 트랜지스터, 시료 E1 내지 시료 E5의 싱글 게이트 트랜지스터, 및 시료 E1 내지 시료 E5의 듀얼 게이트(Dual Gate) 트랜지스터를 측정하였다. 평가된 트랜지스터의 개수는 각 시료마다 20개로 하였다.
[신뢰성 평가]
다음으로 트랜지스터의 신뢰성을 평가하기 위하여 GBT 시험을 수행하였다. GBT 시험에서는 트랜지스터가 형성된 기판을 60℃로 유지하고, 트랜지스터의 소스 및 드레인에 인가하는 전압을 0V로 하고, 게이트에 인가하는 전압을 20V 또는 -20V로 하고, 이 상태를 1시간 동안 유지하였다. 여기서는 특히, PBTS 시험 및 NBTIS 시험에 대하여 설명한다. 또한 NBTIS 시험에서는 약 10000lx의 백색 LED 광을 시료에 조사하였다.
[결과 1]
도 30의 (A)에는 시료 D1 내지 시료 D5의 트랜지스터의 Id-Vg 특성을 나타내었다. 각 그래프에는 드레인 전압(Vd)이 상이한 2개의 Id-Vg 특성, 및 Vd=10V인 경우의 Id-Vg 특성에서 산출한 전계 효과 이동도(μFE)를 나타내었다.
도 30의 (A) 및 이하의 설명에서, 반도체층에 포함되는 금속 산화물막의 조성 및 종류는 간단하게, IGZO(111), IGZO(423), IGZO(516), InZnO(2:3), 또는 ITSO라고 표기한다.
도 30의 (A)에 나타내어진 바와 같이, 모든 시료가 채널 길이 1.5μm로 작은 트랜지스터이어도 양호한 특성을 나타낸다. 또한 단층 구조를 가지는 반도체층을 포함하는 시료 D1에서보다, 각각 적층 구조를 가지는 반도체층을 포함하는 시료 D2 내지 시료 D5에서는 온 상태일 때 같은 Vg에서 더 많은 양의 전류를 흘릴 수 있다.
도 30의 (B)는 PBTS 시험 및 NBTIS 시험 후의 시료 D1 내지 시료 D5의 문턱 전압(ΔVth)의 변동량을 나타낸 것이다.
PBTS 시험에 착안하면, 시료 D1의 ΔVth가 가장 크고, 시료 D2 내지 시료 D5의 각각의 ΔVth는 시료 D1의 ΔVth의 반 이하이다.
한편 NBTIS 시험에 착안하면, 시료 D4 및 시료 D5의 각각의 ΔVth는 다른 시료들보다 약간 크나, ΔVth는 어느 시료도 2V 이하이고, 이는 시료들이 양호한 신뢰성을 가지는 것을 뜻한다.
[결과 2]
도 31의 (A)는 시료 E1 내지 시료 E5의 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 시료 D1 내지 시료 D5와 마찬가지로, 시료 E1 내지 시료 E5는 양호한 전기적 특성을 가진다.
도 31의 (B)는 신뢰성 시험 후의 시료 E1 내지 시료 E5의 ΔVth를 나타낸 것이다.
시료 E1에서는 PBTS 시험에서의 ΔVth가 크다. 이는, 시료 E1의 게이트 절연층 위에 형성되는 금속 산화물막이 시료 D1의 그것과 다르기 때문에, 반도체층에 대한 산소의 공급량이 부족한 것에 기인한다고 생각된다.
그러나 PBTS 시험에서는 적층 구조를 가지는 반도체층을 각각 포함하는 시료 E2 내지 시료 E5의 ΔVth가 시료 E1보다 훨씬 작다. 특히 제 2 금속 산화물막의 갈륨의 함유율이 낮을수록, PBTS 시험에서의 ΔVth가 작아지는 경향이 있다.
한편 NBTIS 시험에서는, 각 시료의 ΔVth는 작고, 특히 시료 E4의 ΔVth가 매우 작다.
[결과 3]
도 32의 (A) 및 (B)는 시료 E1 내지 시료 E5의 듀얼 게이트 트랜지스터의 결과를 나타낸 것이다.
도 32의 (A)에서, 듀얼 게이트 트랜지스터의 트랜지스터 특성의 편차는 싱글 게이트 트랜지스터보다 훨씬 작은 것을 알 수 있다.
도 32의 (B)에 나타내어진 바와 같이, 듀얼 게이트 트랜지스터의 ΔVth는 특히 NBTIS 시험에서 작은 것이 확인된다.
상기 결과에 의하여, 게이트 절연층과 접하며 인듐의 함유율이 갈륨의 함유율보다 높은 제 2 금속 산화물막과, 제 2 금속 산화물막보다 두꺼우며 갈륨의 함유율이 높은 제 1 금속 산화물막이 적층된 반도체층을 사용함으로써, 전기적 특성이 매우 양호하며 신뢰성이 매우 높은 트랜지스터를 제공할 수 있는 것을 확인하였다. 특히 제 2 금속 산화물막으로서 갈륨을 포함하지 않은 금속 산화물막을 사용함으로써도 전기적 특성이 매우 양호하며 신뢰성이 매우 높은 트랜지스터를 제공할 수 있는 것을 알 수 있다. 또한 게이트 절연층과 접하는 금속 산화물막 중의 갈륨이 PBTS 시험에서의 특성 열화의 요인인 것이 시사된다.
(실시예 5)
[PBTS 시험에서의 문턱 전압 변동에 대한 고찰]
본 실시예에서는 PBTS 시험에서의 문턱 전압의 변동에 대하여 고찰한다. 구체적으로는 과잉 산소를 포함하고 갈륨의 함유율이 높은 금속 산화물막을 반도체층(108)으로서 사용하면 PBTS 시험에서의 문턱 전압의 변동량이 증가되는 이유에 대하여 제일원리 계산의 결과를 사용하여 설명한다.
PBTS 시험에서의 문턱 전압의 변동량의 증가는, 전자를 트랩하는 억셉터 결함의 형성 및 전자를 방출하는 도너 결함의 소실로 인하여 일어나는 것으로 추정된다. 여기서는 PBTS 시험에서의 문턱 전압의 변동량이 증가되는 메커니즘으로서, 억셉터 결함의 형성에 착안한다.
여기서 이하의 계산에 사용되는 계산 모델 및 계산 조건에 대하여 설명한다.
계산 모델로서, 원자수비가 In:Ga:Zn:O=1:1:1:4의 In-Ga-Zn 산화물의 결정 구조에서 6원자층에 상당하는 영역을 추출하였다. 이 영역에 포함되는 원자의 총수는 56이었다. 또한 계산 모델이 후술하는 과잉 산소를 포함하는 구조를 가지는 경우, 계산 모델에 포함되는 원자의 총수는 57이다.
다음으로 상기 영역의 c축 방향으로 진공층을 제공하였다. 바꿔 말하면 계산 모델은 a축 방향 및 b축 방향으로 주기성을 가지지만 c축 방향으로는 주기성이 없는 슬래브 구조를 가진다. 또한 슬래브 구조의 최상층(uppermost layer)은 O와 Ga 및 Zn 중 한쪽 또는 양쪽으로 형성된다.
계산에서는 제일원리 계산 소프트웨어 VASP(The Vienna Ab initio simulation Package)를 사용하였다. 상기 조건 외의 계산 조건을 표 1에 나타내었다. 진공층의 보정에는 Dipole Layer법을 사용하였다.
[표 1]
Figure pct00001
또한 이하의 반응 경로의 계산에는, 화학 반응 경로를 찾기 위한 것인 NEB(nudged elastic band) 방법을 적용하였다. NEB 방법은 초기(initial) 상태와 최종(final) 상태 사이의 최소 에너지 경로를 탐색하기 위하여 사용된다. 초기 상태로부터 최소 에너지 경로까지의 에너지의 높이(에너지의 차이)를 반응 장벽이라고 한다.
여기까지가 이하의 계산에 사용되는 계산 모델 및 계산 조건에 대한 설명이었다.
다음으로 PBTS 시험 전(초기 상태에서)의 결함 및 PBTS 시험 중(최종 상태에서)의 결함으로서 생각되는 결함에 대하여 설명한다. 본 실시예에서는 초기 상태의 결함 및 최종 상태의 결함은 과잉 산소에 기인한다. 또한 본 계산에서는 상기 결함이 슬래브 구조의 최상층에 위치한다.
초기 상태에서는 전자 트랩이 없는 구조를 적용한다. 전자 트랩이 없는 구조로서는 산소 자리에 2개의 산소 원자가 존재하는 구조를 상정한다. 또한 산소 자리에 2개의 산소 원자가 존재하는 구조를 스플릿 구조라고 하는 경우가 있다. 도 33의 (A)는 스플릿 구조의 개념도이다.
도 33의 (B)는 스플릿 구조를 가지는 계산 모델에 대하여 계산을 수행함으로써 얻어진 상태 밀도를 나타낸 것이다. 도 33의 (B)에서, 가로축은 에너지(Energy)[eV]를 나타내고, 세로축은 상태 밀도(DOS)[states/eV]를 나타낸다. 의사 페르미 준위(quasi-Fermi level)는 가로축에서 0eV가 되도록 조정하였다.
도 33의 (B)에 따르면 의사 페르미 준위는 갭 내 준위의 위 측(고에너지 측)에 위치한다. 그러므로 스플릿 구조에 의해서는 전자가 트랩되지 않는 것, 즉 스플릿 구조는 억셉터가 아닌 것을 알 수 있다. 따라서 스플릿 구조를 가지는 계산 모델을 초기 상태로서 사용한다.
최종 상태는 전자를 트랩하는 구조(억셉터 결함)이다. 전자를 트랩하는 구조로서 갈륨 원자와 결합되고 댕글링 본드를 가지는 산소를 상정한다. 또한 산소가 갈륨 원자와 결합되고 댕글링 본드를 가지는 구조를 Ga-O 구조라고 하는 경우가 있다. 도 34의 (A)는 Ga-O 구조의 개념도이다.
도 34의 (B)는 Ga-O 구조를 가지는 계산 모델에 대하여 계산을 수행함으로써 얻어진 상태 밀도를 나타낸 것이다. 도 34의 (B)에서, 가로축은 에너지[eV]를 나타내고, 세로축은 상태 밀도[states/eV]를 나타낸다. 의사 페르미 준위(전자의 최고 점유 준위)는 가로축에서 0eV가 되도록 조정하였다.
도 34의 (B)에 따르면 의사 페르미 준위는 갭 내 준위의 아래 측(저에너지 측)에 위치한다. 즉 억셉터 결함이 형성되어 있다. 그러므로 Ga-O 구조는 전자를 트랩하는 억셉터인 것을 알 수 있다. 따라서 Ga-O 구조를 가지는 계산 모델을 최종 상태로서 사용한다.
다음으로 계산 모델의 최상층들의 조성의 차이로 인한, PBTS 시험 전 및 PBTS 시험 중의, 초기 상태로부터 최종 상태로의 반응 경로에서의 에너지 변화, 및 초기 상태와 최종 상태 사이의 에너지 관계의 변화에 대하여 계산에 의하여 평가한다.
또한 PBTS 시험 전에는, 트랜지스터는 오프인 것으로 상정한다. 바꿔 말하면 PBTS 시험 전에는 금속 산화물막 중에서 캐리어가 여기(勵起)되지 않는다. PBTS 시험 중에는, 트랜지스터는 온인 것으로 상정한다. 바꿔 말하면 PBTS 시험 중에는 금속 산화물막 중에서 캐리어가 여기되어 있다.
또한 캐리어는 산소 결손에 수소가 들어간 결함(이러한 결함을 VOH라고 표기함)이 형성될 때 생성된다. 따라서 본 계산에서는, 계산 모델에 하나의 VOH를 제공함으로써 PBTS 시험을 재현한다. 또한 VOH는, 계산 모델의 최하면에 가까우며 In 및 O로 형성되는 층의 산소 자리에 배치된다.
여기서는 최상면의 조성이 상이한 2개의 모델(계산 모델 1A 및 계산 모델 2A)을 준비한다. 계산 모델 2A는 계산 모델 1A보다 갈륨의 함유율이 높은 금속 산화물막인 것으로 상정한다. 갈륨의 함유율이 높은 금속 산화물막에서는 최상층이 갈륨의 함유율이 높은 층인 가능성이 높다. 따라서 계산 모델 2A는 최상층으로서 계산 모델 1A의 최상층보다 갈륨의 함유율이 높은 층을 포함한다. 구체적으로는 계산 모델 1A의 최상층은 원자수비가 Ga:Zn:O=1:1:2이다. 계산 모델 2A의 최상층은 원자수비가 Ga:O=1:1이다. 또한 계산 모델 2A의 원자수비는, O와 Ga 및 Zn 중 한쪽 또는 양쪽으로 형성되는 층의 Ga의 일부를 Zn으로 치환함으로써, 계산 모델 1A의 원자수비와 일치시켰다. 이 층은 In 및 O로 형성되는 층을 사이에 두고 최상층 아래에 위치한다.
계산 모델 1A를 사용하여, 초기 상태로부터 최종 상태로의 반응 경로에서의 에너지 변화, 및 초기 상태와 최종 상태 사이의 에너지 관계의 변화의 계산에 의하여 얻어진 결과에 대하여 설명한다.
초기 상태는 하나의 스플릿 구조가 제공된 계산 모델 1A이고, 최종 상태는 하나의 Ga-O 구조가 제공된 계산 모델 1A이다. PBTS 시험 전 및 PBTS 시험 중의, 초기 상태로부터 최종 상태로의 반응 경로에서의 에너지 변화는 NEB 방법을 사용하여 계산한다. 계산 조건은 표 1과 같다.
도 35의 (A)는 계산 모델 1A의 경우의, 초기 상태로부터 최종 상태로의 반응 경로에서의 에너지 변화의 계산 결과를 나타낸 것이다. 도 35의 (A)에서 가로축은 반응 경로를 나타낸다. 또한 도 35의 (A)의 왼쪽이 초기 상태를 나타내고, 오른쪽이 최종 상태를 나타낸다. 세로축은 에너지[eV]를 나타낸다. 도 35의 (A) 중의 파선은 PBTS 시험 전의 상태를 상정한 계산 결과이고, 한편 도 35의 (A) 중의 실선은 PBTS 시험 중의 상태를 상정한 계산 결과이다.
도 35의 (A)에서, PBTS 시험 전의 상태를 상정한 경우보다, PBTS 시험 중의 상태를 상정한 경우에서 반응 장벽이 더 낮고 최종 상태가 더 안정화된 것을 알 수 있다. 그러나 PBTS 시험 전의 상태를 상정한 경우 및 PBTS 시험 중의 상태를 상정한 경우의 어느 쪽에서도 초기 상태의 에너지 값이 최종 상태의 에너지 값보다 더 작다. 즉 초기 상태는 최종 상태보다 더 안정적인 것이 시사된다. 따라서 PBTS 시험에서의 문턱 전압의 변동량은 작은 것으로 추정된다.
다음으로 계산 모델 2A를 사용하여, 초기 상태로부터 최종 상태로의 반응 경로에서의 에너지 변화, 및 초기 상태와 최종 상태 사이의 에너지 관계의 변화의 계산에 의하여 얻어진 결과에 대하여 설명한다.
도 35의 (B)는 계산 모델 2A의 경우의, 초기 상태로부터 최종 상태로의 반응 경로에서의 에너지 변화의 계산 결과를 나타낸 것이다. 도 35의 (B)에서 가로축은 반응 경로를 나타낸다. 또한 도 35의 (B)의 왼쪽이 초기 상태를 나타내고, 오른쪽이 최종 상태를 나타낸다. 세로축은 에너지[eV]를 나타낸다. 도 35의 (B) 중의 파선은 PBTS 시험 전의 상태를 상정한 계산 결과이고, 한편 도 35의 (B)의 실선은 PBTS 시험 중의 상태를 상정한 계산 결과이다.
도 35의 (B)에서, PBTS 시험 전의 상태를 상정한 경우보다, PBTS 시험 중의 상태를 상정한 경우에서 반응 장벽이 더 낮고 최종 상태가 더 안정화된 것을 알 수 있다. 또한 PBTS 시험 중의 상태를 상정한 경우에서는 최종 상태의 에너지 값이 초기 상태의 에너지 값보다 작다. 즉 최종 상태는 초기 상태보다 더 안정적인 것이 시사된다. 따라서 PBTS 시험에서의 문턱 전압의 변동량은 큰 것으로 추정된다.
이상으로부터, 갈륨의 함유율이 높은 금속 산화물막을 반도체층(108)으로서 사용함으로써 문턱 전압의 변동량이 증가되는 것으로 추정된다. 바꿔 말하면 갈륨을 가지지 않거나 갈륨의 함유율이 낮은 금속 산화물막을 반도체층(108)으로서 사용함으로써 PBTS 시험에서의 문턱 전압의 변동량이 감소되는 것으로 추정된다.
10, 10A, 10B, 10C: 트랜지스터, 100, 100A, 100B, 100C: 트랜지스터, 102: 기판, 103: 절연층, 103a, 103b, 103c, 103d: 절연막, 106: 도전층, 108, 108a, 108b: 반도체층, 108f: 금속 산화물막, 108n: 저저항 영역, 110: 절연층, 110a, 110b, 110c: 절연막, 112: 도전층, 112f: 도전막, 114: 금속 산화물층, 114f: 금속 산화물막, 116: 절연층, 118: 절연층, 120a, 120b: 도전층, 140: 불순물 원소, 및 141a, 141b, 142: 개구.
본 출원은 2018년 8월 3일에 일본 특허청에 출원된 일련번호 2018-146787의 일본 특허 출원, 2018년 9월 19일에 일본 특허청에 출원된 일련번호 2018-175352의 일본 특허 출원, 2018년 10월 25일에 일본 특허청에 출원된 일련번호 2018-201126의 일본 특허 출원, 및 2019년 3월 27일에 일본 특허청에 출원된 일련번호 2019-061174의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (27)

  1. 반도체 장치로서,
    제 1 절연층;
    인듐, 갈륨, 및 산소를 포함하고, 상기 제 1 절연층 위에 있는 반도체층;
    제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가지고, 상기 반도체층 위에 있는 제 2 절연층; 및
    상기 제 2 절연층 위에 있는 제 1 도전층을 포함하고,
    상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막은 각각 산화물을 포함하고,
    상기 제 1 절연막은 상기 반도체층과 접하는 부분을 포함하고,
    상기 반도체층은 인듐의 함유율이 갈륨의 함유율보다 높은 영역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체층은 아연을 포함하고,
    상기 반도체층은 아연의 함유율이 갈륨의 함유율보다 높은 영역을 포함하는, 반도체 장치,
  3. 제 1 항에 있어서,
    상기 제 2 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 더 포함하고,
    상기 금속 산화물층은 알루미늄, 하프늄, 인듐, 갈륨, 및 아연에서 선택된 하나 이상의 원소를 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 금속 산화물층은 인듐을 포함하고,
    상기 금속 산화물층과 상기 반도체층은 인듐의 함유율이 실질적으로 같은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 제 2 절연막보다 느린 증착 속도(deposition rate)로 형성되는, 반도체 장치.
  6. 제 1 항에 있어서,
    제 2 도전층을 더 포함하고,
    상기 제 2 도전층은 상기 제 1 절연층을 개재하여 상기 반도체층과 중첩된 영역을 포함하고,
    상기 제 1 절연층은 제 4 절연막, 제 5 절연막, 제 6 절연막, 및 제 7 절연막이 이 순서대로 적층된 적층 구조를 가지고,
    상기 제 7 절연막은 산소를 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질소를 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 7 절연막은 산화 실리콘을 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질화 실리콘을 포함하는, 반도체 장치,
  8. 반도체 장치로서,
    제 1 절연층;
    인듐 및 산소를 포함하고, 상기 제 1 절연층 위에 있는 반도체층;
    제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가지고, 상기 반도체층 위에 있는 제 2 절연층; 및
    상기 제 2 절연층 위에 있는 제 1 도전층을 포함하고,
    상기 반도체층은 갈륨을 포함하지 않고,
    상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막은 각각 산화물을 포함하고,
    상기 제 1 절연막은 상기 반도체층과 접하는 부분을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 반도체층은 아연을 포함하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 2 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 더 포함하고,
    상기 금속 산화물층은 알루미늄, 하프늄, 인듐, 갈륨, 및 아연에서 선택된 하나 이상의 원소를 포함하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 금속 산화물층은 인듐을 포함하고,
    상기 금속 산화물층과 상기 반도체층은 인듐의 함유율이 실질적으로 같은, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제 1 절연막은 상기 제 2 절연막보다 느린 증착 속도로 형성되는, 반도체 장치.
  13. 제 8 항에 있어서,
    제 2 도전층을 더 포함하고,
    상기 제 2 도전층은 상기 제 1 절연층을 개재하여 상기 반도체층과 중첩된 영역을 포함하고,
    상기 제 1 절연층은 제 4 절연막, 제 5 절연막, 제 6 절연막, 및 제 7 절연막이 이 순서대로 적층된 적층 구조를 가지고,
    상기 제 7 절연막은 산소를 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질소를 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 7 절연막은 산화 실리콘을 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질화 실리콘을 포함하는, 반도체 장치.
  15. 반도체 장치로서,
    제 1 절연층;
    상기 제 1 절연층 위에 있는 제 2 반도체층;
    상기 제 2 반도체층 위에 있는 제 1 반도체층;
    제 1 절연막, 제 2 절연막, 및 제 3 절연막이 이 순서대로 적층된 적층 구조를 가지고, 상기 제 1 반도체층 위에 있는 제 2 절연층; 및
    상기 제 2 절연층 위에 있는 제 1 도전층을 포함하고,
    상기 제 1 절연막, 상기 제 2 절연막, 및 상기 제 3 절연막은 각각 산화물을 포함하고,
    상기 제 1 절연막은 상기 제 1 반도체층과 접하는 부분을 포함하고,
    상기 제 1 반도체층은 인듐 및 산소를 포함하고,
    상기 제 2 반도체층은 인듐, 아연, 갈륨, 및 산소를 포함하고,
    상기 제 1 반도체층은 상기 제 2 반도체층보다 인듐의 함유율이 높은 영역을 포함하는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 반도체층은 아연 및 갈륨을 포함하고,
    상기 제 1 반도체층은 갈륨의 함유율이 인듐의 함유율보다 낮고 아연의 함유율이 상기 갈륨의 함유율보다 높은 영역을 포함하고,
    상기 제 1 반도체층은 아연의 함유율이 상기 제 2 반도체층의 아연의 함유율 이상인 영역을 포함하는, 반도체 장치.
  17. 제 15 항에 있어서,
    상기 제 2 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 더 포함하고,
    상기 금속 산화물층은 알루미늄, 하프늄, 인듐, 갈륨, 및 아연에서 선택된 하나 이상의 원소를 포함하는, 반도체 장치.
  18. 제 17 항에 있어서,
    상기 금속 산화물층은 인듐을 포함하고,
    상기 금속 산화물층과 상기 제 1 반도체층은 인듐의 함유율이 실질적으로 같은, 반도체 장치.
  19. 제 17 항에 있어서,
    상기 제 1 절연막은 상기 제 2 절연막보다 느린 증착 속도로 형성되는, 반도체 장치.
  20. 제 17 항에 있어서,
    제 2 도전층을 더 포함하고,
    상기 제 2 도전층은 상기 제 1 절연층을 개재하여 상기 제 2 반도체층과 중첩된 영역을 포함하고,
    상기 제 1 절연층은 제 4 절연막, 제 5 절연막, 제 6 절연막, 및 제 7 절연막이 이 순서대로 적층된 적층 구조를 가지고,
    상기 제 7 절연막은 산소를 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질소를 포함하는, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 7 절연막은 산화 실리콘을 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질화 실리콘을 포함하는, 반도체 장치.
  22. 반도체 장치로서,
    제 1 절연층;
    상기 제 1 절연층 위에 있는 제 2 반도체층;
    상기 제 2 반도체층 위에 있는 제 1 반도체층;
    상기 제 1 반도체층 위에 있는 제 2 절연층; 및
    상기 제 2 절연층 위에 있는 제 1 도전층을 포함하고,
    상기 제 1 절연층은 상기 제 2 반도체층과 접하는 부분을 포함하고,
    상기 제 1 반도체층은 인듐 및 산소를 포함하고,
    상기 제 2 반도체층은 인듐, 아연, 갈륨, 및 산소를 포함하고,
    상기 제 1 반도체층은 인듐의 함유율이 상기 제 2 반도체층보다 높은 영역을 포함하는, 반도체 장치.
  23. 제 22 항에 있어서,
    상기 제 1 반도체층은 아연 및 갈륨을 포함하고,
    상기 제 1 반도체층은 갈륨의 함유율이 인듐의 함유율보다 낮고 아연의 함유율이 상기 갈륨의 함유율보다 높은 영역을 포함하고,
    상기 제 1 반도체층은 아연의 함유율이 상기 제 2 반도체층의 아연의 함유율 이상인 영역을 포함하는, 반도체 장치.
  24. 제 22 항에 있어서,
    상기 제 2 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 더 포함하고,
    상기 금속 산화물층은 알루미늄, 하프늄, 인듐, 갈륨, 및 아연에서 선택된 하나 이상의 원소를 포함하는, 반도체 장치.
  25. 제 24 항에 있어서,
    상기 금속 산화물층은 인듐을 포함하고,
    상기 금속 산화물층과 상기 제 1 반도체층은 인듐의 함유율이 실질적으로 같은, 반도체 장치.
  26. 제 22 항에 있어서,
    제 2 도전층을 더 포함하고,
    상기 제 2 도전층은 상기 제 1 절연층을 개재하여 상기 제 2 반도체층과 중첩된 영역을 포함하고,
    상기 제 1 절연층은 제 4 절연막, 제 5 절연막, 제 6 절연막, 및 제 7 절연막이 이 순서대로 적층된 적층 구조를 가지고,
    상기 제 7 절연막은 산소를 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질소를 포함하는, 반도체 장치.
  27. 제 26 항에 있어서,
    상기 제 7 절연막은 산화 실리콘을 포함하고,
    상기 제 4 절연막, 상기 제 5 절연막, 및 상기 제 6 절연막은 각각 질화 실리콘을 포함하는, 반도체 장치.
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