KR20230117207A - 반도체 장치 - Google Patents

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KR20230117207A
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KR
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insulating layer
layer
film
transistor
semiconductor
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KR1020237022765A
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마사미 진쵸우
타카히로 이구치
라이 사토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 신뢰성이 높은 반도체 장치를 제공한다. 전기 특성이 안정된 반도체 장치를 제공한다. 반도체층과, 게이트 절연층과, 게이트 전극과, 제 1 절연층과, 제 2 절연층과, 도전층을 포함하는 반도체 장치이다. 게이트 절연층은 반도체층의 상면 및 측면과 접하고, 게이트 전극은 게이트 절연층을 개재(介在)하여 반도체층과 중첩되는 영역을 포함한다. 제 1 절연층은 무기 재료를 포함하고, 게이트 절연층의 상면, 그리고 게이트 전극의 상면 및 측면과 접한다. 게이트 절연층 및 제 1 절연층은 반도체층과 중첩되는 영역에 제 1 개구를 갖는다. 제 2 절연층은 유기 재료를 포함하고, 제 1 개구의 내측에 제 2 개구를 갖는다. 또한 제 2 절연층은 제 1 절연층의 상면 및 측면, 그리고 게이트 절연층의 측면과 접한다. 도전층은 제 2 개구를 통하여 반도체층에 전기적으로 접속된다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용할 수 있는 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 인듐의 비율을 갈륨의 비율보다 높게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘 또는 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우에 비하여 전계 효과 이동도가 높기 때문에, 구동 회로가 제공된 고성능 표시 장치를 실현할 수 있다.
일본 공개특허공보 특개2014-7399호
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 전기 특성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신뢰성이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
본 발명의 일 형태는 반도체층과, 게이트 절연층과, 게이트 전극과, 제 1 절연층과, 제 2 절연층과, 도전층을 포함하는 반도체 장치이다. 게이트 절연층은 반도체층의 상면 및 측면과 접하고, 게이트 전극은 게이트 절연층을 개재(介在)하여 반도체층과 중첩되는 영역을 포함한다. 제 1 절연층은 무기 재료를 포함하고, 게이트 절연층의 상면, 그리고 게이트 전극의 상면 및 측면과 접한다. 게이트 절연층 및 제 1 절연층은 반도체층과 중첩되는 영역에 제 1 개구를 갖는다. 제 2 절연층은 유기 재료를 포함하고, 제 1 개구의 내측에 제 2 개구를 갖는다. 또한 제 2 절연층은 제 1 절연층의 상면 및 측면, 그리고 게이트 절연층의 측면과 접한다. 도전층은 제 2 개구를 통하여 반도체층에 전기적으로 접속된다.
본 발명의 일 형태는 반도체층과, 게이트 절연층과, 게이트 전극과, 제 1 절연층과, 제 2 절연층과, 도전층을 포함하는 반도체 장치이다. 게이트 절연층은 반도체층의 상면과 접하고, 게이트 전극은 게이트 절연층을 개재하여 반도체층과 중첩되는 영역을 포함한다. 제 1 절연층은 무기 재료를 포함하고, 반도체층의 상면 및 측면, 게이트 절연층의 측면, 그리고 게이트 전극의 상면 및 측면과 접한다. 제 1 절연층은 반도체층과 중첩되는 영역에 제 1 개구를 갖는다. 제 2 절연층은 유기 재료를 포함하고, 제 1 개구의 내측에 제 2 개구를 갖는다. 또한 제 2 절연층은 제 1 절연층의 상면 및 측면과 접한다. 도전층은 제 2 개구를 통하여 반도체층에 전기적으로 접속된다.
상술한 반도체 장치에서, 제 2 절연층의 측면과 반도체층의 상면이 이루는 각은 45° 이상 90° 미만인 것이 바람직하다.
상술한 반도체 장치에서, 제 2 절연층은 반도체층의 상면과 접하는 영역을 포함하는 것이 바람직하다. 또한 영역의 폭은 50nm 이상 3000nm 이하인 것이 바람직하다.
상술한 반도체 장치에서, 200nm 이상 350nm 이하의 파장 대역에서의 제 2 절연층의 투과율은 0.01% 이상 70% 이하인 것이 바람직하다.
상술한 반도체 장치에서, 200nm 이상 350nm 이하의 파장 대역에서의 유기 재료의 투과율은 0.01% 이상 70% 이하인 것이 바람직하다.
상술한 반도체 장치에서, 유기 재료는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 노볼락 수지, 및 이들 수지의 전구체 중 하나 또는 복수를 포함하는 것이 바람직하다.
상술한 반도체 장치에서, 제 3 절연층을 포함하는 것이 바람직하다. 제 3 절연층은 무기 재료를 포함하고, 제 2 개구의 내측에 제 3 개구를 갖는 것이 바람직하다. 또한 제 3 절연층은 제 2 절연층의 상면 및 측면과 접하는 것이 바람직하다.
본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 전기 특성이 안정된 반도체 장치를 제공할 수 있다. 또는 신규 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 표시 장치를 제공할 수 있다. 또는 신규 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
도 1의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 2는 트랜지스터의 구성예를 나타낸 도면이다.
도 3의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 4의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 5의 (A) 및 (B)는 비교예를 나타낸 도면이다.
도 6의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 7은 트랜지스터의 구성예를 나타낸 도면이다.
도 8의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 9의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 10은 트랜지스터의 구성예를 나타낸 도면이다.
도 11의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 12의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 13의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 14의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 15의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 16의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 17의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 18의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 도면이다.
도 19는 트랜지스터의 구성예를 나타낸 도면이다.
도 20의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 도면이다.
도 21의 (A) 내지 (D)는 트랜지스터의 제작 방법을 나타낸 도면이다.
도 22의 (A) 내지 (D)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 23의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 24의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 25의 (A) 내지 (D)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 26의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 27의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 28의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 29의 (A) 및 (B)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 30의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 31의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 도면이다.
도 32의 (A) 내지 (C)는 표시 장치의 상면도이다.
도 33은 표시 장치의 단면도이다.
도 34는 표시 장치의 단면도이다.
도 35는 표시 장치의 단면도이다.
도 36은 표시 장치의 단면도이다.
도 37의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 도면이다.
도 38의 (A)는 표시 장치의 블록도이다. 도 38의 (B) 및 (C)는 표시 장치의 회로도이다.
도 39의 (A), (C), 및 (D)는 표시 장치의 회로도이다. 도 39의 (B)는 타이밍 차트이다.
도 40의 (A) 및 (B)는 표시 모듈의 구성예를 나타낸 도면이다.
도 41의 (A) 및 (B)는 전자 기기의 구성예를 나타낸 도면이다.
도 42의 (A) 내지 (E)는 전자 기기의 구성예를 나타낸 도면이다.
도 43의 (A) 내지 (G)는 전자 기기의 구성예를 나타낸 도면이다.
도 44의 (A) 내지 (D)는 전자 기기의 구성예를 나타낸 도면이다.
도 45의 (A) 내지 (C)는 실시예에 따른 시료의 구조를 나타낸 모식도이다.
도 46은 실시예에 따른 시료의 저항을 나타낸 도면이다.
도 47은 실시예에 따른 시료의 투과율을 나타낸 도면이다.
도 48은 실시예에 따른 시료의 투과율을 나타낸 도면이다.
도 49의 (A) 내지 (C)는 실시예에 따른 시료의 구조를 나타낸 도면이다.
도 50은 실시예에 따른 트랜지스터의 문턱 전압을 나타낸 도면이다.
도 51은 실시예에 따른 트랜지스터의 Id-Vg 특성을 나타낸 도면이다.
도 52의 (A) 및 (B)는 실시예에 따른 시료의 단면 STEM 이미지이다.
도 53의 (A) 및 (B)는 실시예에 따른 시료의 단면 STEM 이미지이다.
도 54의 (A) 및 (B)는 실시예에 따른 시료의 단면 STEM 이미지이다.
도 55의 (A) 및 (B)는 실시예에 따른 시료의 투과율을 나타낸 도면이다.
도 56은 실시예에 따른 시료의 저항을 나타낸 도면이다.
도 57은 실시예에 따른 시료의 저항을 나타낸 도면이다.
도 58은 실시예에 따른 시료의 저항을 나타낸 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
본 명세서에서 설명하는 각 도면에서, 각 구성 요소의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서 등에서 사용되는 "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것이 아니다.
본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성 요소끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성 요소끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 트랜지스터의 소스와 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우 또는 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 소스와 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서, 트랜지스터의 채널 길이 방향이란 소스 영역과 드레인 영역 사이를 최단 거리로 연결하는 직선에 평행한 방향 중 하나를 말한다. 즉 채널 길이 방향은 트랜지스터가 온 상태일 때 반도체층을 흐르는 전류의 방향 중 하나에 상당한다. 또한 채널 폭 방향이란 상기 채널 길이 방향과 직교하는 방향을 말한다. 또한 트랜지스터의 구조 또는 형상에 따라서는, 채널 길이 방향 및 채널 폭 방향은 하나에 정해지지 않는 경우가 있다.
본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 갖는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어 "어떠한 전기적 작용을 갖는 것"에는 전극 또는 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 이들 외 각종 기능을 갖는 소자 등이 포함된다.
본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어는 "도전막"이라는 용어와 서로 바꿀 수 있는 경우가 있다. "절연층"이라는 용어는 "절연막"이라는 용어와 서로 바꿀 수 있는 경우가 있다.
본 명세서 등에서는 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 갖는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
본 명세서 등에서는, 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 혹은 기판에 COG(Chip On Glass) 방식 등에 의하여 IC(Integrated Circuit)가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한 본 명세서 등에서, 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 피검지체가 접촉되거나, 가압하거나, 또는 근접되는 것 등을 검출하는 터치 센서로서의 기능을 갖는다. 따라서 터치 패널은 입출력 장치의 일 형태이다. 또한 피검지체로서는 예를 들어 손가락 및 스타일러스가 있다.
터치 패널은 예를 들어 터치 센서를 갖는 표시 패널(또는 표시 장치), 터치 센서 기능을 갖는 표시 패널(또는 표시 장치)이라고도 부를 수 있다. 터치 패널은 표시 패널과 터치 센서 패널을 포함할 수도 있다. 또는 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 가질 수도 있다.
본 명세서 등에서는, 터치 패널의 기판에 커넥터 및 IC 중 하나 이상이 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 설명한다. 특히 본 실시형태에서는, 반도체 장치의 일례로서 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터에 대하여 설명한다.
본 발명의 일 형태는 반도체층과, 게이트 절연층과, 게이트 전극과, 제 1 절연층과, 제 2 절연층과, 도전층을 포함하는 트랜지스터이다. 반도체층은 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 포함하는 것이 바람직하다. 게이트 절연층은 반도체층의 상면 및 측면과 접하고, 게이트 전극은 게이트 절연층을 개재하여 반도체층과 중첩되는 영역을 포함한다.
제 1 절연층은 무기 재료를 포함하고, 게이트 절연층의 상면, 그리고 게이트 전극의 상면 및 측면과 접하는 것이 바람직하다. 또한 게이트 절연층 및 제 1 절연층은 반도체층과 중첩되는 영역에 제 1 개구를 갖는다.
제 2 절연층은 제 1 개구의 내측에 제 2 개구를 갖는 것이 바람직하다. 또한 제 2 절연층은 제 1 절연층의 상면 및 측면, 그리고 게이트 절연층의 측면과 접한다. 즉 제 2 절연층은 제 1 절연층 및 게이트 절연층을 덮도록 제공된다. 제 2 절연층은 자외광(자외선이라고도 함) 투과율이 낮은 것이 바람직하다. 제 2 절연층에는 예를 들어 유기 재료를 적합하게 사용할 수 있다.
소스 전극 또는 드레인 전극으로서 기능하는 도전층은 제 2 개구를 통하여 반도체층에 전기적으로 접속된다. 도전층은 제 2 절연층과 접하는 영역을 포함한다. 한편, 도전층은 제 1 절연층과 접하는 영역 및 게이트 절연층과 접하는 영역의 어느 쪽도 포함하지 않는 것이 바람직하다.
여기서, 도전층이 되는 도전막을 성막하는 경우에 성막 장치 내에서 자외광이 발생하는 경우가 있다. 상기 자외광이 채널 형성 영역에 도달하면, 트랜지스터의 전기 특성 및 신뢰성에 악영향을 미치는 경우가 있다. 본 발명의 일 형태인 트랜지스터에서는, 자외광 투과율이 낮은 제 2 절연층으로 제 1 절연층 및 게이트 절연층을 덮음으로써, 채널 형성 영역에 도달하는 자외광의 양을 줄일 수 있다. 따라서 전기 특성 및 신뢰성이 양호한 트랜지스터로 할 수 있다.
이하에서는, 더 구체적인 트랜지스터의 구성예에 대하여 설명한다.
<구성예 1>
도 1의 (A)는 트랜지스터(100)의 상면도이고, 도 1의 (B)는 도 1의 (A)에 나타낸 일점쇄선 A1-A2를 따르는 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 나타낸 일점쇄선 B1-B2를 따르는 절단면의 단면도에 상당한다. 또한 도 1의 (A)에서는, 트랜지스터(100)의 구성 요소의 일부(게이트 절연층 등)를 도시하지 않았다. 일점쇄선 A1-A2 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2 방향은 채널 폭 방향에 상당한다. 트랜지스터의 상면도에서는, 이후의 도면에서도 도 1의 (A)와 마찬가지로 구성 요소의 일부를 도시하지 않았다. 또한 도 1의 (B)에서 일점쇄선으로 둘러싼 영역 P의 확대도를 도 2에 나타내었다.
트랜지스터(100)는 기판(102) 위에 제공되고, 반도체층(108), 절연층(110), 도전층(112), 절연층(118), 절연층(130) 등을 포함한다. 섬 형상의 반도체층(108)은 기판(102) 위에 제공된다. 절연층(110)은 기판(102)의 상면, 그리고 반도체층(108)의 상면 및 측면과 접하여 제공된다. 도전층(112)은 절연층(110) 위에 제공되고, 반도체층(108)과 중첩되는 영역을 포함한다. 절연층(110)은 게이트 절연층으로서 기능한다. 도전층(112)은 게이트 전극으로서 기능한다. 트랜지스터(100)는 반도체층(108) 위에 게이트 전극이 제공된, 소위 톱 게이트형 트랜지스터이다.
반도체층(108)은 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 포함한다. 반도체층(108)은 적어도 인듐과 산소를 포함하는 것이 바람직하다. 반도체층(108)이 인듐의 산화물을 포함함으로써, 캐리어 이동도를 높일 수 있다. 예를 들어 비정질 실리콘을 사용한 경우보다 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
반도체층(108)에서 도전층(112)과 중첩되는 영역은 채널 형성 영역으로서 기능한다. 또한 반도체층(108)은 채널 형성 영역을 개재하여 한 쌍의 저저항 영역(108N)을 포함하는 것이 바람직하다. 저저항 영역(108N)은 채널 형성 영역보다 캐리어 농도가 높은 영역이고, 소스 영역 및 드레인 영역으로서 기능한다.
저저항 영역(108N)은 채널 형성 영역보다 저항이 낮은 영역, 캐리어 농도가 높은 영역, 산소 결손량이 많은 영역, 수소 농도가 높은 영역, 또는 불순물 농도가 높은 영역, 혹은 n형 영역이라고도 할 수 있다.
도 1의 (A), (B), (C), 및 도 2에 나타낸 바와 같이, 절연층(118)은 절연층(110)의 상면, 그리고 도전층(112)의 상면 및 측면을 덮어 제공된다. 절연층(110) 및 절연층(118)은 저저항 영역(108N)과 중첩되는 영역에 개구(141a) 및 개구(141b)를 갖는다.
절연층(118)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(118)에는 무기 재료를 적합하게 사용할 수 있다. 무기 재료로서는 예를 들어 산화물 또는 질화물 등을 적합하게 사용할 수 있다. 더 구체적으로는, 절연층(118)에는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화 알루미늄, 산화 하프늄, 및 하프늄 알루미네이트 중 하나 또는 복수를 사용할 수 있다. 절연층(118)에는 상술한 복수의 재료를 적층한 것을 사용하여도 좋다.
또한 본 명세서에서 산화질화물이란 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물이란 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다. 예를 들어 산화질화 실리콘이라고 기재한 경우에는, 그 조성에서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화 실리콘이라고 기재한 경우에는, 그 조성에서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
본 명세서에서, 각각 같은 원소를 포함한 산화질화물과 질화산화물이 기재된 경우, 산화질화물에는 질화산화물보다 산소의 함유량이 많은 것 및 질소의 함유량이 적은 것 중 어느 한쪽 또는 양쪽을 만족시키는 재료가 포함된다. 마찬가지로, 질화산화물에는 산화질화물보다 산소의 함유량이 적은 것 및 질소의 함유량이 많은 것 중 어느 한쪽 또는 양쪽을 만족시키는 재료가 포함된다. 예를 들어 산화질화 실리콘과 질화산화 실리콘이 기재된 경우, 산화질화 실리콘에는 질화산화 실리콘보다 산소의 함유량이 많고, 또한 질소의 함유량이 적은 재료가 포함된다. 마찬가지로, 질화산화 실리콘에는 산화질화 실리콘보다 산소의 함유량이 적고, 또한 질소의 함유량이 많은 재료가 포함된다.
절연층(118)은 예를 들어 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. 또한 CVD법으로서는 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법 또는 열 CVD법 등이 있다. 또한 열 CVD법 중 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
특히 절연층(118)은 PECVD법에 의하여 형성하는 것이 바람직하다.
도 1의 (A), (B), (C), 및 도 2에는 절연층(110)의 상면 형상과 절연층(118)의 상면 형상이 실질적으로 일치하는 예를 나타내었다.
또한 본 명세서 등에서 "상면 형상이 실질적으로 일치"란, 적층된 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어 위층과 아래층이 동일한 마스크 패턴 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 그 범주에 포함한다. 다만 엄밀하게 말하면 윤곽이 중첩되지 않고 위층이 아래층의 내측에 위치하거나 위층이 아래층의 외측에 위치하는 경우도 있고, 이 경우도 "상면 형상이 실질적으로 일치"라고 한다.
절연층(130)은 절연층(118)의 상면 및 측면, 그리고 절연층(110)의 측면을 덮어 제공된다. 절연층(130)은 트랜지스터(100)를 보호하는 보호층으로서 기능한다. 절연층(130)은 개구(143a) 및 개구(143b)를 갖는다. 또한 개구(143a)는 개구(141a)의 내측에 위치하고, 개구(143b)는 개구(141b)의 내측에 위치한다. 또한 절연층(130)은 반도체층(108)의 상면과 접하는 영역을 포함하여도 좋다. 절연층(130)은 반도체층(108) 위에 단부를 갖는다고도 할 수 있다.
트랜지스터(100)는 절연층(130) 위에 도전층(120a) 및 도전층(120b)을 포함하여도 좋다. 도전층(120a) 및 도전층(120b)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(120a) 및 도전층(120b)은 각각 절연층(130)에 제공된 개구(143a) 또는 개구(143b)를 통하여 저저항 영역(108N)에 전기적으로 접속된다. 도전층(120a) 및 도전층(120b)은 각각 절연층(130)과 접하는 영역을 포함한다. 또한 도전층(120a) 및 도전층(120b)은 각각 절연층(110)과 접하는 영역 및 절연층(118)과 접하는 영역의 어느 쪽도 포함하지 않는다.
여기서, 도전층(120a) 및 도전층(120b)이 되는 도전막의 성막에 대하여 설명한다. 절연층(130) 위에 도전층(120a) 및 도전층(120b)이 되는 도전막을 성막하는 경우, 성막 장치 내에서 자외광이 발생하고, 이 자외광이 반도체층(108)에 도달함으로써, 반도체층(108) 내에 산소 결손(VO)이 형성되는 경우가 있다. 또한 반도체층(108) 내에 수소가 존재하면, 산소 결손(VO)에 수소가 들어간 상태(이하, VOH라고 표기함)가 형성되는 경우가 있다. VOH는 캐리어 발생원으로서 기능하여 트랜지스터의 전기 특성 및 신뢰성에 악영향을 미치는 경우가 있다. 특히 채널 형성 영역에서의 산소 결손(VO) 및 VOH는 적은 것이 바람직하다.
또한 처리 시에 자외광이 발생하는 장치로서는 예를 들어 처리실에서 플라스마가 발생하는 장치가 있다. 구체적으로는, 처리 시에 자외광이 발생하는 장치로서 드라이 에칭 장치, 스퍼터링 장치, 플라스마 CVD 장치 등을 들 수 있다.
절연층(130)은 자외광 투과율이 낮은 것이 바람직하다. 자외광 투과율이 낮은 절연층(130)으로 절연층(118) 및 절연층(110)을 덮음으로써, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있다. 따라서 채널 형성 영역에서의 산소 결손(VO) 및 VOH의 증가를 억제할 수 있어, 전기 특성 및 신뢰성이 양호한 트랜지스터로 할 수 있다.
또한 본 명세서 등에서 자외광이란 200nm 이상 400nm 이하의 파장 대역에 하나 이상의 피크를 갖는 광을 가리킨다.
절연층(130)은 자외광 투과율이 낮은 재료를 포함하는 것이 바람직하다. 예를 들어 절연층(130)에는 자외광을 흡수하는 재료를 적합하게 사용할 수 있다.
절연층(130)에는 유기 재료를 적합하게 사용할 수 있다. 절연층(130)에는 특히 자외광 투과율이 낮은 유기 재료를 사용하는 것이 바람직하다. 절연층(130)에는 예를 들어 광 경화성 수지 및 열 경화성 수지 중 하나 이상을 사용할 수 있다. 더 구체적으로는, 절연층(130)에는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 노볼락 수지, 및 이들 수지의 전구체 중 하나 또는 복수를 사용할 수 있다. 절연층(130)에는 상술한 복수의 재료를 적층한 것을 사용하여도 좋다. 또한 절연층(130)은 상술한 유기 재료와 무기 재료의 적층 구조를 가져도 좋다.
또한 절연층(130)에 사용되는 재료의 자외광 투과율은 낮을수록 바람직하기 때문에, 투과율의 하한값을 특별히 설정할 필요는 없다. 다만 하한값을 설정하는 경우, 예를 들어 절연층(130)에 사용되는 재료의 자외광 투과율은 0.01% 이상이 바람직하다.
200nm 이상 400nm 이하의 파장 대역에서의 절연층(130)에 사용되는 재료의 투과율은 0.01% 이상 80% 이하가 바람직하고, 0.01% 이상 75% 이하가 더 바람직하고, 0.01% 이상 70% 이하가 더욱 바람직하다.
또한 200nm 이상 350nm 이하의 파장 대역에서의 절연층(130)에 사용되는 재료의 투과율은 0.01% 이상 70% 이하가 바람직하고, 0.01% 이상 60% 이하가 더 바람직하고, 0.01% 이상 50% 이하가 더 바람직하고, 0.01% 이상 40% 이하가 더 바람직하고, 0.01% 이상 30% 이하가 더 바람직하고, 0.01% 이상 20% 이하가 더 바람직하고, 0.01% 이상 10% 이하가 더 바람직하다.
절연층(130)이 적층 구조를 갖는 경우, 이를 구성하는 층 중 적어도 하나의 투과율은 상술한 범위 내에 있는 것이 바람직하다.
또한 재료의 두께가 두꺼울수록 투과율은 낮아지기 때문에, 본 명세서 등에서 재료의 투과율로서는 두께가 2μm일 때의 투과율을 사용한다. 또한 재료의 두께가 2μm 미만일 때의 투과율이 어떤 값인 경우, 두께가 2μm일 때의 투과율은 상기 값 이하이라고 할 수 있다.
개구(141a), 개구(143a), 및 그 근방의 확대도를 도 3의 (A) 및 (B)에 나타내었다. 도 3의 (A)는 상면도이고, 도 3의 (B)는 도 3의 (A)에 나타낸 일점쇄선 D1-D2를 따르는 절단면의 단면도에 상당한다. 또한 도면이 복잡해지는 것을 피하기 위하여, 도 3의 (B)에서는 해칭을 생략하였다. 개구(141b) 및 개구(143b)에 대해서는 개구(141a) 및 개구(143a)의 기재를 참조할 수 있기 때문에, 자세한 설명은 생략한다.
개구(141a) 및 개구(143a)를 가로지르는 임의의 직선에서, 개구(143a)의 바닥부의 폭(143W)의 값은 개구(141a)의 바닥부의 폭(141W)의 값보다 작은 것이 바람직하다. 또한 저저항 영역(108N)에서, 절연층(130)이 접하는 영역의 폭(151)은 50nm 이상 3000nm 이하가 바람직하고, 100nm 이상 2500nm 이하가 더 바람직하고, 200nm 이상 2000nm 이하가 더 바람직하고, 300nm 이상 1500nm 이하가 더 바람직하고, 300nm 이상 1200nm 이하가 더 바람직하고, 300nm 이상 1000nm 이하가 더 바람직하고, 400nm 이상 1000nm 이하가 더 바람직하고, 400nm 이상 800nm 이하가 더 바람직하고, 450nm 이상 800nm 이하가 더 바람직하다.
폭(151)의 값이 작으면, 자외광을 저감하는 효과가 불충분해져, 트랜지스터(100)의 전기 특성 및 신뢰성이 악화되는 경우가 있다. 한편, 폭(151)의 값이 크면, 트랜지스터(100)의 크기가 커지는 경우가 있다. 폭(151)의 값을 상술한 범위 내로 함으로써, 전기 특성 및 신뢰성이 양호하고 미세한 트랜지스터로 할 수 있다. 또한 폭(151)의 값은 절연층(130)의 형성에 사용되는 장치의 위치 맞춤의 정밀도를 고려하여 결정하면 좋다.
또한 자외광 투과율이 낮은 재료를 절연층(130)에 사용함으로써, 폭(151)의 값이 작아도 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있다. 폭(151)의 값을 크게 할 수 있는 경우에는, 자외광 투과율이 높은 재료를 절연층(130)에 사용하여도 좋다. 또한 폭(151)의 값은 절연층(130)에 사용되는 재료의 투과율에 따라 결정하여도 좋다. 절연층(130)에 사용되는 재료는 폭(151)의 값에 따라 결정하여도 좋다.
200nm 이상 400nm 이하의 파장 대역에서의 절연층(130)의 투과율은 0.01% 이상 80% 이하가 바람직하고, 0.01% 이상 75% 이하가 더 바람직하고, 0.01% 이상 70% 이하가 더욱 바람직하다.
또한 200nm 이상 350nm 이하의 파장 대역에서의 절연층(130)의 투과율은 0.01% 이상 70% 이하가 바람직하고, 0.01% 이상 60% 이하가 더 바람직하고, 0.01% 이상 50% 이하가 더 바람직하고, 0.01% 이상 40% 이하가 더 바람직하고, 0.01% 이상 30% 이하가 더 바람직하고, 0.01% 이상 20% 이하가 더 바람직하고, 0.01% 이상 10% 이하가 더 바람직하다.
절연층(130)을 투과하는 자외광의 양은 적을수록 바람직하기 때문에, 개구(141a)에서 절연층(130)의 두께가 최소가 되는 영역의 투과율이 상술한 범위 내에 있는 것이 바람직하고, 마찬가지로 개구(141b)에서 절연층(130)의 두께가 최소가 되는 영역의 투과율이 상술한 범위 내에 있는 것이 바람직하다.
절연층(110)의 단부는 테이퍼 형상을 갖는 것이 바람직하다. 구체적으로는, 절연층(110)의 단부의 각 θ1은 90° 미만이 바람직하다. 각 θ1은 45° 이상 90° 미만이 바람직하고, 50° 이상 85° 이하가 더 바람직하고, 55° 이상 85° 이하가 더 바람직하고, 60° 이상 85° 이하가 더 바람직하고, 60° 이상 80° 이하가 더 바람직하고, 65° 이상 80° 이하가 더 바람직하고, 70° 이상 80° 이하가 더 바람직하다. 절연층(110)의 단부의 각 θ1을 상술한 범위 내로 함으로써, 절연층(110) 위에 형성되는 층(예를 들어 절연층(130))의 단차 피복성이 향상되어, 상기 층에 단절 또는 공동(void) 등의 문제가 발생하는 것을 억제할 수 있다.
마찬가지로, 절연층(130)의 단부는 테이퍼 형상을 갖는 것이 바람직하다. 구체적으로는, 절연층(130)의 단부의 각 θ2는 90° 미만이 바람직하다. 각 θ2는 45° 이상 90° 미만이 바람직하고, 50° 이상 85° 이하가 더 바람직하고, 55° 이상 85° 이하가 더 바람직하고, 60° 이상 85° 이하가 더 바람직하고, 60° 이상 80° 이하가 더 바람직하고, 65° 이상 80° 이하가 더 바람직하고, 70° 이상 80° 이하가 더 바람직하다. 절연층(130)의 단부의 각 θ2를 상술한 범위 내로 함으로써, 절연층(130) 위에 형성되는 층(예를 들어 도전층(120a) 및 도전층(120b))의 단차 피복성이 향상되어, 상기 층에 단절 또는 공동 등의 문제가 발생하는 것을 억제할 수 있다.
또한 본 명세서 등에서 층의 단부의 각이란, 상기 층의 측면과 상기 층의 피 형성면이 이루는 각을 가리킨다.
여기서, 반도체층(108)에 대한 자외광의 영향에 대하여 설명한다.
도전층(120a) 및 도전층(120b)을 형성하기 전의 트랜지스터(100)의 단면도를 도 4의 (A)에 나타내었다. 도 4의 (A)에서 일점쇄선으로 둘러싼 영역 Q의 확대도를 도 4의 (B)에 나타내었다. 도 4의 (B)에서는, 도전층(120a) 및 도전층(120b)이 되는 도전막을 성막하는 경우에 성막 장치 내에서 발생하는 자외광을 테두리가 흑색인 백색 화살표로 나타내었으며, 자외광이 개구(141a) 및 개구(143a) 내에 침입하는 상태를 모식적으로 나타내고 있다.
도 4의 (B)에 나타낸 바와 같이, 자외광이 개구(143a) 내에 침입한 경우, 자외광이 절연층(130)에 입사하면 이는 절연층(130)에 의하여 흡수되기 때문에, 반도체층(108)에 도달하는 것이 억제된다. 따라서 반도체층(108)에는 개구(143a)에서 반도체층(108)이 노출된 영역에 직접 입사하는 자외광만이 도달하므로, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있다.
비교예의 트랜지스터를 도 5의 (A) 및 (B)에 나타내었다. 도 5의 (A)는 비교예의 트랜지스터의 단면도이다. 도 5의 (A)에서 일점쇄선으로 둘러싼 영역 R의 확대도를 도 5의 (B)에 나타내었다.
도 5의 (A) 및 (B)에 나타낸 비교예의 트랜지스터에서는, 절연층(130)이 갖는 개구(143a) 및 개구(143b)가 절연층(118) 위에 제공된다. 비교예의 트랜지스터에서는 본 발명의 일 형태의 트랜지스터와 달리, 절연층(130)이 절연층(110)의 측면 및 절연층(118)의 측면을 덮지 않고, 개구(143a) 및 개구(143b)에서 절연층(110)의 측면 및 절연층(118)의 측면이 노출되어 있다.
도 5의 (B)에 나타낸 바와 같이, 개구(141a) 내에 입사한 자외광은 절연층(110) 또는 절연층(118)을 투과한다. 또한 상기 자외광은 절연층(110)과 절연층(118) 또는 반도체층(108)의 계면에서 굴절되어 반도체층(108)에 도달하는 경우가 있다. 따라서 비교예의 트랜지스터에서는 본 발명의 일 형태인 트랜지스터보다 반도체층(108)에 도달하는 자외광의 양이 많아진다.
본 발명의 일 형태인 트랜지스터(100)는 절연층(130)이 절연층(110)의 측면 및 절연층(118)의 측면을 덮음으로써, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있어, 전기 특성 및 신뢰성이 양호한 트랜지스터로 할 수 있다.
도 1의 (A) 등에는, 개구(143a) 및 개구(143b)에서 각각 폭(151)이 실질적으로 같은 값을 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 개구(143a)에서 폭(151)이 다른 값을 가져도 좋다. 마찬가지로, 개구(143b)에서 폭(151)이 다른 값을 가져도 좋다.
개구(141a), 개구(143a), 및 그 근방의 확대도를 도 6의 (A) 및 (B)에 나타내었다. 도 6의 (A)는 상면도이고, 도 6의 (B)는 도 6의 (A)에 나타낸 일점쇄선 D1-D2를 따르는 절단면의 단면도에 상당한다. 또한 도면이 복잡해지는 것을 피하기 위하여, 도 6의 (B)에서는 해칭을 생략하였다.
도 6의 (A) 및 (B)에 나타낸 바와 같이, 개구(143a)에서 폭(151)이 다른 값을 가져도 좋다. 또한 개구(143a) 및 개구(143b)에서, 각각의 최소의 폭(151)의 값이 상술한 범위 내에 있는 것이 바람직하다. 또한 개구(143a)와 개구(143b)에서 폭(151)의 값이 달라도 좋다.
도 3의 (B)에는 절연층(110)의 단부의 각 θ1과 절연층(130)의 단부의 각 θ2가 실질적으로 같은 값을 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 각 θ1과 각 θ2는 서로 다른 값을 가져도 좋다.
개구(141a), 개구(143a), 및 그 근방의 확대도를 도 7에 나타내었다. 상면도에 대해서는 도 3의 (A)를 참조할 수 있다. 도 7은 도 3의 (A)에 나타낸 일점쇄선 D1-D2를 따르는 절단면의 단면도에 상당한다. 또한 도면이 복잡해지는 것을 피하기 위하여, 도 7에서는 해칭을 생략하였다.
도 7에 나타낸 바와 같이, 절연층(110)의 단부의 각 θ1과 절연층(130)의 단부의 각 θ2는 서로 다른 값을 가져도 좋다. 예를 들어 각 θ2는 각 θ1보다 큰 값을 가질 수 있다. 각 θ2가 각 θ1보다 큰 값을 가짐으로써, 절연층(130) 위에 형성되는 층(예를 들어 도전층(120a))의 단차 피복성이 향상되어, 이 층에 단절 또는 공동 등의 문제가 발생하는 것을 억제할 수 있다.
또한 도 1의 (A) 등에는, 개구(141a), 개구(141b), 개구(143a), 및 개구(143b)가 평면에서 보았을 때 모서리가 원호 형상인 직사각형을 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 개구(141a), 개구(141b), 개구(143a), 및 개구(143b)는 직사각형, 다각형, 원형, 또는 타원형이어도 좋다. 또한 개구(141a), 개구(141b), 개구(143a), 및 개구(143b)는 곡선과 직선이 조합된 형상을 가져도 좋다.
반도체층(108)에 사용되는 반도체 재료의 결정성은 특별히 한정되지 않고, 비정질 반도체, 단결정 반도체, 및 단결정 이외의 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 또는 일부에 결정 영역을 포함한 반도체) 중 어느 것을 사용하여도 좋다. 단결정 반도체 또는 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성의 열화를 억제할 수 있기 때문에 바람직하다.
반도체층(108)은 금속 산화물(산화물 반도체라고도 함)을 포함하는 것이 바람직하다. 또는 반도체층(108)은 실리콘을 포함하여도 좋다. 실리콘으로서는 비정질 실리콘, 결정성 실리콘(저온 폴리실리콘, 단결정 실리콘 등) 등을 들 수 있다.
반도체층(108)에 금속 산화물을 사용하는 경우, 예를 들어 인듐과, 원소 M(원소 M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)과, 아연을 포함하는 것이 바람직하다. 특히 원소 M은 알루미늄, 갈륨, 이트륨, 및 주석 중에서 선택된 1종류 또는 복수 종류인 것이 바람직하다.
특히 반도체층(108)에 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 산화물(이하, IGZO라고도 표기함)을 사용하는 것이 바람직하다.
반도체층(108)에는, 인듐, 갈륨, 및 아연에 더하여, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중 하나 또는 복수를 포함한 산화물을 사용할 수도 있다. 특히 반도체층에 인듐, 갈륨, 및 아연에 더하여, 주석, 알루미늄, 및 실리콘 중 하나 또는 복수를 포함한 산화물을 사용하면, 높은 전계 효과 이동도가 실현된 트랜지스터로 할 수 있기 때문에 바람직하다.
반도체층(108)이 In-M-Zn 산화물인 경우, 원소 M에 대한 In의 원자수비가 1 이상인 것이 바람직하다. 구체적으로는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5, In:M:Zn=10:1:3, In:M:Zn=10:1:6, In:M:Zn=10:1:8 등을 들 수 있다. 또한 상기에서 원소 M으로서 2종류 이상의 원소를 포함하는 경우, 상기 원자수비에서의 M의 비율은 상기 2종류 이상의 금속 원소의 원자수의 합에 대응하는 것으로 한다.
또한 원자수비가 In:M:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In을 4로 하였을 때 M이 1 이상 3 이하이고, Zn이 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:M:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In을 5로 하였을 때 M이 0.1보다 크고 2 이하이고, Zn이 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:M:Zn=1:1:1 또는 그 근방이라고 기재된 경우, In을 1로 하였을 때 M이 0.1보다 크고 2 이하이고, Zn이 0.1보다 크고 2 이하인 경우를 포함한다.
여기서, 반도체층(108)의 조성에 대하여 설명한다. 반도체층(108)은 적어도 인듐과 산소를 포함한 금속 산화물을 포함하는 것이 바람직하다. 또한 반도체층(108)은 이들에 더하여 아연을 포함하여도 좋다. 또한 반도체층(108)은 갈륨을 포함하여도 좋다.
여기서, 반도체층(108)의 조성은 트랜지스터(100)의 전기 특성 및 신뢰성에 크게 영향을 미친다. 예를 들어 반도체층(108) 내의 인듐의 함유량을 높게 함으로써, 캐리어 이동도가 향상되고, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다.
여기서, 트랜지스터의 신뢰성을 평가하는 지표 중 하나로서, 게이트에 전계를 인가한 상태를 유지하는 게이트 바이어스 스트레스 시험(GBT: Gate Bias Stress Test)이 있다. 그 중에서도, 소스 전위 및 드레인 전위에 대하여 양의 전위를 게이트에 공급한 상태를 고온하에서 유지하는 시험을 PBTS(Positive Bias Temperature Stress) 시험이라고 부르고, 음의 전위를 게이트에 공급한 상태를 고온하에서 유지하는 시험을 NBTS(Negative Bias Temperature Stress) 시험이라고 부른다. 또한 백색 LED광 등의 광을 조사한 상태에서 수행하는 PBTS 시험을 PBTIS(Positive Bias Temperature Illumination Stress) 시험이라고 부르고, 백색 LED광 등의 광을 조사한 상태에서 수행하는 NBTS 시험을 NBTIS(Negative Bias Temperature Illumination Stress) 시험이라고 부른다.
특히 산화물 반도체를 사용한 n형 트랜지스터에서는, 트랜지스터를 온 상태(전류를 흘리는 상태)로 할 때 게이트에 양의 전위가 공급되기 때문에, PBTS 시험에서의 문턱 전압의 변동량이 트랜지스터의 신뢰성의 지표로서 주목해야 할 중요한 항목 중 하나가 된다.
여기서, 반도체층(108)의 조성에서 갈륨을 포함하지 않거나 갈륨의 함유율이 낮은 금속 산화물막을 사용함으로써, PBTS 시험에서의 문턱 전압의 변동량을 작게 할 수 있다. 또한 갈륨을 포함하는 경우에는, 반도체층(108)의 조성에서 인듐의 함유량보다 갈륨의 함유량이 적은 것이 바람직하다. 이에 의하여, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
PBTS 시험에서의 문턱 전압의 변동의 요인 중 하나로서, 반도체층과 게이트 절연층의 계면 또는 계면 근방에서의 결함 준위를 들 수 있다. 결함 준위 밀도가 높아질수록 PBTS 시험에서의 열화가 현저해진다. 반도체층에서 게이트 절연층과 접하는 부분에서의 갈륨의 함유량을 적게 함으로써, 상기 결함 준위의 생성을 억제할 수 있다.
갈륨을 포함하지 않거나 갈륨의 함유량을 적게 하는 것에 의하여 PBTS 열화를 억제할 수 있는 이유로서는 예를 들어 다음을 생각할 수 있다. 반도체층(108)에 포함되는 갈륨은 다른 금속 원소(예를 들어 인듐 또는 아연)에 비하여 산소를 유인하기 쉬운 성질을 갖는다. 그러므로 갈륨을 많이 포함한 금속 산화물막과 산화물을 포함한 절연층(110)의 계면에서, 갈륨이 절연층(110) 내의 과잉 산소와 결합됨으로써, 캐리어(여기서는 전자)의 트랩 사이트가 발생되기 쉬워지는 것으로 추정된다. 그러므로 게이트에 양의 전위를 공급한 경우에, 반도체층과 게이트 절연층의 계면에 캐리어가 트랩됨으로써, 문턱 전압이 변동되는 것으로 생각된다.
더 구체적으로는, 반도체층(108)에 In-Ga-Zn 산화물을 사용한 경우, In의 원자수비가 Ga의 원자수비보다 높은 금속 산화물막을 반도체층(108)에 적용할 수 있다. 또한 Zn의 원자수비가 Ga의 원자수비보다 높은 금속 산화물막을 사용하는 것이 더 바람직하다. 바꿔 말하면, 금속 원소의 원자수비가 In>Ga 및 Zn>Ga의 양쪽을 만족시키는 금속 산화물막을 반도체층(108)에 적용하는 것이 바람직하다.
예를 들어 반도체층(108)으로서 금속 원소의 원자수비가 In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=10:1:3, In:Ga:Zn=10:1:6, In:Ga:Zn=10:1:8, In:Ga:Zn=5:2:5, 또는 이들의 근방인 금속 산화물막을 사용할 수 있다.
반도체층(108)으로서 인듐 및 갈륨을 포함한 금속 산화물막을 사용한 경우, 금속 산화물에 포함되는 금속 원소의 원자수에 대한 갈륨의 원자수의 비율(원자수비)을 0보다 크고 50% 미만, 바람직하게는 0.05% 이상 30% 이하, 더 바람직하게는 0.1% 이상 15% 이하, 더욱 바람직하게는 0.1% 이상 5% 이하로 할 수 있다. 또한 반도체층(108)이 갈륨을 포함하면, 산소 결손이 발생하기 어려워지는 등의 효과가 나타난다.
반도체층(108)에 갈륨을 포함하지 않는 금속 산화물막을 적용하여도 좋다. 예를 들어 반도체층(108)에는 In-Zn 산화물을 적용할 수 있다. 이때, 금속 산화물막에 포함되는 금속 원소의 원자수에 대한 In의 원자수비를 높게 함으로써, 트랜지스터의 전계 효과 이동도를 높일 수 있다. 한편, 금속 산화물에 포함되는 금속 원소의 원자수에 대한 Zn의 원자수비를 높게 하면, 결정성이 높은 금속 산화물막이 되기 때문에, 트랜지스터의 전기 특성의 변동이 억제되어 신뢰성을 높일 수 있다. 또한 반도체층(108)에는 산화 인듐 등의 갈륨 및 아연을 포함하지 않는 금속 산화물막을 적용하여도 좋다. 갈륨을 전혀 포함하지 않는 금속 산화물막을 사용함으로써, 특히 PBTS 시험에서의 문턱 전압의 변동을 매우 작게 할 수 있다.
예를 들어 반도체층(108)에는 인듐과 아연을 포함한 산화물을 사용할 수 있다. 이때, 금속 원소의 원자수비가 예를 들어 In:Zn=2:3, In:Zn=4:1, 또는 이들의 근방인 금속 산화물막을 사용할 수 있다.
본 발명의 일 형태의 트랜지스터(100)에서는, 반도체층(108)에 갈륨의 함유량이 적은 금속 산화물막 또는 갈륨을 포함하지 않는 금속 산화물막을 적용하고, 또한 반도체층(108)의 상면과 접하는 절연층(110)으로서 반도체층(108)에 대한 대미지가 저감된 성막 방법으로 형성된 막이 사용되어 있다. 그러므로 반도체층(108)과 절연층(110)의 계면에서의 결함 준위 밀도가 감소되어, 신뢰성이 높은 트랜지스터(100)로 할 수 있다.
또한 여기서는 대표적으로 갈륨에 대하여 설명하였지만, 갈륨 대신에 원소 M(M은 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)을 사용한 경우에도 적용할 수 있다. 특히 M은 갈륨, 알루미늄, 이트륨, 및 주석 중에서 선택된 1종류 또는 복수 종류인 것이 바람직하다.
특히 반도체층(108)에는 In의 원자수비가 원소 M의 원자수비보다 높은 금속 산화물막을 적용하는 것이 바람직하다. 또한 Zn의 원자수비가 원소 M의 원자수비보다 높은 금속 산화물막을 적용하는 것이 바람직하다.
반도체층(108)으로서는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다. 예를 들어 후술하는 CAAC(c-axis aligned crystal) 구조, nc(nano crystal) 구조, 다결정 구조, 미결정 구조 등을 갖는 금속 산화물막을 사용할 수 있다. 결정성을 갖는 금속 산화물막을 반도체층(108)으로서 사용함으로써, 반도체층(108) 내의 결함 준위 밀도를 감소시킬 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
반도체층(108)은 결정성이 높을수록 막 내의 결함 준위 밀도가 감소될 수 있다. 한편, 결정성이 낮은 금속 산화물막을 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
금속 산화물막을 스퍼터링법에 의하여 성막하는 경우, 성막 시의 기판 온도(스테이지 온도)가 높을수록, 결정성이 더 높은 금속 산화물막을 성막할 수 있다. 또한 성막 시에 사용되는 성막 가스 전체에 대한 산소 가스의 유량의 비율(산소 유량비라고도 함)이 높을수록, 결정성이 더 높은 금속 산화물막을 성막할 수 있다. 이와 같이, 성막되는 금속 산화물막의 결정성은 기판 온도와 성막 가스에서의 산소 유량비에 의하여 제어할 수 있다.
반도체층(108)의 저저항 영역(108N)은 불순물 원소를 포함한 영역이어도 좋다. 상기 불순물 원소로서는 예를 들어 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 또는 희가스 등이 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 저저항 영역(108N)은 특히 붕소 또는 인을 포함하는 것이 바람직하다. 또한 이들 원소를 2개 이상 포함하여도 좋다.
저저항 영역(108N)에 불순물을 첨가하는 처리는 도전층(112)을 마스크로서 사용하여 절연층(110)을 통하여 수행할 수 있다.
저저항 영역(108N)은 불순물 농도가 1×1019atoms/cm3 이상 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상 1×1022atoms/cm3 이하인 영역을 포함하는 것이 바람직하다.
저저항 영역(108N)에 포함되는 불순물의 농도는 예를 들어 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 또는 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 등의 분석법에 의하여 분석할 수 있다. XPS 분석을 사용하는 경우에는, 표면 측 또는 이면 측으로부터의 이온 스퍼터링과 XPS 분석을 조합함으로써, 깊이 방향의 농도 분포를 분석할 수 있다.
저저항 영역(108N)에서 불순물 원소는 산화된 상태로 존재하는 것이 바람직하다. 예를 들어 불순물 원소로서 붕소, 인, 마그네슘, 알루미늄, 및 실리콘 등의 산화되기 쉬운 원소를 사용하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 반도체층(108) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 나중의 공정에서 높은 온도(예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상)가 가해진 경우에도 이탈이 억제된다. 또한 불순물 원소가 반도체층(108) 내의 산소를 빼앗음으로써, 저저항 영역(108N) 내에 많은 산소 결손이 생성된다. 이 산소 결손과 막 내의 수소가 결합됨으로써 캐리어 공급원이 되기 때문에, 저저항 영역(108N)은 매우 저항이 낮은 상태가 된다.
예를 들어 불순물 원소로서 붕소를 사용한 경우, 저저항 영역(108N)에 포함되는 붕소는 산소와 결합된 상태로 존재할 수 있다. 이것은 XPS 분석에서 B2O3 결합에 기인한 스펙트럼 피크가 관측되는 것으로부터 확인할 수 있다. 또한 XPS 분석에서 붕소 원소가 단체로 존재하는 상태에 기인한 스펙트럼 피크가 관측되지 않거나, 측정 하한 부근에 관측되는 백그라운드 노이즈에 묻힐 정도로 피크 강도가 매우 작아진다.
게이트 절연층으로서 기능하는 절연층(110)은 반도체층(108)의 채널 형성 영역과 접하는 영역, 즉 도전층(112)과 중첩되는 영역을 포함한다. 또한 절연층(110)은 반도체층(108)의 저저항 영역(108N)과 접하고 도전층(112)과 중첩되지 않은 영역을 포함한다.
반도체층(108)과 접하는 절연층(110)은 산화물 절연막을 포함하는 것이 바람직하다. 또한 절연층(110)은 화학량론적 조성보다 산소를 과잉으로 포함한 영역을 포함하는 것이 더 바람직하다. 바꿔 말하면, 절연층(110)은 산소를 방출할 수 있는 절연막을 포함하는 것이 바람직하다. 예를 들어 산소를 포함하는 분위기에서 절연층(110)을 형성하는 것, 성막 후의 절연층(110)에 대하여 산소를 포함하는 분위기에서 가열 처리를 수행하는 것, 플라스마 처리 등을 수행하는 것, 또는 절연층(110) 위에 산소를 포함하는 분위기에서 산화물막을 성막하는 것 등에 의하여, 절연층(110) 내에 산소를 공급할 수도 있다.
절연층(110)은 절연층(118)의 형성에 사용할 수 있는 방법을 사용하여 형성할 수 있다. 특히 절연층(110)은 PECVD법에 의하여 형성하는 것이 바람직하다.
절연층(110)에서 저저항 영역(108N)과 중첩되는 영역에는 상술한 불순물 원소가 포함되는 경우가 있다. 이때, 저저항 영역(108N)과 마찬가지로, 절연층(110) 내의 불순물 원소도 산소와 결합된 상태로 존재하는 것이 바람직하다. 이러한 산화되기 쉬운 원소는 절연층(110) 내의 산소와 결합되어 산화된 상태로 안정적으로 존재할 수 있기 때문에, 나중의 공정에서 높은 온도가 가해진 경우에도 이탈이 억제된다. 또한 특히 절연층(110) 내에 가열에 의하여 이탈될 수 있는 산소(과잉 산소라고도 함)가 포함되는 경우에는, 상기 과잉 산소와 불순물 원소가 결합되어 안정화되기 때문에, 절연층(110)으로부터 저저항 영역(108N)에 산소가 공급되는 것을 억제할 수 있다. 또한 산화된 상태의 불순물 원소가 포함되는 절연층(110)의 일부는 산소가 확산되기 어려운 상태가 되기 때문에, 절연층(110)보다 위쪽으로부터 상기 절연층(110)을 통하여 저저항 영역(108N)에 산소가 공급되는 것이 억제되고, 저저항 영역(108N)의 저항이 높아지는 것도 방지될 수 있다.
도전층(112)을 금속 또는 합금을 포함한 도전막을 사용하여 형성한 경우, 전기 저항이 억제될 수 있기 때문에 바람직하다. 또한 도전층(112)으로서는 산화물을 포함한 도전막을 사용하여도 좋다.
도전층(120a) 및 도전층(120b)이 되는 도전막을 성막하는 경우와 마찬가지로, 도전층(112)이 되는 도전막을 성막하는 경우에는 성막 장치 내에서 자외광이 발생하는 경우가 있다. 상기 자외광이 절연층(110)을 투과하고 반도체층(108)에 도달하면, 반도체층(108) 내의 산소 결손(VO) 및 VOH가 증가하는 경우가 있다. 특히 채널 형성 영역에서의 산소 결손(VO) 및 VOH는 트랜지스터의 전기 특성 및 신뢰성에 악영향을 미치는 경우가 있다. 따라서 도전층(112)이 되는 도전막을 성막하는 경우에도, 반도체층(108)에 도달하는 자외광의 양은 적은 것이 바람직하다.
도전층(112)이 되는 도전막을 성막하기 전의 트랜지스터(100)의 단면도를 도 8의 (A)에 나타내었다. 도 8의 (A)에서는, 도전층(112)이 되는 도전막을 성막하는 경우에 성막 장치 내에서 발생하는 자외광을 테두리가 흑색인 백색 화살표로 나타내었으며, 자외광이 절연층(110)을 투과하고 반도체층(108)에 도달하는 상태를 모식적으로 나타내고 있다.
반도체층(108)에 도달하는 자외광의 양은 자외광의 강도(조도라고도 함)와, 상기 자외광이 반도체층(108)에 도달하는 시간의 곱으로 결정된다. 즉 자외광의 강도가 높으면 반도체층(108)에 도달하는 자외광의 양이 많아지고, 반도체층(108)에 자외광이 도달하는 시간이 길면 자외광의 양이 많아진다. 도전층(112)이 되는 도전막을 성막하는 성막 장치 내에서 자외광이 발생하는 경우, 도전층(112)에는 자외광 투과율이 낮은 재료를 적용하는 것이 바람직하다. 투과율이 낮은 재료를 도전층(112)에 적용한 경우, 어느 정도의 두께를 갖는 도전층(112)이 되는 도전막이 반도체층(108) 위에 성막되면, 상기 도전막에 의하여 자외광이 차폐되므로, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있다.
도 8의 (B)는 도전층(112)이 되는 도전막(112m)의 두께가 자외광을 차폐할 수 있는 두께에 도달하지 않은, 성막 초기의 상태를 모식적으로 나타낸 도면이다. 도전막(112m)의 두께가 자외광을 차폐할 수 있는 두께에 도달하기 전에는, 자외광은 도전막(112m)을 투과하고 반도체층(108)에 도달한다. 도 8의 (C)는 도전막(112m)의 두께가 자외광을 차폐할 수 있는 두께에 도달한 후의 상태를 모식적으로 나타낸 도면이다. 도전막(112m)의 두께가 자외광을 차폐할 수 있는 두께에 도달한 후에는, 자외광은 도전막(112m)에 의하여 차폐되어 반도체층(108)에 도달하지 않는다.
이어서, 도전막의 성막 조건에 대하여 설명한다. 도전막의 성막 시의 파워가 높으면, 발생하는 자외광의 강도가 높아지는 경우가 있다. 그러나 성막 시의 파워를 높게 하면, 성막 속도가 빨라지기 때문에, 자외광을 차폐할 수 있는 두께를 갖는 도전막이 형성되는 데 걸리는 시간을 짧게 할 수 있다. 따라서 반도체층(108)에 자외광이 도달하는 시간이 짧아져, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있다.
또한 도전막의 성막 시의 파워가 낮으면, 성막 속도가 느려지기 때문에, 자외광을 차폐할 수 있는 두께를 갖는 도전막이 형성되는 데 걸리는 시간이 길어지는 경우가 있다. 그러나 성막 시의 파워를 낮게 하면, 발생하는 자외선의 강도가 낮아져, 반도체층(108)에 도달하는 자외광의 양이 감소되는 경우가 있다. 따라서 성막 시의 파워는 발생하는 자외광의 강도 및 성막 속도를 고려하여, 반도체층(108)에 도달하는 자외광의 양이 감소되도록 설정하면 좋다. 여기서는 성막 시의 파워를 예로 들어 설명하였지만, 파워 이외의 조건(예를 들어 압력)도 마찬가지로, 발생하는 자외선의 강도 및 성막 속도를 고려하여 설정하는 것이 바람직하다.
도전층(112)이 적층 구조를 갖는 경우에 대하여 설명한다. 여기서는, 도전층(112)이 2층의 적층 구조를 갖고, 도전층(112)이 되는 도전막이 제 1 도전막과, 제 1 도전막 위의 제 2 도전막의 적층 구조를 갖는 구성을 예로 들어 설명한다.
상술한 바와 같이, 제 1 도전막은 반도체층(108)에 도달하는 자외광의 양이 감소되는 조건을 사용하여 성막하는 것이 바람직하다. 또한 제 1 도전막에는 자외광을 차폐할 수 있는 재료 및 두께를 적용하는 것이 바람직하다. 제 2 도전막의 성막 시에 제 1 도전막이 자외광을 차폐함으로써, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있다. 제 1 도전막에는 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로서 포함한 합금, 및 상술한 금속 원소를 조합한 합금 중 하나 또는 복수를 사용할 수 있다.
제 1 도전막의 자외광 투과율은 낮을수록 바람직하기 때문에, 투과율의 하한값을 특별히 설정할 필요는 없다. 다만 하한값을 설정하는 경우, 예를 들어 제 1 도전막의 자외광 투과율은 0.01% 이상이 바람직하다.
200nm 이상 400nm 이하의 파장 대역에서의 제 1 도전막의 투과율은 0.01% 이상 80% 이하가 바람직하고, 0.01% 이상 75% 이하가 더 바람직하고, 0.01% 이상 70% 이하가 더욱 바람직하다.
또한 200nm 이상 350nm 이하의 파장 대역에서의 제 1 도전막의 투과율은 0.01% 이상 70% 이하가 바람직하고, 0.01% 이상 60% 이하가 더 바람직하고, 0.01% 이상 50% 이하가 더 바람직하고, 0.01% 이상 40% 이하가 더 바람직하고, 0.01% 이상 30% 이하가 더 바람직하고, 0.01% 이상 20% 이하가 더 바람직하고, 0.01% 이상 10% 이하가 더 바람직하다.
제 1 도전막의 두께는 자외광 투과율이 상술한 범위 내에 위치하도록 설정되는 것이 바람직하다. 또한 제 1 도전막의 두께는 게이트 전극으로서 기능하는 도전층(112)에 요구되는 저항을 고려하여 설정되는 것이 바람직하다. 또한 제 1 도전막을 두껍게 하면, 도전층(112)이 두꺼워지기 때문에, 도전층(112) 위에 형성되는 절연층(118)에 단절 또는 공동 등의 문제가 발생하는 경우가 있다. 제 1 도전막의 두께는 20nm 이상 200nm 이하가 바람직하고, 30nm 이상 150nm 이하가 더 바람직하고, 40nm 이상 120nm 이하가 더 바람직하고, 50nm 이상 100nm 이하가 더 바람직하고, 70nm 이상 100nm 이하가 더 바람직하다. 제 1 도전막의 두께를 상술한 범위 내로 함으로써, 반도체층(108)에 도달하는 자외광의 양을 줄일 수 있고, 또한 절연층(118)의 단차 피복성이 향상되어, 절연층(118)에 단절 또는 공동 등의 문제가 발생하는 것을 억제할 수 있다.
상술한 구성예 1과 일부의 구성이 다른 트랜지스터의 구성예에 대하여 설명한다. 또한 이하에서는 구성예 1과 중복되는 부분에 대해서는 설명을 생략하는 경우가 있다. 또한 이하에서 제시하는 도면에서, 구성예 1과 같은 기능을 갖는 부분은 같은 해칭 패턴으로 표시하고, 부호를 붙이지 않은 경우도 있다.
<구성예 2>
도 9의 (A)는 트랜지스터(100A)의 상면도이고, 도 9의 (B)는 트랜지스터(100A)의 채널 길이 방향의 단면도이다. 또한 트랜지스터(100A)의 채널 폭 방향의 단면도에 대해서는 도 1의 (C)를 참조할 수 있다. 또한 도 9의 (B)에서 일점쇄선으로 둘러싼 영역 S의 확대도를 도 10에 나타내었다.
트랜지스터(100A)는 절연층(110)의 상면 형상과 절연층(118)의 상면 형상이 일치하지 않는 점이 도 1의 (A) 등에 나타낸 트랜지스터(100)와 주로 다르다.
절연층(110)은 저저항 영역(108N)과 중첩되는 영역에 개구(145a) 및 개구(145b)를 갖는다. 절연층(118)은 저저항 영역(108N)과 중첩되는 영역에 개구(147a) 및 개구(147b)를 갖는다. 또한 개구(145a)는 개구(147a)의 내측에 위치하고, 개구(145b)는 개구(147b)의 내측에 위치한다.
절연층(130)은 절연층(118)의 상면 및 측면, 그리고 절연층(110)의 상면 및 측면을 덮어 제공된다. 절연층(130)은 개구(143a) 및 개구(143b)를 갖고, 개구(143a)는 개구(145a)의 내측에 위치하고, 개구(143b)는 개구(145b)의 내측에 위치한다.
개구(143a), 개구(145a), 개구(147a), 및 그 근방의 확대도를 도 11의 (A) 및 (B)에 나타내었다. 도 11의 (A)는 상면도이고, 도 11의 (B)는 도 11의 (A)에 나타낸 일점쇄선 D1-D2를 따르는 절단면의 단면도에 상당한다. 또한 도면이 복잡해지는 것을 피하기 위하여, 도 11의 (B)에서는 해칭을 생략하였다.
개구(143a), 개구(145a), 및 개구(147a)를 가로지르는 임의의 직선에서, 개구(145a)의 바닥부의 폭(145W)의 값은 개구(147a)의 바닥부의 폭(147W)의 값보다 작은 것이 바람직하다. 이러한 구성으로 함으로써, 절연층(118) 및 절연층(110) 위에 형성되는 층(예를 들어 절연층(130))의 단차 피복성이 향상되어, 상기 층에 단절 또는 공동 등의 문제가 발생하는 것을 억제할 수 있다. 또한 개구(143a)의 바닥부의 폭(143W)의 값은 개구(145a)의 바닥부의 폭(145W)의 값보다 작은 것이 바람직하다.
각 θ1, 각 θ2, 및 폭(151)에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
<구성예 3>
도 12의 (A)는 트랜지스터(100B)의 채널 길이 방향의 단면도이고, 도 12의 (B)는 트랜지스터(100B)의 채널 폭 방향의 단면도이다. 또한 트랜지스터(100B)의 상면도에 대해서는 도 1의 (A)를 참조할 수 있다.
트랜지스터(100B)는 절연층(110)의 구성이 도 1에 나타낸 트랜지스터(100)와 주로 다르다.
절연층(110)은 기판(102) 측으로부터 절연막(110a), 절연막(110b), 및 절연막(110c)이 이 순서대로 적층된 적층 구조를 갖는다. 절연막(110a)은 반도체층(108)의 채널 형성 영역과 접하는 영역을 포함한다. 절연막(110c)은 도전층(112)과 접하는 영역을 포함한다. 절연막(110b)은 절연막(110a)과 절연막(110c) 사이에 위치한다.
절연막(110a), 절연막(110b), 및 절연막(110c)은 각각 산화물을 포함한 절연막인 것이 바람직하다. 이때, 절연막(110a), 절연막(110b), 및 절연막(110c)은 각각 같은 성막 장치에서 연속적으로 성막되는 것이 바람직하다.
절연막(110a), 절연막(110b), 및 절연막(110c)으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중 하나 이상을 포함한 절연층을 사용할 수 있다.
반도체층(108)과 접하는 절연층(110)은 산화물 절연막의 적층 구조를 갖는 것이 바람직하다. 또한 절연층(110)은 화학량론적 조성보다 산소를 과잉으로 포함한 영역을 포함하는 것이 더 바람직하다. 바꿔 말하면, 절연층(110)은 산소를 방출할 수 있는 절연막을 포함한다. 예를 들어 산소를 포함하는 분위기에서 절연층(110)을 형성하는 것, 성막 후의 절연층(110)에 대하여 산소를 포함하는 분위기에서 가열 처리를 수행하는 것, 성막 후의 절연층(110)에 대하여 산소를 포함하는 분위기에서 플라스마 처리 등을 수행하는 것, 또는 절연층(110) 위에 산소를 포함하는 분위기에서 산화물막을 성막하는 것 등에 의하여, 절연층(110) 내에 산소를 공급할 수도 있다. 또한 상기 산소를 공급하는 각 처리에서, 산소 대신 또는 산소에 더하여 산화성 가스를 사용하여도 좋다. 산화성 가스로서는 예를 들어 일산화 이질소 또는 오존 등이 있다. 또한 산화성 가스로서는 복수의 종류를 사용하여도 좋다.
절연막(110a), 절연막(110b), 및 절연막(110c)은 예를 들어 스퍼터링법, CVD법, 진공 증착법, PLD법, ALD법 등을 사용하여 형성할 수 있다.
특히 절연막(110a), 절연막(110b), 및 절연막(110c)은 플라스마 CVD법에 의하여 형성하는 것이 바람직하다.
절연막(110a)은 반도체층(108) 위에 성막되기 때문에, 가능한 한 반도체층(108)에 대미지를 주지 않는 조건에서 성막된 막인 것이 바람직하다. 예를 들어 성막 속도(성막 레이트라고도 함)가 충분히 낮은 조건에서 성막할 수 있다.
예를 들어 절연막(110a)으로서 플라스마 CVD법에 의하여 산화질화 실리콘막을 형성하는 경우, 저전력 조건에서 형성함으로써, 반도체층(108)에 대한 대미지를 매우 작게 할 수 있다.
산화질화 실리콘막의 성막에 사용되는 성막 가스로서는, 예를 들어 실레인, 다이실레인 등의 실리콘을 포함한 퇴적성 가스와, 산소, 오존, 일산화 이질소, 이산화 질소 등의 산화성 가스를 포함한 원료 가스를 사용할 수 있다. 또한 원료 가스에 더하여 아르곤, 헬륨, 또는 질소 등의 희석 가스를 포함하여도 좋다.
예를 들어 성막 가스의 전체 유량에 대한 퇴적성 가스의 유량의 비율(이하, 단순히 유량비라고도 함)을 낮게 함으로써, 성막 속도를 낮게 할 수 있고, 치밀하고 결함이 적은 막을 성막할 수 있다.
절연막(110b)은 절연막(110a)보다 성막 속도가 빠른 조건에서 성막된 막인 것이 바람직하다. 이에 의하여, 생산성을 향상시킬 수 있다.
예를 들어 절연막(110b)은 절연막(110a)보다 퇴적성 가스의 유량비가 높은 조건으로 함으로써, 성막 속도를 높인 조건에서 성막할 수 있다.
절연막(110c)은 그 표면의 결함이 저감되고, 물 등 대기에 포함되는 불순물이 흡착되기 어려운, 매우 치밀한 막인 것이 바람직하다. 예를 들어 절연막(110a)과 마찬가지로, 성막 속도가 충분히 낮은 조건에서 성막할 수 있다.
절연막(110c)은 절연막(110b) 위에 성막되기 때문에, 절연막(110a)에 비하여 절연막(110c)의 성막 시에 반도체층(108)에 주는 영향이 작다. 그러므로 절연막(110c)은 절연막(110a)보다 고전력 조건에서 성막할 수 있다. 퇴적성 가스의 유량비를 낮추고, 비교적 높은 전력에서 성막함으로써, 치밀하고 표면의 결함이 저감된 막으로 할 수 있다.
즉 절연막(110b)의 성막 속도가 가장 빠르고, 절연막(110a), 절연막(110c)의 순서로 느려지는 조건에서 성막된 적층막을 절연층(110)으로서 사용할 수 있다. 또한 절연층(110)에서는, 웨트 에칭 또는 드라이 에칭을 동일한 조건에서 수행하는 경우, 절연막(110b)의 에칭 속도가 가장 빠르고, 절연막(110a), 절연막(110c)의 순서로 느려진다.
절연막(110b)은 절연막(110a) 및 절연막(110c)보다 두껍게 형성하는 것이 바람직하다. 성막 속도가 가장 빠른 절연막(110b)을 두껍게 형성함으로써, 절연층(110)의 성막 공정에 걸리는 시간을 단축할 수 있다.
여기서, 절연막(110a)과 절연막(110b)의 경계 및 절연막(110b)과 절연막(110c)의 경계는 명료하지 않은 경우가 있기 때문에, 도 12의 (A) 등에서는 이들 경계를 파선으로 명시하였다. 또한 절연막(110a)과 절연막(110b)은 막 밀도가 서로 다르기 때문에, 절연층(110)의 단면의 투과 전자 현미경 이미지 등에서 이들 경계를 콘트라스트의 차이로서 관찰할 수 있는 경우가 있다. 마찬가지로, 절연막(110b)과 절연막(110c)의 경계도 콘트라스트의 차이로서 관찰할 수 있는 경우가 있다.
본 발명의 일 형태의 트랜지스터(100B)에서는, 갈륨의 함유량이 적은 금속 산화물막 또는 갈륨을 포함하지 않는 금속 산화물막을 반도체층(108)에 적용하는 것이 바람직하다. 또한 반도체층(108)의 상면과 접하는 절연막(110a)으로서, 반도체층(108)에 대한 대미지가 저감된 성막 방법으로 형성된 막을 사용하는 것이 바람직하다. 이에 의하여, 반도체층(108)과 절연층(110)의 계면에서의 결함 준위 밀도가 감소되어, 신뢰성이 높은 트랜지스터(100B)로 할 수 있다.
<구성예 4>
도 13의 (A)는 트랜지스터(100C)의 상면도이고, 도 13의 (B)는 트랜지스터(100C)의 채널 길이 방향의 단면도이고, 도 13의 (C)는 트랜지스터(100C)의 채널 길이 방향의 단면도이다.
트랜지스터(100C)는 기판(102)과 반도체층(108) 사이에 도전층(106) 및 절연층(103)을 포함하는 점이 도 1 등에 나타낸 트랜지스터(100)와 주로 다르다. 도전층(106)은 반도체층(108)을 개재하여 도전층(112)과 중첩되는 영역을 포함한다.
트랜지스터(100C)에서, 도전층(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 갖고, 도전층(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 갖는다. 또한 절연층(110)의 일부는 제 2 게이트 절연층으로서 기능하고, 절연층(103)의 일부는 제 1 게이트 절연층으로서 기능한다.
반도체층(108)에서 도전층(112) 및 도전층(106) 중 적어도 한쪽과 중첩되는 부분은 채널 형성 영역으로서 기능한다. 또한 이하에서는 설명을 용이하게 하기 위하여 반도체층(108)에서 도전층(112)과 중첩되는 부분을 채널 형성 영역이라고 부르는 경우가 있지만, 실제로는 도전층(112)과 중첩되지 않고, 도전층(106)과 중첩되는 부분(저저항 영역(108N)을 포함한 부분)에도 채널이 형성될 수 있다.
도 13의 (C)에 나타낸 바와 같이, 도전층(106)은 절연층(110) 및 절연층(103)에 제공된 개구(142)를 통하여 도전층(112)에 전기적으로 접속되어도 좋다. 이에 의하여, 도전층(106)과 도전층(112)에는 같은 전위를 공급할 수 있다. 도전층(112)과 도전층(106)에 같은 전위를 공급함으로써, 트랜지스터(100C)가 온 상태일 때 흘릴 수 있는 전류를 크게 할 수 있다.
도전층(106)에는 도전층(112), 도전층(120a), 또는 도전층(120b)과 같은 재료를 사용할 수 있다. 특히 도전층(106)에 구리를 포함한 재료를 사용하면, 배선 저항을 감소시킬 수 있기 때문에 바람직하다.
도 13의 (A) 및 (C)에 나타낸 바와 같이, 채널 폭 방향에서 도전층(112) 및 도전층(106)은 반도체층(108)의 단부보다 외측으로 돌출되어 있는 것이 바람직하다. 이 경우, 도 13의 (C)에 나타낸 바와 같이, 반도체층(108)의 채널 폭 방향의 전체는 절연층(110)과 절연층(103)을 개재하여 도전층(112)과 도전층(106)으로 덮인다.
이러한 구성으로 함으로써, 한 쌍의 게이트 전극에 의하여 발생하는 전계로 반도체층(108)을 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(106)과 도전층(112)에 같은 전위를 공급하는 것이 바람직하다. 이에 의하여, 채널을 유발시키기 위한 전계를 반도체층(108)에 효과적으로 인가할 수 있기 때문에, 트랜지스터(100C)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(100C)를 미세화할 수도 있다.
또한 도전층(112)과 도전층(106)은 접속되지 않아도 된다. 이 경우에는, 한 쌍의 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(100C)를 구동하기 위한 신호를 공급하여도 좋다. 이때, 한쪽 게이트 전극에 공급하는 전위에 의하여, 트랜지스터(100C)를 다른 쪽 게이트 전극으로 구동하는 경우의 문턱 전압을 제어할 수도 있다.
도전층(106)은 도전층(120a) 또는 도전층(120b)에 전기적으로 접속되어도 좋다. 이때, 절연층(118), 절연층(110), 및 절연층(103)에 제공된 개구를 통하여 도전층(120a) 또는 도전층(120b)과 도전층(106)이 전기적으로 접속되면 좋다.
절연층(103)은 절연층(118)의 형성에 사용할 수 있는 방법을 사용하여 형성할 수 있다. 특히 절연층(103)은 PECVD법에 의하여 형성하는 것이 바람직하다.
제 2 게이트 절연층으로서 기능하는 절연층(103)은 내압이 높은 것, 막의 응력이 작은 것, 수소를 방출하기 어려운 것, 물을 방출하기 어려운 것, 막 내의 결함이 적은 것, 도전층(106)에 포함되는 금속 원소의 확산을 억제하는 것 중 하나 이상을 만족시키는 것이 바람직하고, 이들 모두를 만족시키는 것이 가장 바람직하다.
도 13의 (B) 및 (C)에는 절연층(103)이 절연막(103a)과, 절연막(103a) 위의 절연막(103b)의 적층 구조를 갖는 예를 나타내었다. 도전층(106)과 접하는 절연막(103a)으로서는 도전층(106)에 포함되는 금속 원소를 확산시키기 어려운 절연막을 사용하는 것이 바람직하다. 절연막(103a)으로서는 예를 들어 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 또는 산화 하프늄막을 사용하는 것이 바람직하다. 반도체층(108)과 접하는 절연막(103b)으로서는 산소를 포함한 절연막을 사용하는 것이 바람직하다. 절연막(103b)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다.
또한 도 13의 (B) 및 (C)에는 절연막(103a)과 절연막(103b)의 2층 구조를 갖는 절연층(103)을 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(103)은 단층 구조를 가져도 좋고, 3층 이상의 적층 구조를 가져도 좋다. 또한 절연막(103a) 및 절연막(103b)의 각각이 2층 이상의 적층 구조를 가져도 좋다.
절연층(103)을 적층 구조로 하는 경우에는, 절연층(103)에 포함되는 각 절연막은 대기에 노출시키지 않고 연속적으로 성막되는 것이 바람직하다. 예를 들어 절연층(103)에 포함되는 각 절연막은 플라스마 CVD 장치를 사용하여 대기에 노출시키지 않고 연속적으로 성막되는 것이 바람직하다.
<구성예 5>
도 14의 (A)는 트랜지스터(100D)의 채널 길이 방향의 단면도이고, 도 14의 (B)는 트랜지스터(100D)의 채널 길이 방향의 단면도이다. 또한 트랜지스터(100D)의 상면도에 대해서는 도 13의 (A)를 참조할 수 있다.
트랜지스터(100D)는 절연층(110)과 도전층(112) 사이에 금속 산화물층(114)을 포함하는 점이 도 13 등에 나타낸 트랜지스터(100C)와 주로 다르다.
도전층(112) 및 금속 산화물층(114)은 상면 형상이 서로 실질적으로 일치하도록 가공되어 있다. 금속 산화물층(114)은 예를 들어 도전층(112)을 가공하기 위한 레지스트 마스크를 사용하여 가공함으로써 형성될 수 있다.
금속 산화물층(114)은 절연층(110) 내에 산소를 공급하는 기능을 갖는다. 또한 도전층(112)으로서 산화되기 쉬운 금속 또는 합금을 포함한 도전막을 사용한 경우에는, 금속 산화물층(114)은 절연층(110) 내의 산소에 의하여 도전층(112)이 산화되는 것을 방지하는 배리어층으로서 기능할 수도 있다. 또한 금속 산화물층(114)을 도전층(112)의 형성 전에 제거함으로써, 도전층(112)과 절연층(110)을 접촉시켜도 좋다. 또한 금속 산화물층(114)은 불필요하면 제공하지 않아도 된다.
절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은 절연층(110)에 포함되는 산소가 도전층(112) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한 금속 산화물층(114)은 도전층(112)에 포함되는 수소 원소를 포함한 불순물이 절연층(110) 측으로 확산되는 것을 방지하는 배리어막으로서도 기능한다. 또한 수소 원소를 포함한 불순물로서는 예를 들어 수소 또는 물 등이 있다. 금속 산화물층(114)에는 예를 들어 적어도 절연층(110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다.
도전층(112)에 산소를 흡인하기 쉬운 금속 재료를 사용한 경우에도, 금속 산화물층(114)에 의하여 절연층(110)으로부터 도전층(112)으로 산소가 확산되는 것을 방지할 수 있다. 또한 도전층(112)이 수소를 포함하는 경우에도, 도전층(112)으로부터 절연층(110)을 통하여 반도체층(108)으로 수소가 확산되는 것을 방지할 수 있다. 그 결과, 반도체층(108)의 채널 형성 영역에서의 캐리어 농도를 매우 낮게 할 수 있다. 또한 산소를 흡인하기 쉬운 금속 재료로서는 예를 들어 알루미늄 또는 구리 등이 있다.
금속 산화물층(114)에는 절연성 재료 또는 도전성 재료를 사용할 수 있다. 금속 산화물층(114)이 절연성을 갖는 경우에는, 금속 산화물층(114)은 게이트 절연층의 일부로서 기능한다. 한편, 금속 산화물층(114)이 도전성을 갖는 경우에는, 금속 산화물층(114)은 게이트 전극의 일부로서 기능한다.
금속 산화물층(114)에는 산화 실리콘보다 유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용하면, 구동 전압을 감소시킬 수 있기 때문에 바람직하다.
금속 산화물층(114)에는 예를 들어 산화 인듐, 인듐 주석 산화물(ITO), 또는 실리콘을 포함한 인듐 주석 산화물(ITSO) 등의 도전성 산화물을 사용할 수도 있다. 특히 인듐을 포함한 도전성 산화물은 도전성이 높기 때문에 바람직하다.
금속 산화물층(114)에는 반도체층(108)과 동일한 원소를 하나 이상 포함한 산화물 재료를 사용하는 것이 바람직하다. 특히 상기 반도체층(108)에 적용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 이때, 금속 산화물층(114)으로서 반도체층(108)과 같은 스퍼터링 타깃을 사용하여 형성한 금속 산화물막을 적용함으로써, 장치를 공통화할 수 있기 때문에 바람직하다.
금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성하는 것이 바람직하다. 예를 들어 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써, 절연층(110) 및 반도체층(108) 중 한쪽 또는 양쪽에 산소를 적합하게 첨가할 수 있다.
또한 금속 산화물층(114)에 사용할 수 있는 금속 산화물막을 성막하고, 절연층(110)에 대하여 산소를 공급한 후에 상기 금속 산화물막을 제거하여도 좋다. 또한 금속 산화물층(114) 또는 금속 산화물층(114)에 사용할 수 있는 금속 산화물막은 불필요하면 제공하지 않아도 된다.
<구성예 6>
도 15의 (A)는 트랜지스터(100E)의 채널 길이 방향의 단면도이고, 도 15의 (B)는 트랜지스터(100E)의 채널 길이 방향의 단면도이다. 또한 트랜지스터(100E)의 상면도에 대해서는 도 13의 (A)를 참조할 수 있다.
트랜지스터(100E)는 절연층(110)의 구성이 도 13 등에 나타낸 트랜지스터(100C)와 주로 다르다.
절연층(110) 및 도전층(112)은 상면 형상이 실질적으로 일치하도록 가공되어 있다. 절연층(110)은 예를 들어 도전층(112)을 가공하기 위한 레지스트 마스크를 사용하여 가공함으로써 형성될 수 있다.
절연층(118)은 반도체층(108)의 상면 및 측면, 절연층(110)의 측면, 그리고 도전층(112)의 상면 및 측면과 접한다. 절연층(118)은 반도체층(108)과 중첩되는 영역에 개구(141a) 및 개구(141b)를 갖는다.
절연층(118)의 단부는 테이퍼 형상을 갖는 것이 바람직하다. 절연층(118)의 단부의 각에 대해서는, 상술한 각 θ1에 관한 기재를 참조할 수 있기 때문에, 자세한 설명은 생략한다.
절연층(130), 도전층(120a), 및 도전층(120b)에 대해서는, 앞의 기재를 참조할 수 있기 때문에, 자세한 설명은 생략한다.
<구성예 7>
도 16의 (A)는 트랜지스터(100F)의 상면도이고, 도 16의 (B)는 트랜지스터(100F)의 채널 길이 방향의 단면도이고, 도 16의 (C)는 트랜지스터(100F)의 채널 길이 방향의 단면도이다.
트랜지스터(100F)는 절연층(110)의 구성이 도 15 등에 나타낸 트랜지스터(100E)와 주로 다르다.
도전층(112)의 단부는 절연층(110)의 단부보다 내측에 위치한다. 바꿔 말하면, 절연층(110)은 적어도 반도체층(108) 위에서 도전층(112)의 단부보다 외측으로 돌출된 부분을 갖는다.
반도체층(108)은 채널 형성 영역을 개재하는 한 쌍의 영역(108L)과, 그 외측의 한 쌍의 저저항 영역(108N)을 포함한다. 영역(108L)은 반도체층(108)에서 절연층(110)과 중첩되고 도전층(112)과는 중첩되지 않는 영역이다.
영역(108L)은 드레인 전계를 완화하기 위한 버퍼 영역으로서의 기능을 갖는다. 영역(108L)은 도전층(112)과는 중첩되지 않는 영역이기 때문에, 도전층(112)에 게이트 전압이 인가된 경우에도 채널이 거의 형성되지 않는 영역이다. 영역(108L)은 채널 형성 영역보다 캐리어 농도가 높은 것이 바람직하다. 이에 의하여, 영역(108L)을 LDD(Lightly Doped Drain) 영역으로서 기능시킬 수 있다.
영역(108L)은 채널 형성 영역과 저항이 같은 정도 또는 이보다 낮은 영역, 캐리어 농도가 같은 정도 또는 이보다 높은 영역, 산소 결함 밀도가 같은 정도 또는 이보다 높은 영역, 불순물 농도가 같은 정도 또는 이보다 높은 영역이라고도 할 수 있다.
영역(108L)은 저저항 영역(108N)과 저항이 같은 정도 또는 이보다 높은 영역, 캐리어 농도가 같은 정도 또는 이보다 낮은 영역, 산소 결함 밀도가 같은 정도 또는 이보다 낮은 영역, 불순물 농도가 같은 정도 또는 이보다 낮은 영역이라고도 할 수 있다.
이와 같이, 채널 형성 영역과, 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(108N) 사이에 LDD 영역으로서 기능하는 영역(108L)을 제공함으로써, 드레인 내압과 온 전류가 모두 높고, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
저저항 영역(108N)은 소스 영역 또는 드레인 영역으로서 기능하고, 반도체층(108)의 영역에서 가장 저항이 낮은 영역이다. 또는 저저항 영역(108N)은 반도체층(108)의 영역에서 캐리어 농도가 가장 높은 영역, 산소 결함 밀도가 가장 높은 영역, 또는 불순물 농도가 가장 높은 영역이라고도 할 수 있다.
저저항 영역(108N)의 전기 저항은 낮을수록 바람직하고, 예를 들어 저저항 영역(108N)의 시트 저항값은 1Ω/□ 이상 1×103Ω/□ 미만이 바람직하고, 1Ω/□ 이상 8×102Ω/□ 이하가 더 바람직하다.
채널이 형성되지 않은 상태에서의 채널 형성 영역의 전기 저항은 높을수록 바람직하다. 예를 들어 채널 형성 영역의 시트 저항값은 1×109Ω/□ 이상이 바람직하고, 5×109Ω/□ 이상이 더 바람직하고, 1×1010Ω/□ 이상이 더욱 바람직하다.
채널이 형성되지 않은 상태에서의 채널 형성 영역의 전기 저항은 높을수록 바람직하기 때문에, 상한값을 특별히 설정할 필요는 없다. 다만 상한값을 설정하는 경우에는, 예를 들어 채널 형성 영역의 시트 저항값은 1×109Ω/□ 이상 1×1012Ω/□ 이하가 바람직하고, 5×109Ω/□ 이상 1×1012Ω/□ 이하가 더 바람직하고, 1×1010Ω/□ 이상 1×1012Ω/□ 이하가 더욱 바람직하다.
영역(108L)의 시트 저항값은 예를 들어 1×103Ω/□ 이상 1×109Ω/□ 이하, 바람직하게는 1×103Ω/□ 이상 1×108Ω/□ 이하, 더 바람직하게는 1×103Ω/□ 이상 1×107Ω/□로 할 수 있다. 이러한 저항의 범위로 함으로써, 전기 특성이 양호하고 신뢰성이 높은 트랜지스터로 할 수 있다. 또한 시트 저항은 저항의 값으로부터 산출할 수 있다. 이러한 영역(108L)을 저저항 영역(108N)과 채널 형성 영역 사이에 제공함으로써, 트랜지스터(100F)의 소스-드레인 내압을 높일 수 있다.
채널이 형성되지 않은 상태에서의 채널 형성 영역의 전기 저항은 저저항 영역(108N)의 전기 저항의 1×106배 이상 1×1012배 이하, 바람직하게는 1×106배 이상 1×1011배 이하, 더 바람직하게는 1×106배 이상 1×1010배 이하로 할 수 있다.
채널이 형성되지 않은 상태에서의 채널 형성 영역의 전기 저항은 영역(108L)의 전기 저항의 1×100배 이상 1×109배 이하, 바람직하게는 1×101배 이상 1×108배 이하, 더 바람직하게는 1×102배 이상 1×107배 이하로 할 수 있다.
영역(108L)의 전기 저항은 저저항 영역(108N)의 전기 저항의 1×100배 이상 1×109배 이하, 바람직하게는 1×101배 이상 1×108배 이하, 더 바람직하게는 1×101배 이상 1×107배 이하로 할 수 있다.
반도체층(108)에서의 캐리어 농도는 채널 형성 영역에서 가장 낮고, 영역(108L), 저저항 영역(108N)의 순서로 높아지는 분포를 갖는 것이 바람직하다. 채널 형성 영역과 저저항 영역(108N) 사이에 영역(108L)이 제공되면, 예를 들어 제작 공정 중에 저저항 영역(108N)으로부터 수소 등의 불순물이 확산되는 경우에도, 채널 형성 영역의 캐리어 농도를 매우 낮게 유지할 수 있다.
채널 형성 영역으로서 기능하는 채널 형성 영역에서의 캐리어 농도는 낮을수록 바람직하고, 1×1018cm-3 이하가 바람직하고, 1×1017cm-3 이하가 더 바람직하고, 1×1016cm-3 이하가 더욱 바람직하고, 1×1013cm-3 이하가 더욱더 바람직하고, 1×1012cm-3 이하가 더더욱 바람직하다. 또한 채널 형성 영역에서의 캐리어 농도의 하한값은 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3으로 할 수 있다.
한편, 저저항 영역(108N)에서의 캐리어 농도는 예를 들어 5×1018cm-3 이상, 바람직하게는 1×1019cm-3 이상, 더 바람직하게는 5×1019cm-3 이상으로 할 수 있다. 저저항 영역(108N)에서의 캐리어 농도의 상한값은 특별히 한정되지 않지만, 예를 들어 5×1021cm-3 또는 1×1022cm-3 등으로 할 수 있다.
영역(108L)에서의 캐리어 농도는 채널 형성 영역과 저저항 영역(108N) 사이의 값으로 할 수 있다. 예를 들어 1×1014cm-3 이상 1×1020cm-3 미만의 범위의 값으로 하면 좋다.
또한 영역(108L) 내의 캐리어 농도는 균일하지 않아도 되고, 저저항 영역(108N) 측으로부터 채널 형성 영역을 향하여 캐리어 농도가 낮아지는 구배를 갖는 경우가 있다. 예를 들어 영역(108L) 내의 수소 농도 및 산소 결손의 농도 중 어느 한쪽 또는 양쪽이 저저항 영역(108N) 측으로부터 채널 형성 영역 측을 향하여 낮아지는 구배를 가져도 좋다.
절연층(110)의 단부의 일부는 반도체층(108) 위에 위치한다. 절연층(110)은 도전층(112)과 중첩되고, 게이트 절연층으로서 기능하는 영역과, 도전층(112)과 중첩되지 않은 영역(즉 영역(108L)과 중첩된 영역)을 포함한다.
<구성예 8>
도 17의 (A)는 트랜지스터(100G)의 채널 길이 방향의 단면도이고, 도 17의 (B)는 트랜지스터(100G)의 채널 길이 방향의 단면도이다. 또한 트랜지스터(100G)의 상면도에 대해서는 도 13의 (A)를 참조할 수 있다.
트랜지스터(100G)는 절연층(116)을 포함하는 점이 도 15 등에 나타낸 트랜지스터(100E)와 주로 다르다.
절연층(116)은 반도체층(108)에서 도전층(112) 및 절연층(110)으로 덮여 있지 않은 상면 및 측면과 접하여 제공되어 있다. 절연층(116)은 절연층(103)의 상면, 절연층(110)의 측면, 그리고 도전층(112)의 상면 및 측면을 덮어 제공되어 있다.
절연층(116)은 저저항 영역(108N)의 저항을 감소시키는 기능을 갖는다. 이러한 절연층(116)으로서는, 절연층(116)의 성막 시 또는 성막 후에 가열함으로써 저저항 영역(108N) 내에 불순물을 공급할 수 있는 절연막을 사용할 수 있다. 또는 절연층(116)의 성막 시 또는 성막 후에 가열함으로써 저저항 영역(108N) 내에 산소 결손을 발생시킬 수 있는 절연막을 사용할 수 있다.
예를 들어 절연층(116)으로서 저저항 영역(108N)에 불순물을 공급하는 공급원으로서 기능하는 절연막을 사용할 수 있다. 이때, 절연층(116)은 가열에 의하여 수소를 방출하는 막인 것이 바람직하다. 이러한 절연층(116)을 반도체층(108)과 접하여 형성함으로써, 저저항 영역(108N)에 수소 등의 불순물을 공급하여 저저항 영역(108N)의 저항을 감소시킬 수 있다.
절연층(116)은 성막 시에 사용되는 성막 가스로서 수소 원소 등의 불순물 원소를 포함한 가스를 사용하여 성막되는 막인 것이 바람직하다. 또한 절연층(116)의 성막 온도가 낮을수록 반도체층(108)에 더 많은 불순물 원소를 효과적으로 공급할 수 있다. 절연층(116)의 성막 온도는 예를 들어 200℃ 이상 500℃ 이하가 바람직하고, 220℃ 이상 450℃ 이하가 더 바람직하고, 230℃ 이상 400℃ 이하가 더욱 바람직하다.
절연층(116)을 감압하에서 가열하면서 성막함으로써, 반도체층(108) 내의 저저항 영역(108N)이 되는 영역으로부터의 산소의 이탈을 촉진시킬 수 있다. 산소 결손이 많이 형성된 반도체층(108)에 수소 등의 불순물을 공급함으로써, 저저항 영역(108N) 내의 캐리어 농도가 높아지고, 저저항 영역(108N)의 저항을 더 효과적으로 감소시킬 수 있다.
절연층(116)으로서는 예를 들어 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물을 포함한 절연막을 적합하게 사용할 수 있다. 특히 질화 실리콘은 수소 및 산소의 양쪽에 대한 차단성을 갖기 때문에, 외부로부터 반도체층으로 수소가 확산되는 것 및 반도체층으로부터 외부에 산소가 이탈되는 것의 양쪽을 방지할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
절연층(116)은 반도체층(108) 내의 산소를 흡인하고 산소 결손을 생성하는 기능을 갖는 절연막이어도 좋다. 특히 절연층(116)에는 예를 들어 질화 알루미늄 등의 금속 질화물을 사용하는 것이 바람직하다.
절연층(116)에 금속 질화물을 사용하는 경우에는, 알루미늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴, 또는 루테늄의 질화물을 사용하는 것이 바람직하다. 특히 알루미늄 또는 타이타늄을 포함하는 것이 바람직하다. 예를 들어 알루미늄을 스퍼터링 타깃에 사용하고, 질소를 포함한 가스를 성막 가스로서 사용한 반응 스퍼터링법에 의하여 형성한 질화 알루미늄막은, 성막 가스의 전체 유량에 대한 질소 가스의 유량을 적절히 제어함으로써, 절연성과, 수소 및 산소의 양쪽에 대한 차단성이 매우 높은 막으로 할 수 있다. 그러므로 이러한 금속 질화물을 포함한 절연막을 반도체층과 접하여 제공함으로써, 반도체층의 저항을 감소시킬 수 있을 뿐만 아니라, 반도체층으로부터 산소가 이탈되는 것 및 반도체층으로 수소가 확산되는 것을 적합하게 방지할 수 있다.
금속 질화물로서 질화 알루미늄을 사용한 경우, 상기 질화 알루미늄을 포함한 절연층의 두께는 5nm 이상으로 하는 것이 바람직하다. 이와 같이 얇은 막이어도, 수소 및 산소에 대한 높은 차단성과, 반도체층의 저항을 감소시키는 기능의 양쪽을 가질 수 있다. 또한 상기 절연층의 두께는 얼마나 두꺼워도 좋지만, 생산성을 고려하여 바람직하게는 500nm 이하, 더 바람직하게는 200nm 이하, 더욱 바람직하게는 50nm 이하로 한다.
절연층(116)으로서 질화 알루미늄막을 사용하는 경우, 조성식이 AlNx(x는 0보다 크고 2 이하의 실수(實數), 바람직하게는 x는 0.5보다 크고 1.5 이하의 실수)를 만족시키는 막을 사용하는 것이 바람직하다. 이에 의하여, 절연성이 우수하고, 또한 열전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(100B)를 구동하였을 때 발생하는 열의 방열성을 높일 수 있다.
또는 절연층(116)으로서는 질화 알루미늄 타이타늄막, 질화 타이타늄막 등을 사용할 수 있다.
이러한 절연층(116)을 저저항 영역(108N)과 접하여 제공함으로써, 절연층(116)이 저저항 영역(108N) 내의 산소를 흡인하므로 저저항 영역(108N) 내에 산소 결손을 형성할 수 있다. 또한 이러한 절연층(116)을 형성한 후에 가열 처리를 수행함으로써, 저저항 영역(108N)에 더 많은 산소 결손을 형성할 수 있어, 저저항화를 촉진시킬 수 있다. 또한 절연층(116)으로서 금속 산화물을 포함한 막을 사용한 경우, 절연층(116)이 반도체층(108) 내의 산소를 흡인함으로써, 절연층(116)과 저저항 영역(108N) 사이에, 절연층(116)에 포함되는 금속 원소(예를 들어 알루미늄)의 산화물을 포함한 층이 형성되는 경우가 있다.
여기서, 반도체층(108)으로서 인듐을 포함한 금속 산화물막을 사용한 경우, 저저항 영역(108N)의 절연층(116) 측의 계면 근방에 산화 인듐이 석출된 영역 또는 인듐 농도가 높은 영역이 형성되는 경우가 있다. 이에 의하여, 저항이 매우 낮은 저저항 영역(108N)을 형성할 수 있다. 이러한 영역의 존재는 예를 들어 X선 광전자 분광법(XPS) 등의 분석법에 의하여 관측할 수 있는 경우가 있다.
또한 여기서는 반도체층(108)의 일부의 저항을 감소시키기 위한 막으로서 절연층(116)을 사용하는 예를 제시하였지만, 절연층(118)을 반도체층(108)의 일부와 접하여 제공함으로써, 반도체층(108)의 일부의 저항을 감소시켜도 좋다. 즉 절연층(116)을 제공하지 않은 구성으로 할 수도 있다. 이때, 반도체층(108)의 일부와 접하는 절연층(118)으로서 산화 실리콘막, 산화질화 실리콘막 등의 산화물을 포함한 절연막을 사용할 수도 있다.
<구성예 9>
도 18의 (A)는 트랜지스터(100H)의 상면도이고, 도 18의 (B)는 트랜지스터(100H)의 채널 길이 방향의 단면도이고, 도 18의 (C)는 트랜지스터(100H)의 채널 길이 방향의 단면도이다. 또한 도 18의 (B)에서 일점쇄선으로 둘러싼 영역 T의 확대도를 도 19에 나타내었다.
트랜지스터(100H)는 절연층(132)을 포함하는 점이 도 13에 나타낸 트랜지스터(100C)와 주로 다르다.
절연층(132)은 절연층(130)의 상면 및 측면을 덮어 제공된다. 절연층(132)은 개구(143a)의 내측에 개구(149a)를 갖고, 개구(143b)의 내측에 개구(149b)를 갖는다. 또한 절연층(132)은 반도체층(108)의 상면과 접하는 영역을 포함하여도 좋다.
도전층(120a) 및 도전층(120b)은 각각 절연층(132)에 제공된 개구(149a) 또는 개구(149b)를 통하여 저저항 영역(108N)에 전기적으로 접속된다.
절연층(132)에는, 절연층(118)에 사용할 수 있는 재료를 사용할 수 있다. 도전층(120a) 및 도전층(120b)과 절연층(130) 사이에 절연층(132)을 제공하고, 도전층(120a) 및 도전층(120b)이 절연층(132)과 접하는 구성으로 함으로써, 도전층(120a) 및 도전층(120b)의 밀착성을 높일 수 있다. 또한 절연층(132)은 다른 구성예에도 적용할 수 있다.
개구(149a), 개구(143a), 개구(141a), 및 그 근방의 확대도를 도 20의 (A) 및 (B)에 나타내었다. 도 20의 (A)는 상면도이고, 도 20의 (B)는 도 20의 (A)에 나타낸 일점쇄선 D1-D2를 따르는 절단면의 단면도에 상당한다. 또한 도면이 복잡해지는 것을 피하기 위하여, 도 20의 (B)에서는 해칭을 생략하였다.
개구(149a), 개구(143a), 및 개구(141a)를 가로지르는 임의의 직선에서, 개구(143a)의 바닥부의 폭(143W)의 값은 개구(141a)의 바닥부의 폭(141W)의 값보다 작은 것이 바람직하다. 또한 개구(149a)의 바닥부의 폭(149W)의 값은 개구(143a)의 바닥부의 폭(143W)의 값보다 작은 것이 바람직하다.
각 θ1, 각 θ2, 및 폭(151)에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
<제작 방법의 예 1>
이하에서는 본 발명의 일 형태의 트랜지스터의 제작 방법의 예에 대하여 설명한다. 여기서는, 도 13에 나타낸 트랜지스터(100C)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, CVD법, 진공 증착법, PLD법, ALD법 등을 사용하여 형성할 수 있다. CVD법으로서는 PECVD법 또는 열 CVD법 등이 있다. 또한 열 CVD법의 하나로서 MOCVD법이 있다.
반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프법, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
반도체 장치를 구성하는 박막을 가공하는 경우에는, 포토리소그래피법 등을 사용할 수 있다. 이 외에, 나노임프린트법, 샌드블라스트법, 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등의 차폐 마스크를 사용하는 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법에는 대표적으로는 다음 두 가지 방법이 있다. 하나는 가공하려고 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 갖는 박막을 성막한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서 노광에 사용하는 광으로서는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합한 광을 사용할 수 있다. 이들 외에, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서는 극단 자외(EUV: Extreme Ultra-violet)광 또는 X선을 사용하여도 좋다. 또한 노광에 사용하는 광 대신 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세한 가공을 수행할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는 포토마스크가 불필요하다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
도 21의 (A) 내지 도 24의 (C)에는 트랜지스터(100C)의 제작 공정의 각 단계에서의 채널 길이 방향 및 채널 폭 방향의 단면을 나란히 나타내었다.
[도전층(106)의 형성]
기판(102) 위에 도전막을 성막하고 이를 에칭에 의하여 가공하여, 게이트 전극으로서 기능하는 도전층(106)을 형성한다(도 21의 (A)).
이때, 도 21의 (A)에 나타낸 바와 같이, 도전층(106)은 단부가 테이퍼 형상을 갖도록 가공되는 것이 바람직하다. 이에 의하여, 다음에 형성되는 절연층(103)의 단차 피복성을 높일 수 있다.
도전층(106)이 되는 도전막으로서 구리를 포함한 도전막을 사용함으로써, 배선 저항을 감소시킬 수 있다. 예를 들어 대형 표시 장치 또는 해상도가 높은 표시 장치의 경우에는, 구리를 포함한 도전막을 사용하는 것이 바람직하다. 또한 도전층(106)으로서 구리를 포함한 도전막을 사용한 경우에도, 절연층(103)에 의하여 구리가 반도체층(108) 측으로 확산되는 것이 억제되기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
[절연층(103)의 형성]
이어서, 기판(102) 및 도전층(106)을 덮어 절연층(103)을 형성한다(도 21의 (B)). 절연층(103)은 PECVD법, ALD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
여기서는, 절연막(103a)과 절연막(103b)을 적층하여 절연층(103)을 형성한다. 특히 절연층(103)을 구성하는 각 절연막은 PECVD법에 의하여 형성하는 것이 바람직하다.
절연막(103a)으로서는 예를 들어 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화 하프늄막 등의 질소를 포함한 절연막을 사용할 수 있다. 특히 절연막(103a)으로서는 PECVD 장치를 사용하여 성막한, 치밀한 질화 실리콘막을 사용하는 것이 바람직하다. 이러한 질소를 포함한 절연막을 사용함으로써, 두께가 얇은 경우에도, 피형성면 측으로부터 불순물이 확산되는 것을 적합하게 억제할 수 있다.
절연막(103a)으로서 질소를 포함한 절연막을 사용함으로써, 절연막(103b) 내의 산소가 도전층(106) 등으로 확산되어 절연막(103b) 내에 포함되는 산소가 감소되는 것 및 도전층(106) 등이 산화되는 것을 억제할 수 있다.
반도체층(108)과 접하는 절연막(103b)은 산화물을 포함한 절연막을 사용하여 형성되는 것이 바람직하다. 특히 절연막(103b)으로서는 산화물막을 사용하는 것이 바람직하다. 절연막(103b)으로서는 그 표면에 물 등의 불순물이 흡착되기 어려운, 치밀한 절연막을 사용하는 것이 바람직하다. 또한 절연막(103b)으로서는 가능한 한 결함이 적고, 수소 원소를 포함한 불순물이 감소된 절연막을 사용하는 것이 바람직하다.
절연막(103b)으로서는 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중 하나 이상을 포함한 절연막을 사용할 수 있다. 특히 절연막(103b)으로서는 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다.
절연막(103b)은 화학량론적 조성보다 산소를 과잉으로 포함한 영역을 포함하는 것이 더 바람직하다. 바꿔 말하면, 절연막(103b)은 가열에 의하여 산소를 방출할 수 있는 절연막인 것이 바람직하다. 예를 들어 산소를 포함하는 분위기에서 절연막(103b)을 형성하는 것, 성막 후의 절연막(103b)에 대하여 산소를 포함하는 분위기에서 가열 처리를 수행하는 것, 성막 후의 절연막(103b)에 대하여 산소를 포함하는 분위기에서 플라스마 처리 등을 수행하는 것, 또는 절연막(103b) 위에 산소를 포함하는 분위기에서 산화물막을 성막하는 것 등에 의하여, 절연막(103b) 내에 산소를 공급할 수도 있다. 또한 상기 산소를 공급하는 각 처리에서, 산소 대신 또는 산소에 더하여 산화성 가스를 사용하여도 좋다. 또는 가열에 의하여 산소를 방출할 수 있는 절연막을 절연막(103b) 위에 성막한 후에 가열 처리를 수행함으로써, 상기 절연막으로부터 절연막(103b) 내에 산소를 공급하여도 좋다. 또는 플라스마 이온 도핑법 또는 이온 주입법에 의하여 절연막(103b)에 산소를 공급하여도 좋다.
여기서, 절연막(103b)은 절연막(103a)보다 두껍게 형성되는 것이 바람직하다. 이 경우, 가열에 의하여 절연막(103b)으로부터 방출될 수 있는 산소의 양이 증대되고, 절연막(103a)으로부터 방출되는 수소의 양이 감소된다. 이에 의하여, 나중에 형성되는 반도체층(108)에, 수소가 공급되는 것을 억제하면서 많은 산소를 공급할 수 있기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 절연막(103b)의 두께는 바람직하게는 절연막(103a)의 2배 이상 50배 이하, 더 바람직하게는 3배 이상 30배 이하, 더욱 바람직하게는 5배 이상 20배 이하, 더욱더 바람직하게는 7배 이상 15배 이하, 대표적으로는 10배 정도의 두께로 한다.
반도체층(108)이 되는 금속 산화물막을 산소를 포함한 분위기에서 스퍼터링법에 의하여 형성할 때, 절연막(103b) 내에 산소를 공급할 수 있다. 그리고 반도체층이 되는 금속 산화물막을 형성한 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여, 절연막(103b) 내의 산소를 상기 금속 산화물막에 더 효과적으로 공급할 수 있어, 금속 산화물막 내의 산소 결손을 저감할 수 있다.
PECVD 장치를 사용하여 절연층(103)을 형성하는 경우, 절연층(103)을 형성한 후에, 처리실 내에서 절연층(103)의 형성 시보다 낮은 전력으로 플라스마 처리를 수행하여, 기판(102)에 축적된 정전기를 제거하여도 좋다. 상기 플라스마 처리를 제전(除電) 처리라고 부를 수 있다. 제전 처리에는 질소, 일산화 이질소, 이산화 질소, 수소, 암모니아, 및 희가스 중 하나 이상을 포함한 분위기를 사용할 수 있다. 예를 들어 제전 처리에는 아르곤 가스 분위기를 적합하게 사용할 수 있다. 또한 제전 처리에는 상술한 복수의 가스를 포함한 혼합 가스를 사용하여도 좋다.
절연층(103)을 형성한 후에 절연층(103)의 표면을 제거하여도 좋다. 상술한 제전 처리에 의하여 절연층(103)의 표면에 결함이 발생하는 경우가 있다. 트랜지스터(100C)의 제 1 게이트 절연층으로서 기능하는 절연층(103)에 결함이 존재하면, 결함이 캐리어의 트랩 사이트로서 작용하여 트랜지스터(100C)의 신뢰성이 악화되는 경우가 있다. 그래서 결함을 갖는 절연층(103)의 표면을 제거함으로써, 트랜지스터(100C)의 신뢰성을 높일 수 있다. 절연층(103)의 표면의 제거에는 예를 들어 플루오린화 수소산을 포함한 세정액을 사용한 세정을 사용할 수 있다.
절연층(103)을 형성한 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여, 절연층(103)에 포함되는 결함을 저감할 수 있다. 또한 절연층(103)에 포함되는 수소 원소를 포함한 불순물을 감소시킬 수 있다. 수소 원소를 포함한 불순물로서는 예를 들어 수소 및 물이 있다.
가열 처리의 온도는 150℃ 이상 기판의 변형점 미만이 바람직하고, 250℃ 이상 450℃ 이하가 더 바람직하고, 300℃ 이상 450℃ 이하가 더욱 바람직하다. 가열 처리는 희가스, 질소, 및 산소 중 하나 이상을 포함한 분위기에서 수행할 수 있다. 질소를 포함한 분위기 또는 산소를 포함한 분위기로서 건조 공기(CDA: Clean Dry Air)를 사용하여도 좋다. 또한 상기 분위기에서는 수소, 물 등의 함유량이 가능한 한 적은 것이 바람직하다. 상기 분위기로서는 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하인 고순도 가스를 사용하는 것이 바람직하다. 수소, 물 등의 함유량이 가능한 한 적은 분위기를 사용함으로써, 절연층(103)에 수소, 물 등이 들어가는 것을 억제할 수 있다. 가열 처리에는 오븐, 급속 가열(RTA: Rapid Thermal Annealing) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 처리 시간을 단축할 수 있다.
상기 가열 처리는 상술한 절연층(103)의 표면을 제거한 후에 수행하여도 좋다.
이어서, 절연층(103)에 대하여 산소를 공급하는 처리를 수행하여도 좋다. 산소의 공급 처리로서는, 절연층(103)에 대하여 이온 도핑법, 이온 주입법, 플라스마 처리 등에 의하여 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등을 공급한다. 또한 절연층(103) 위에 산소의 이탈을 억제하는 막을 형성한 후, 상기 막을 통하여 절연층(103)에 산소를 첨가하여도 좋다. 상기 막은 산소를 첨가한 후에 제거되는 것이 바람직하다. 상술한 산소의 이탈을 억제하는 막으로서는, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 포함한 도전막 또는 반도체막을 사용할 수 있다.
[반도체층(108)의 형성]
이어서, 절연층(103) 위에 금속 산화물막(108f)을 성막한다(도 21의 (D)).
금속 산화물막(108f)은 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 것이 바람직하다.
금속 산화물막(108f)은 가능한 한 결함이 적은, 치밀한 막인 것이 바람직하다. 또한 금속 산화물막(108f)은 수소 원소를 포함한 불순물이 가능한 한 감소된, 순도가 높은 막인 것이 바람직하다. 특히 금속 산화물막(108f)으로서는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다.
금속 산화물막(108f)의 형성 시에는 산소 가스를 사용하는 것이 바람직하다. 절연층(103) 위에 금속 산화물막(108f)을 형성할 때의 스퍼터링 장치 내부의 단면 모식도를 도 21의 (C)에 나타내었다. 도 21의 (C)에서는, 스퍼터링 장치 내부에 설치된 타깃(193)과, 타깃(193)의 아래쪽에 형성된 플라스마(194)를 모식적으로 나타내었다. 금속 산화물막(108f)의 형성 시에 산소 가스를 사용함으로써, 절연층(103) 내에 산소를 적합하게 공급할 수 있다. 예를 들어 절연막(103a)에 산화물을 사용하는 경우, 절연막(103a) 내에 산소를 적합하게 공급할 수 있다. 또한 도 21의 (C)에서는, 절연층(103)에 공급되는 산소를 화살표로 나타내었다.
절연층(103)에 산소를 공급함으로써, 나중의 공정에서 반도체층(108)에 산소가 공급되어, 반도체층(108) 내의 산소 결손(VO) 및 VOH를 저감할 수 있다.
금속 산화물막의 성막 시에, 산소 가스와 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합하여도 좋다. 또한 금속 산화물막의 성막 시에 성막 가스 전체에서 산소 가스가 차지하는 비율(이하, 산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 한편, 산소 유량비가 낮을수록 금속 산화물막의 결정성이 저하되므로, 온 전류가 높아진 트랜지스터로 할 수 있다.
금속 산화물막의 성막 시에는, 기판 온도가 높을수록 결정성이 높고 치밀한 금속 산화물막으로 할 수 있다. 한편, 기판 온도가 낮을수록 결정성이 낮고 전기 전도성이 높은 금속 산화물막으로 할 수 있다.
금속 산화물막은 실온 이상 250℃ 이하, 바람직하게는 실온 이상 200℃ 이하, 더 바람직하게는 실온 이상 140℃ 이하의 기판 온도에서 성막한다. 예를 들어 기판 온도를 실온 이상 140℃ 미만으로 하면, 생산성이 높아지므로 바람직하다. 또한 실온으로 설정한 기판 온도 또는 기판을 가열하지 않는 상태에서 금속 산화물막을 성막함으로써, 결정성을 저하시킬 수 있다.
금속 산화물막(108f)을 성막하기 전에, 절연층(103)의 표면에 흡착된 물, 수소, 및 유기물 등을 이탈시키기 위한 처리 및 절연층(103) 내에 산소를 공급하는 처리 중 적어도 한쪽을 수행하는 것이 바람직하다. 예를 들어 감압 분위기에 있어서 70℃ 이상 200℃ 이하의 온도에서 가열 처리를 수행할 수 있다. 또는 산소를 포함한 분위기에서 플라스마 처리를 수행하여도 좋다. 또는 일산화 이질소(N2O) 등의 산화성 기체를 포함한 분위기에서 플라스마 처리를 수행함으로써, 절연층(103)에 산소를 공급하여도 좋다. 일산화 이질소 가스를 포함한 플라스마 처리를 수행하면, 절연층(103)의 표면의 유기물을 적합하게 제거하면서 산소를 공급할 수 있다. 이러한 처리 후, 절연층(103)의 표면을 대기에 노출시키지 않고, 금속 산화물막(108f)을 연속적으로 성막하는 것이 바람직하다.
또한 반도체층(108)이 복수의 반도체층을 적층한 적층 구조를 갖는 경우에는, 먼저 형성하는 금속 산화물막을 성막한 후에, 그 표면을 대기에 노출시키지 않고 연속적으로 다음 금속 산화물막을 성막하는 것이 바람직하다.
이어서, 금속 산화물막(108f)의 일부를 에칭함으로써, 섬 형상의 반도체층(108)을 형성한다(도 22의 (A)).
금속 산화물막(108f)의 가공에는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 이때, 반도체층(108)과 중첩되지 않은 절연층(103)의 일부가 에칭되어 얇아지는 경우가 있다. 예를 들어 절연층(103) 중 절연막(103b)이 에칭에 의하여 소실되어, 절연막(103a)의 표면이 노출되는 경우도 있다.
여기서, 금속 산화물막(108f)을 성막한 후 또는 금속 산화물막(108f)을 반도체층(108)으로 가공한 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 금속 산화물막(108f) 또는 반도체층(108) 내에 포함되거나 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 가열 처리에 의하여, 금속 산화물막(108f) 또는 반도체층(108)의 막질이 향상되는(예를 들어 결함의 저감, 결정성의 향상 등) 경우가 있다.
가열 처리에 의하여, 절연층(103)으로부터 금속 산화물막(108f) 또는 반도체층(108)에 산소를 공급할 수도 있다. 또한 가열 처리는 반도체층(108)으로 가공하기 전에 수행되는 것이 더 바람직하다.
가열 처리의 온도는 대표적으로는 150℃ 이상 기판의 변형점 미만, 200℃ 이상 500℃ 이하, 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하로 할 수 있다.
가열 처리는 희가스 또는 질소를 포함한 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함한 분위기에서 가열하여도 좋다. 또는 건조 공기 분위기에서 가열하여도 좋다. 또한 상기 가열 처리의 분위기에 수소, 물 등이 가능한 한 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 처리 시간을 단축할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리를 수행하지 않고, 나중의 공정에서 수행되는 가열 처리가 여기서의 가열 처리로서 기능하여도 좋다. 또한 나중의 공정에서의 고온하에서의 처리(예를 들어 성막 공정 등) 등이 여기서의 가열 처리로서 기능할 수 있는 경우도 있다.
[절연층(110)의 형성]
이어서, 절연층(103) 및 반도체층(108)을 덮어 절연층(110)을 형성한다(도 22의 (B)).
여기서는, 절연막(110a), 절연막(110b), 및 절연막(110c)을 적층하여 절연층(110)을 형성한다.
특히 절연층(110)을 구성하는 각 절연막은 PECVD법에 의하여 형성하는 것이 바람직하다. 절연층(110)을 구성하는 각 층의 형성 방법에 대해서는, 앞의 구성예 3의 기재를 원용할 수 있다.
절연층(110)을 성막하기 전에, 반도체층(108)의 표면에 대하여 플라스마 처리를 수행하는 것이 바람직하다. 상기 플라스마 처리에 의하여, 반도체층(108)의 표면에 흡착된 물 등의 불순물을 감소시킬 수 있다. 그러므로 반도체층(108)과 절연층(110)의 계면에서의 불순물을 감소시킬 수 있기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 특히 반도체층(108)의 형성부터 절연층(110)의 성막까지의 기간에 반도체층(108)의 표면이 대기에 노출되는 경우에는 적합하다. 플라스마 처리는 예를 들어 산소, 오존, 질소, 일산화 이질소, 아르곤 등의 분위기에서 수행할 수 있다. 또한 플라스마 처리와 절연층(110)의 성막은 대기에 노출시키지 않고 연속적으로 수행되는 것이 바람직하다.
여기서, 절연층(110)을 성막한 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 절연층(110) 내에 포함되거나 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 절연층(110) 내의 결함을 저감할 수 있다.
가열 처리의 조건에 대해서는, 앞의 기재를 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리를 수행하지 않고, 나중의 공정에서 수행되는 가열 처리가 여기서의 가열 처리로서 기능하여도 좋다. 또한 나중의 공정에서의 고온하에서의 처리(예를 들어 성막 공정 등) 등이 여기서의 가열 처리로서 기능할 수 있는 경우도 있다.
[개구(142)의 형성]
다음으로, 절연층(110) 및 절연층(103)의 일부를 에칭함으로써, 도전층(106)에 도달하는 개구(142)를 형성한다(도 22의 (C)). 이에 의하여, 도전층(106)과, 나중에 형성되는 도전층(112)을 개구(142)를 통하여 전기적으로 접속할 수 있다.
[도전층(112)의 형성]
이어서, 절연층(110) 위에 도전층(112)이 되는 도전막(112f)을 성막한다(도 22의 (D)).
도전막(112f)에는 저항이 낮은 금속 또는 합금 재료를 사용하는 것이 바람직하다. 또한 도전막(112f)에는 수소가 방출되기 어렵고 수소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 또한 도전막(112f)에는 산화되기 어려운 재료를 사용하는 것이 바람직하다.
예를 들어 도전막(112f)은 금속 또는 합금을 포함한 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 성막되는 것이 바람직하다.
예를 들어 도전막(112f)은 산화되기 어렵고 수소가 확산되기 어려운 도전막과, 저항이 낮은 도전막의 적층막인 것이 바람직하다.
그리고 도전막(112f)의 일부를 에칭함으로써 도전층(112)을 형성한다(도 23의 (A)). 도전막(112f)의 가공에는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다.
이와 같이, 절연층(110)을 에칭하지 않고, 이로 반도체층(108)의 상면 및 측면, 그리고 절연층(103)을 덮음으로써, 도전막(112f) 등의 에칭 시에 반도체층(108) 및 절연층(103)의 일부가 에칭되어 얇아지는 것을 방지할 수 있다.
[불순물 원소의 공급 처리]
이어서, 도전층(112)을 마스크로서 사용하여, 절연층(110)을 통하여 반도체층(108)에 불순물 원소(140)를 공급(첨가 또는 주입이라고도 함)하는 처리를 수행한다(도 23의 (B)). 이에 의하여, 반도체층(108)에서 도전층(112)으로 덮이지 않은 영역에 저저항 영역(108N)을 형성할 수 있다. 이때, 반도체층(108)에서 도전층(112)과 중첩되는 영역에 불순물 원소(140)가 가능한 한 공급되지 않도록, 마스크로서 사용되는 도전층(112) 등의 재료 및 두께를 고려하여 불순물 원소(140)의 공급 처리의 조건을 결정하는 것이 바람직하다. 이에 의하여, 반도체층(108)에서 도전층(112)과 중첩되는 영역에, 불순물 농도가 충분히 감소된 채널 형성 영역을 형성할 수 있다.
불순물 원소(140)의 공급에는 플라스마 이온 도핑법 또는 이온 주입법을 적합하게 사용할 수 있다. 이들 방법에서는, 깊이 방향에서의 농도 프로파일을 이온의 가속 전압과 도즈양 등에 의하여 높은 정밀도로 제어할 수 있다. 플라스마 이온 도핑법을 사용함으로써, 생산성을 높일 수 있다. 또한 질량 분리를 사용한 이온 주입법을 사용함으로써, 공급되는 불순물 원소의 순도를 높일 수 있다.
불순물 원소(140)의 공급 처리에서는, 반도체층(108)과 절연층(110)의 계면, 반도체층(108)에서 상기 계면에 가까운 부분, 또는 절연층(110)에서 상기 계면에 가까운 부분이 가장 높은 농도를 갖도록 처리 조건을 제어하는 것이 바람직하다. 이에 의하여, 한 번의 처리로 반도체층(108)과 절연층(110)의 양쪽에 최적의 농도의 불순물 원소(140)를 공급할 수 있다.
불순물 원소(140)로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘, 실리콘, 또는 희가스 등을 들 수 있다. 또한 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히 붕소, 인, 알루미늄, 마그네슘, 또는 실리콘을 사용하는 것이 바람직하다.
불순물 원소(140)의 원료 가스로서는 상기 불순물 원소를 포함한 가스를 사용할 수 있다. 붕소를 공급하는 경우에는, 대표적으로는 B2H6 가스 및 BF3 가스 중 하나 이상을 사용할 수 있다. 또한 인을 공급하는 경우에는, 대표적으로는 PH3 가스를 사용할 수 있다. 또한 이들 원료 가스를 희가스로 희석한 혼합 가스를 사용하여도 좋다.
이들 외에 원료 가스로서는, CH4, N2, NH3, AlH3, AlCl3, SiH4, Si2H6, F2, HF, H2, (C5H5)2Mg, 및 희가스 등을 사용할 수 있다. 또한 이온원은 기체에 한정되지 않고, 고체 또는 액체를 가열하여 기화시킨 것을 사용하여도 좋다.
절연층(110) 및 반도체층(108)의 조성, 밀도, 및 두께 등을 고려하여 가속 전압 및 도즈양 등의 조건을 설정함으로써, 불순물 원소(140)의 첨가를 제어할 수 있다.
예를 들어 이온 주입법 또는 플라스마 이온 도핑법에 의하여 붕소를 첨가하는 경우, 가속 전압은 예를 들어 5kV 이상 100kV 이하, 바람직하게는 7kV 이상 70kV 이하, 더 바람직하게는 10kV 이상 50kV 이하로 할 수 있다. 또한 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하로 할 수 있다.
이온 주입법 또는 플라스마 이온 도핑법에 의하여 인 이온을 첨가하는 경우에는, 가속 전압은 예를 들어 10kV 이상 100kV 이하, 바람직하게는 30kV 이상 90kV 이하, 더 바람직하게는 40kV 이상 80kV 이하로 할 수 있다. 또한 도즈양은 예를 들어 1×1013ions/cm2 이상 1×1017ions/cm2 이하, 바람직하게는 1×1014ions/cm2 이상 5×1016ions/cm2 이하, 더 바람직하게는 1×1015ions/cm2 이상 3×1016ions/cm2 이하로 할 수 있다.
또한 불순물 원소(140)의 공급 방법은 이에 한정되지 않고, 예를 들어 플라스마 처리 또는 가열에 의한 열 확산을 이용한 처리 등을 사용하여도 좋다. 플라스마 처리법의 경우, 첨가하는 불순물 원소를 포함한 가스 분위기에서 플라스마를 발생시키고, 플라스마 처리를 수행함으로써, 불순물 원소를 첨가할 수 있다. 상기 플라스마를 발생시키는 장치로서는, 드라이 에칭 장치, 애싱 장치, 플라스마 CVD 장치, 고밀도 플라스마 CVD 장치 등을 사용할 수 있다.
예를 들어 플라스마 CVD 장치를 사용하여, 수소 가스를 포함한 분위기에서 플라스마 처리를 수행함으로써, 반도체층(108)에서 도전층(112)과 중첩되지 않은 영역에 불순물 원소(140)로서 수소를 공급할 수 있다. 또한 불순물 원소(140)의 공급 처리 및 절연층(118)의 형성에 플라스마 CVD 장치를 사용함으로써, 불순물 원소(140)의 공급 처리와 절연층(118)의 형성을 장치 내에서 연속적으로 수행할 수 있어, 생산성을 높일 수 있다.
본 발명의 일 형태에서는, 절연층(110)을 통하여 반도체층(108)에 불순물 원소(140)를 공급할 수 있다. 그러므로 반도체층(108)이 결정성을 갖는 경우에도, 불순물 원소(140)의 공급 시에 반도체층(108)이 받는 대미지가 경감되므로, 결정성이 손실되는 것을 억제할 수 있다. 따라서 결정성이 저하되어 전기 저항이 증대되는 경우에는 적합하다.
[절연층(118)의 형성]
이어서, 절연층(110) 및 도전층(112)을 덮어 절연층(118)을 형성한다(도 23의 (C)).
절연층(118)의 성막 온도가 지나치게 높으면, 저저항 영역(108N) 등에 포함되는 불순물이 반도체층(108)의 채널 형성 영역을 포함한 주변부로 확산될 우려가 있고, 또한 저저항 영역(108N)의 전기 저항이 상승될 우려가 있다. 그러므로 이들을 고려하여 절연층(118)의 성막 온도를 결정하면 좋다.
절연층(118)의 성막 온도는 예를 들어 바람직하게는 150℃ 이상 400℃ 이하, 더 바람직하게는 180℃ 이상 360℃ 이하, 더욱 바람직하게는 200℃ 이상 250℃ 이하로 한다. 절연층(118)을 저온에서 성막함으로써, 채널 길이가 짧은 트랜지스터인 경우에도 양호한 전기 특성을 부여할 수 있다.
절연층(118)을 형성한 후에 가열 처리를 수행하여도 좋다. 상기 가열 처리에 의하여, 저저항 영역(108N)을 더 안정적으로 저저항으로 할 수 있는 경우가 있다. 예를 들어 가열 처리에 의하여, 불순물 원소(140)가 적절히 확산되고 국소적으로 균일화되어, 이상적인 불순물 원소의 농도 구배를 갖는 저저항 영역(108N)이 형성될 수 있다. 또한 가열 처리의 온도가 지나치게 높으면(예를 들어 500℃ 이상), 불순물 원소(140)가 채널 형성 영역까지 확산되어, 트랜지스터의 전기 특성 및 신뢰성이 악화될 우려가 있다.
가열 처리의 조건에 대해서는, 앞의 기재를 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리를 수행하지 않고, 나중의 공정에서 수행되는 가열 처리가 여기서의 가열 처리로서 기능하여도 좋다. 또한 나중의 공정에서의 고온하에서의 처리(예를 들어 성막 공정 등)가 여기서의 가열 처리로서 기능할 수 있는 경우도 있다.
[개구(141a), 개구(141b)의 형성]
이어서, 절연층(118) 및 절연층(110)의 일부를 에칭함으로써, 저저항 영역(108N)에 도달하는 개구(141a) 및 개구(141b)를 형성한다(도 24의 (A)).
[절연층(130)의 형성]
다음으로, 개구(141a) 및 개구(141b)를 덮도록, 절연층(118) 위에 절연층(130)을 형성한다(도 24의 (B)).
절연층(130)은 개구(143a) 및 개구(143b)를 갖고, 개구(143a)가 개구(141a)의 내측에 위치하고, 개구(143b)가 개구(141b)의 내측에 위치하도록 절연층(130)을 형성한다.
예를 들어 절연층(130)에 감광성 유기 재료를 사용하는 경우, 유기 재료를 포함한 조성물을 스핀 코팅법에 의하여 도포한 후, 선택적으로 노광, 현상을 수행함으로써 절연층(130)을 형성할 수 있다. 이 외의 형성 방법으로서는, 스퍼터링법, 증착법, 액적 토출법(잉크젯법), 스크린 인쇄, 및 오프셋 인쇄 중 하나 또는 복수를 사용하여도 좋다.
여기서, 절연층(130)을 형성한 후에 가열 처리를 수행하는 것이 바람직하다. 절연층(130)에 유기 재료를 사용하는 경우에는, 가열 처리에 의하여 유기 재료를 경화시킬 수 있다.
가열 처리의 온도는 유기 재료의 내열 온도 미만인 것이 바람직하다. 예를 들어 가열 처리의 온도는 150℃ 이상 350℃ 이하가 바람직하고, 180℃ 이상 300℃ 이하가 더 바람직하고, 200℃ 이상 270℃ 이하가 더욱 바람직하고, 200℃ 이상 250℃ 이하가 더욱더 바람직하고, 220℃ 이상 250℃ 이하가 더더욱 바람직하다.
가열 처리는 희가스 또는 질소를 포함한 분위기에서 수행할 수 있다. 또는 건조 공기 분위기에서 가열하여도 좋다. 또한 상기 가열 처리의 분위기에 수소, 물 등이 가능한 한 포함되지 않는 것이 바람직하다. 상기 가열 처리에는 전기로 또는 RTA 장치 등을 사용할 수 있다.
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구(143a) 및 개구(143b)를 덮도록 절연층(130) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 24의 (C)).
상기 공정을 통하여 트랜지스터(100A)를 제작할 수 있다. 예를 들어 트랜지스터(100C)를 표시 장치의 화소에 적용하는 경우에는, 이 후에 보호 절연층, 평탄화층, 화소 전극, 및 배선 중 하나 이상을 형성하는 공정을 추가하면 좋다.
여기까지 제작 방법의 예 1에 대하여 설명하였다.
또한 구성예 1에서 예시한 트랜지스터(100)를 제작하는 경우에는, 앞의 제작 방법의 예 1에서의 도전층(106)의 형성 공정, 절연층(103)의 형성 공정, 및 개구(142)의 형성 공정을 생략하면 좋다. 또한 트랜지스터(100)와 트랜지스터(100C)는 같은 공정을 통하여 동일 기판 위에 형성될 수 있다.
<제작 방법의 예 2>
도 14의 (A) 및 (B)에 나타낸 트랜지스터(100D)의 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
또한 제작 방법의 예 1과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 자세히 설명한다.
먼저, 제작 방법의 예 1에서와 같은 식으로 절연층(110)까지 형성한다(도 22의 (B)). 절연층(110)의 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[금속 산화물막(114f)의 형성]
이어서, 절연층(110) 위에 금속 산화물막(114f)을 형성한다(도 25의 (B)).
금속 산화물막(114f)은 예를 들어 산소를 포함하는 분위기에서 성막하는 것이 바람직하다. 특히 산소를 포함하는 분위기에서 스퍼터링법에 의하여 형성하는 것이 바람직하다. 절연층(110) 위에 금속 산화물막(114f)을 형성할 때의 스퍼터링 장치 내부의 단면 모식도를 도 25의 (A)에 나타내었다. 도 25의 (A)에서는, 스퍼터링 장치 내부에 설치된 타깃(195)과, 타깃(195)의 아래쪽에 형성된 플라스마(196)를 모식적으로 나타내었다. 금속 산화물막(114f)의 형성 시에 산소 가스를 사용함으로써, 절연층(110) 내에 산소를 적합하게 공급할 수 있다. 또한 도 25의 (A)에서는, 절연층(110)에 공급되는 산소를 화살표로 나타내었다.
절연층(110)에 산소를 공급함으로써, 나중의 공정에서 반도체층(108)에 산소가 공급되어, 반도체층(108) 내의 산소 결손(VO) 및 VOH를 저감할 수 있다.
반도체층(108)과 같은 금속 산화물을 포함한 산화물 타깃을 사용한 스퍼터링법에 의하여 금속 산화물막(114f)을 형성하는 경우에는, 앞의 기재를 원용할 수 있다.
예를 들어 금속 산화물막(114f)의 성막 조건으로서, 성막 가스로서 산소를 사용하고 금속 타깃을 사용한 반응성 스퍼터링법에 의하여 금속 산화물막을 형성하여도 좋다. 금속 타깃으로서 예를 들어 알루미늄을 사용한 경우에는, 산화 알루미늄막을 성막할 수 있다.
금속 산화물막(114f)의 성막 시에는, 성막 장치의 성막실 내에 도입하는 성막 가스의 전체 유량에 대한 산소 유량의 비율(산소 유량비) 또는 성막실 내의 산소 분압이 높을수록 절연층(110) 내에 공급되는 산소를 증가시킬 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하, 바람직하게는 65% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더욱 바람직하게는 90% 이상 100% 이하로 한다. 특히 산소 유량비를 100%로 하고, 성막실 내의 산소 분압을 가능한 한 100%에 가깝게 하는 것이 바람직하다.
이와 같이, 산소를 포함하는 분위기에서 스퍼터링법에 의하여 금속 산화물막(114f)을 형성함으로써, 금속 산화물막(114f)의 성막 시에 절연층(110)에 산소를 공급하면서, 절연층(110)으로부터 산소가 이탈되는 것을 방지할 수 있다. 그 결과, 절연층(110)에 많은 산소를 가둘 수 있다.
금속 산화물막(114f)의 성막 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리에 의하여, 절연층(110)에 포함되는 산소를 반도체층(108)에 공급할 수 있다. 금속 산화물막(114f)이 절연층(110)을 덮은 상태에서 가열을 수행함으로써, 절연층(110)으로부터 외부로 산소가 이탈되는 것을 방지하고, 반도체층(108)에 많은 산소를 공급할 수 있다. 그 결과, 반도체층(108) 내의 산소 결손을 저감할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
가열 처리의 조건에 대해서는, 앞의 기재를 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리를 수행하지 않고, 나중의 공정에서 수행되는 가열 처리가 여기서의 가열 처리로서 기능하여도 좋다. 또한 나중의 공정에서의 고온하에서의 처리(예를 들어 성막 공정 등) 등이 여기서의 가열 처리로서 기능할 수 있는 경우도 있다.
금속 산화물막(114f)의 성막 후 또는 상기 가열 처리 후에 금속 산화물막(114f)을 제거하여도 좋다.
[개구(142)의 형성]
다음으로, 금속 산화물막(114f), 절연층(110), 및 절연층(103)의 일부를 에칭함으로써, 도전층(106)에 도달하는 개구(142)를 형성한다(도 25의 (C)).
[도전층(112)의 형성]
이어서, 금속 산화물막(114f) 위에 도전층(112)이 되는 도전막(112f)을 성막한다(도 25의 (D)). 도전막(112f)에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
그리고 도전막(112f) 및 금속 산화물막(114f)의 일부를 에칭함으로써, 도전층(112) 및 금속 산화물층(114)을 형성한다(도 26의 (A)). 도전막(112f) 및 금속 산화물막(114f)은 각각 같은 레지스트 마스크를 사용하여 가공되는 것이 바람직하다. 또는 에칭 후의 도전층(112)을 하드 마스크로서 사용하여 금속 산화물막(114f)을 에칭하여도 좋다.
도전막(112f) 및 금속 산화물막(114f)의 에칭에는 특히 웨트 에칭법을 사용하는 것이 바람직하다.
이에 의하여, 상면 형상이 실질적으로 일치한 도전층(112) 및 금속 산화물층(114)을 형성할 수 있다.
[불순물 원소의 공급 처리]
이어서, 도전층(112)을 마스크로서 사용하여, 절연층(110)을 통하여 반도체층(108)에 불순물 원소(140)를 공급(첨가 또는 주입이라고도 함)하는 처리를 수행한다(도 26의 (B)). 이에 의하여, 반도체층(108)에서 도전층(112)으로 덮이지 않은 영역에 저저항 영역(108N)을 형성할 수 있다. 불순물 원소의 공급 처리에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[절연층(118)의 형성]
이어서, 절연층(110), 금속 산화물층(114), 및 도전층(112)을 덮어 절연층(118)을 형성한다(도 26의 (C)). 절연층(118)의 형성에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
절연층(118)을 형성한 후에 가열 처리를 수행하여도 좋다. 상기 가열 처리에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[개구(141a), 개구(141b)의 형성]
이어서, 절연층(118) 및 절연층(110)의 일부를 에칭함으로써, 저저항 영역(108N)에 도달하는 개구(141a) 및 개구(141b)를 형성한다(도 27의 (A)).
[절연층(130)의 형성]
다음으로, 개구(141a) 및 개구(141b)를 덮도록, 절연층(118) 위에 절연층(130)을 형성한다(도 27의 (B)). 절연층(130)의 형성에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구(143a) 및 개구(143b)를 덮도록 절연층(130) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 27의 (C)).
상기 공정을 통하여 트랜지스터(100D)를 제작할 수 있다.
<제작 방법의 예 3>
도 17의 (A) 및 (B)에 나타낸 트랜지스터(100G)의 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
먼저, 제작 방법의 예 1에서와 같은 식으로 도전막(112f)까지 형성한다(도 22의 (D)). 도전막(112f)의 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
이어서, 도전막(112f)의 일부를 에칭하여 도전층(112)을 형성하고, 또한 절연층(110)의 일부를 에칭하여 반도체층(108)의 일부를 노출시킨다(도 28의 (A)). 이에 의하여, 상면 형상이 실질적으로 일치한 도전층(112) 및 절연층(110)을 형성할 수 있다.
절연층(110)의 에칭은 도전막(112f)을 에칭하기 위한 레지스트 마스크를 사용하여 수행하는 것이 바람직하다. 또한 절연층(110)의 에칭은 도전막(112f)의 에칭과 같은 공정에서 수행하여도 좋고, 도전막(112f)을 에칭한 후에 다른 에칭 방법에 의하여 에칭하여도 좋다.
예를 들어 도전막(112f)을 웨트 에칭법에 의하여 에칭한 후, 절연층(110)을 드라이 에칭법에 의하여 에칭할 수 있다. 특히 도전막(112f)을 드라이 에칭법에 의하여 가공하면, 금속을 포함한 반응 생성물의 발생에 의하여 반도체층(108) 또는 절연층(110)이 오염될 우려가 있다. 그러므로 절연층(110)을 에칭하기 전에 도전막(112f)을 웨트 에칭법에 의하여 가공하는 것이 바람직하다.
또한 에칭 조건에 따라서는 도전층(112) 및 절연층(110)의 단부가 일치하지 않는 경우가 있다. 예를 들어 절연층(110)의 단부보다 도전층(112)의 단부가 내측 또는 외측에 위치하는 경우가 있다.
절연층(110)의 에칭 시에, 노출된 반도체층(108)의 일부가 에칭되어 얇아지는 경우가 있다. 이때, 반도체층(108)은 저저항 영역(108N)의 두께가 채널 형성 영역의 두께보다 얇은 형상을 가질 수 있다.
절연층(110)의 에칭 시에, 반도체층(108)으로 덮이지 않은 절연층(103)의 일부가 에칭되어 얇아지는 경우가 있다. 예를 들어 반도체층(108)으로 덮이지 않은 영역의 절연막(103b)이 소실되는 경우도 있다.
[절연층(116), 절연층(118)의 형성]
다음으로, 반도체층(108)의 노출된 부분과 접하여 절연층(116)을 형성한 다음, 절연층(118)을 형성한다(도 28의 (B)). 절연층(116)의 형성에 의하여, 반도체층(108)의 노출된 부분의 저항이 감소되어 저저항 영역(108N)이 형성된다.
절연층(116)으로서는 반도체층(108)의 저항을 감소시키는 기능을 갖는 불순물 원소를 방출하는 절연막을 사용할 수 있다. 특히 수소를 방출할 수 있는 질화 실리콘막, 질화산화 실리콘막, 산화질화 실리콘막 등의 무기 절연막을 사용하는 것이 바람직하다. 이때, 수소를 포함한 성막 가스를 사용한 플라스마 CVD법을 사용하면, 절연층(116)의 성막 시에도 반도체층(108)에 수소를 공급할 수 있기 때문에 바람직하다.
절연층(116)에 질화 실리콘을 사용하는 경우에는, 실레인 등의 실리콘을 포함한 가스와, 질소를 포함한 가스의 혼합 가스를 성막 가스로서 사용한 PECVD법을 채용하는 것이 바람직하다. 이때, 성막되는 질화 실리콘 내에 수소가 포함되는 것이 바람직하다. 이 경우, 절연층(116) 내의 수소가 반도체층(108)으로 확산됨으로써, 반도체층(108)의 일부의 저항을 감소시키기 용이해진다. 또한 질소를 포함한 가스로서는 예를 들어 암모니아 또는 일산화 이질소 등이 있다.
절연층(116)으로서, 반도체층(108) 내에 산소 결손을 발생시키는 기능을 갖하는 절연막을 사용할 수도 있다. 특히 금속 질화물을 포함한 절연막을 사용하는 것이 바람직하다. 예를 들어 금속을 포함한 스퍼터링 타깃을 사용하고, 질소 가스와, 희석 가스인 희가스 등의 혼합 가스를 성막 가스로서 사용한 반응성 스퍼터링법을 채용하는 것이 바람직하다. 이 경우, 성막 가스의 유량비를 제어함으로써, 절연층(116)의 막질을 제어하기 용이해진다.
알루미늄 타깃을 사용한 반응성 스퍼터링에 의하여 형성한 질화 알루미늄막을 절연층(116)으로서 사용하는 경우, 성막 가스의 전체 유량에 대한 질소 가스의 유량은 바람직하게는 30% 이상 100% 이하, 더 바람직하게는 40% 이상 100% 이하, 더욱 바람직하게는 50% 이상 100% 이하로 한다.
여기서, 절연층(116)과 절연층(118)은 대기에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다.
또한 절연층(118)을 반도체층(108)과 접하여 제공하는 경우에는, 상기 절연층(116)의 형성 공정을 생략하면 좋다.
절연층(116)의 성막 후 또는 절연층(118)의 성막 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여 저저항 영역(108N)의 저저항화를 촉진시킬 수 있다.
가열 처리의 조건에 대해서는, 앞의 기재를 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리를 수행하지 않고, 나중의 공정에서 수행되는 가열 처리가 여기서의 가열 처리로서 기능하여도 좋다. 또한 나중의 공정에서의 고온하에서의 처리(예를 들어 성막 공정 등) 등이 여기서의 가열 처리로서 기능할 수 있는 경우도 있다.
[개구(141a), 개구(141b)의 형성]
이어서, 절연층(118) 및 절연층(116)에, 저저항 영역(108N)에 도달하는 개구(141a) 및 개구(141b)를 형성한다(도 28의 (C)).
[절연층(130)의 형성]
다음으로, 개구(141a) 및 개구(141b)를 덮도록, 절연층(118) 위에 절연층(130)을 형성한다(도 29의 (A)). 절연층(130)의 형성에 대해서는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구(143a) 및 개구(143b)를 덮도록 절연층(130) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 29의 (B)).
상기 공정을 통하여 트랜지스터(100G)를 제작할 수 있다.
또한 절연층(116)의 형성을 생략하면, 도 15의 (A) 및 (B)에 나타낸 트랜지스터(100E)를 제작할 수 있다.
<제작 방법의 예 4>
도 16에 나타낸 트랜지스터(100F)의 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
먼저, 제작 방법의 예 3에서와 같은 식으로 도전막(112f)까지 형성한다(도 22의 (D)). 도전막(112f)의 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[절연층(110), 도전층(112)의 형성]
이어서, 도전막(112f) 위에 레지스트 마스크(115)를 형성한다(도 30의 (A)). 그 후, 레지스트 마스크(115)로 덮이지 않은 영역에서 도전막(112f)을 제거하여 도전층(112)을 형성한다(도 30의 (B)).
도전층(112)의 형성 시에는, 도전층(112)의 단부가 레지스트 마스크(115)의 윤곽보다 내측에 위치하도록 가공한다. 도전층(112)의 형성에는 웨트 에칭법을 적합하게 사용할 수 있다. 웨트 에칭법에서는, 예를 들어 과산화 수소를 포함한 에천트를 사용할 수 있다. 예를 들어 인산, 아세트산, 질산, 염산, 및 황산 중 하나 이상을 포함한 에천트를 사용할 수 있다. 특히 도전층(112)에 구리를 포함한 재료를 사용하는 경우에는, 인산, 아세트산, 및 질산을 포함한 에천트를 적합하게 사용할 수 있다. 에칭 시간을 조정함으로써, 영역(108L)의 폭을 제어할 수 있다.
도전층(112)의 형성에서는, 이방성 에칭법을 사용하여 도전막(112f)을 에칭한 후에, 등방성 에칭법을 사용하여 도전막(112f)의 측면을 에칭하여, 단부면을 후퇴시켜도 좋다(사이드 에칭이라고도 함). 이에 의하여, 평면에서 보았을 때 절연층(110)보다 내측에 위치하는 도전층(112)을 형성할 수 있다.
그리고 레지스트 마스크(115)로 덮이지 않은 영역의 절연층(110)을 제거하여 절연층(110)을 형성한다(도 30의 (C)). 절연층(110)의 형성에는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용할 수 있다. 또한 레지스트 마스크(115)를 제거한 후에 절연층(110)을 형성하여도 좋지만, 레지스트 마스크(115)를 남기면 도전층(112)의 막 두께가 얇아지는 것을 억제할 수 있다.
절연층(110)을 형성한 후에 레지스트 마스크(115)를 제거한다.
[플라스마 처리]
이어서, 플라스마 처리를 수행하여도 좋다. 플라스마 처리에 의하여, 도전층(112)과 중첩되지 않은 영역의 반도체층(108)에 산소 결손(VO)을 형성할 수 있다.
플라스마 처리에는 질소, 수소, 및 희가스 중 하나 이상을 포함하는 분위기를 사용할 수 있다. 예를 들어 플라스마 처리에는 아르곤 가스 분위기를 적합하게 사용할 수 있다. 또한 플라스마 처리에는 상술한 복수의 가스를 포함한 혼합 가스를 사용하여도 좋다. 예를 들어 플라스마 처리에는 아르곤 가스와 질소 가스의 혼합 가스 분위기를 적합하게 사용할 수 있다.
반도체층(108) 내에 형성된 산소 결손(VO)은 반도체층(108) 내의 수소에 의하여 VOH가 되어, 도전층(112)과 중첩되지 않은 영역의 반도체층(108)의 캐리어 농도가 높아진다. 즉 플라스마 처리를 수행함으로써, 영역(108L) 및 저저항 영역(108N)이 되는 영역의 저항을 감소시킬 수 있다(도 16의 (B) 참조).
영역(108L)은 절연층(110)을 통하여 플라스마 처리가 수행되기 때문에, 형성되는 산소 결손(VO)의 양이 저저항 영역(108N)과 같은 정도가 되거나 이보다 적어진다. 따라서 영역(108L)은 캐리어 농도가 저저항 영역(108N)과 같은 정도가 되거나 이보다 낮아진다.
PECVD 장치를 사용하여 절연층(118)을 형성하는 경우, 같은 장치를 사용하여 상기 플라스마 처리를 수행할 수 있다. 또한 절연층(118)을 형성하는 처리실에서 상기 플라스마 처리와 절연층(118)의 형성을 연속적으로 수행할 수 있다.
이어서, 절연층(118)을 형성한다. 절연층(118)의 형성 이후에 대해서는 앞의 제작 방법의 예 3의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
상기 공정을 통하여 트랜지스터(100F)를 제작할 수 있다.
<제작 방법의 예 5>
도 18의 (A) 내지 (C)에 나타낸 트랜지스터(100H)의 제작 방법에 대하여 설명한다. 또한 상술한 것과 중복되는 부분에 대해서는 설명을 생략하고, 상이한 부분에 대하여 설명한다.
먼저, 제작 방법의 예 1에서와 같은 식으로 절연층(130)까지 형성한다(도 24의 (B)). 절연층(130)의 형성까지는 앞의 기재를 참조할 수 있기 때문에 자세한 설명은 생략한다.
[절연층(132)의 형성]
다음으로, 개구(143a) 및 개구(143b)를 덮도록, 절연층(118) 위에 절연층(132)을 형성한다(도 31의 (A)).
절연층(132)의 성막 온도는 유기 재료의 내열 온도 미만인 것이 바람직하다. 예를 들어 가열 처리의 온도는 150℃ 이상 350℃ 이하가 바람직하고, 180℃ 이상 300℃ 이하가 더 바람직하고, 200℃ 이상 270℃ 이하가 더욱 바람직하고, 200℃ 이상 250℃ 이하가 더욱더 바람직하고, 220℃ 이상 250℃ 이하가 더더욱 바람직하다.
[개구(149a), 개구(149b)의 형성]
이어서, 절연층(132)에, 저저항 영역(108N)에 도달하는 개구(149a) 및 개구(149b)를 형성한다(도 31의 (B)).
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구(149a) 및 개구(149b)를 덮도록 절연층(132) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a) 및 도전층(120b)을 형성한다(도 31의 (C)).
상기 공정을 통하여 트랜지스터(100H)를 제작할 수 있다.
<반도체 장치의 구성 요소>
이하에서는, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘 또는 탄소화 실리콘을 재료로서 사용한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 반도체 장치를 직접 형성하여도 좋다. 또는 기판(102)과 반도체 장치 사이에 박리층을 제공하여도 좋다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고 다른 기판으로 전재하기 위하여 사용될 수 있다. 이 경우, 반도체 장치를 내열성이 낮은 기판 또는 가요성 기판으로도 전재할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전층(112) 및 도전층(106), 그리고 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전층(120a) 및 다른 쪽으로서 기능하는 도전층(120b)은 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택된 금속 원소, 상술한 금속 원소를 성분으로서 포함한 합금, 및 상술한 금속 원소를 조합한 합금 중 하나 또는 복수를 사용하여 각각 형성할 수 있다.
도전층(112), 도전층(106), 도전층(120a), 및 도전층(120b)에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물을 적용할 수도 있다.
여기서, 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 갖는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 이 결과, 금속 산화물은 도전성이 높아져 도전체가 된다. 도전체가 된 금속 산화물을 산화물 도전체라고 할 수 있다.
도전층(112) 등은 상기 산화물 도전체(금속 산화물)를 포함한 도전막과, 금속 또는 합금을 포함한 도전막의 적층 구조를 가져도 좋다. 금속 또는 합금을 포함한 도전막을 사용함으로써, 배선 저항을 감소시킬 수 있다. 이때, 게이트 절연층으로서 기능하는 절연층과 접하는 측에는 산화물 도전체를 포함한 도전막을 적용하는 것이 바람직하다.
도전층(112), 도전층(106), 도전층(120a), 도전층(120b)에는, 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택된 어느 하나 또는 복수가 포함되는 것이 적합하다. 특히 질화 탄탈럼막을 사용하는 것이 적합하다. 상기 질화 탄탈럼막은 도전성을 갖고, 구리, 산소, 또는 수소에 대한 배리어성이 높고, 그 자체로부터의 수소의 방출이 적기 때문에, 반도체층(108)과 접하는 도전막 또는 반도체층(108) 근방의 도전막으로서 적합하게 사용할 수 있다.
[반도체층]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5, In:M:Zn=10:1:3, In:M:Zn=10:1:6, In:M:Zn=10:1:8 등을 들 수 있다. 또한 상기에서 원소 M으로서 2종류 이상의 원소를 포함하는 경우, 상기 원자수비에서의 M의 비율은 상기 2종류 이상의 금속 원소의 원자수의 합에 대응하는 것으로 한다.
스퍼터링 타깃으로서 다결정 산화물을 포함한 타깃을 사용하면, 결정성을 갖는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비]의 근방이 되는 경우가 있다.
반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
반도체층(108)은 비단결정 구조를 갖는 것이 바람직하다. 비단결정 구조에는, 예를 들어 후술하는 CAAC 구조, 다결정 구조, 미결정 구조, 또는 비정질 구조가 포함된다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC 구조는 결함 준위 밀도가 가장 낮다.
이하에서는, CAAC(c-axis aligned crystal)에 대하여 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC 구조는 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)을 갖는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정의 방향으로 배향하고, 또한 a축 및 b축은 배향성을 갖지 않고, 나노 결정들이 입계를 형성하지 않고 연속적으로 연결된다는 특징을 갖는 결정 구조이다. 특히 CAAC 구조를 갖는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 갖는다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 또는 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 포함한 산화물 반도체는 물리적 성질이 안정적이다. 그러므로 CAAC-OS를 포함한 산화물 반도체는 열에 강하고 신뢰성이 높다.
여기서, 결정학에서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여 특이적인 축을 c축으로 한 단위 격자를 선택하는 것이 일반적이다. 특히 층상 구조를 갖는 결정에서는 층의 면 방향에 평행한 2개의 축을 a축 및 b축으로 하고, 층과 교차하는 축을 c축으로 하는 것이 일반적이다. 이러한 층상 구조를 갖는 결정의 대표적인 예로서 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 평행하고, c축은 벽개면과 직교한다. 예를 들어 층상 구조인 YbFe2O4형의 결정 구조를 갖는 InGaZnO4의 결정은 육방정계로 분류될 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 평행하고, c축은 층(즉 a축 및 b축)과 직교한다.
미결정 구조를 갖는 산화물 반도체막(미결정 산화물 반도체막)은 TEM에 의한 관찰 이미지에서는 결정부를 명확하게 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히 1nm 이상 10nm 이하 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한 nc-OS막은 예를 들어 TEM에 의한 관찰 이미지에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한 nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 out-of-plane법에 의하여 해석하면 결정면을 나타내는 피크가 검출되지 않는다. 또한 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 nc-OS막에 대하여 수행하면 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기에 가깝거나 결정부보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 nc-OS막에 대하여 수행하면, 원을 그리듯이 휘도가 높은 링 형상의 영역이 관측되고, 이 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만 nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높다. 따라서 nc-OS막은 CAAC-OS막에 비하여 캐리어 농도가 높고 전자 이동도가 높은 경우가 있다. 따라서 nc-OS막을 사용한 트랜지스터는 높은 전계 효과 이동도를 나타내는 경우가 있다.
nc-OS막은 성막 시의 산소 유량비를 CAAC-OS막보다 낮게 함으로써 형성할 수 있다. 또한 nc-OS막은 성막 시의 기판 온도를 CAAC-OS막보다 낮게 하는 것에 의해서도 형성할 수 있다. 예를 들어 nc-OS막은 기판 온도를 비교적 낮게(예를 들어 130℃ 이하의 온도) 한 상태 또는 기판을 가열하지 않는 상태에서도 성막할 수 있기 때문에, 대형의 유리 기판 또는 수지 기판 등을 사용하는 경우에 적합하고, 생산성을 높일 수 있다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 기판 온도를 100℃ 이상 130℃ 이하로 하고, In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법으로 형성한 금속 산화물은 nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조, 또는 이들이 혼재된 구조를 갖기 쉽다. 한편, 기판 온도를 실온으로 하여 형성한 금속 산화물은 nc의 결정 구조를 갖기 쉽다. 또한 여기서 실온은 기판을 가열하지 않는 경우의 온도를 포함한다.
<금속 산화물의 구성>
이하에서는, 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한 CAAC(c-axis aligned crystal)는 결정 구조의 일례를 나타내고, CAC(Cloud-Aligned Composite)는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 갖고, 재료의 일부에서는 절연성의 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 촬성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭 기능(온/오프 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성의 기능을 갖고, 절연성 영역은 상술한 절연성의 기능을 갖는다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 갖는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 갖는 성분과 도전성 영역에 기인하는 내로 갭을 갖는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 갖는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 갖는 성분이 와이드 갭을 갖는 성분에 상보적으로 작용하고, 내로 갭을 갖는 성분과 연동하여 와이드 갭을 갖는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉 CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
여기까지 금속 산화물의 구성에 대하여 설명하였다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 예시한 트랜지스터를 포함한 표시 장치의 일례에 대하여 설명한다.
<구성예>
도 32의 (A)는 표시 장치(700)의 상면도이다. 표시 장치(700)는 실재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 포함한다. 또한 제 1 기판(701), 제 2 기판(705), 및 실재(712)로 밀봉되는 영역에서, 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 제공된다. 또한 화소부(702)에는 복수의 표시 소자가 제공된다.
제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않은 부분에, FPC(716)(FPC: Flexible printed circuit)가 접속되는 FPC 단자부(708)가 제공되어 있다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버 회로부(706)는 복수로 제공되어도 좋다. 또한 게이트 드라이버 회로부(706) 및 소스 드라이버 회로부(704)는 각각 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 포함되는 트랜지스터로서 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형 액정 소자, 반사형 액정 소자, 반투과형 액정 소자 등을 사용할 수 있다. 또한 발광 소자로서는 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광형 발광 소자를 들 수 있다. 또한 셔터 방식 또는 광 간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder)(등록 상표) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 32의 (B)에 나타낸 표시 장치(700A)는 제 1 기판(701) 대신에 가요성을 갖는 수지층(743)이 적용되고, 플렉시블 디스플레이로서 사용할 수 있는 표시 장치의 예이다.
표시 장치(700A)에서 화소부(702)는 직사각형이 아니라 그 코너부가 원호 형상을 갖는다. 또한 도 32의 (B) 중의 영역(P1)에 나타낸 바와 같이, 화소부(702) 및 수지층(743)의 일부를 잘라 낸 노치부(notch portion)를 갖는다. 한 쌍의 게이트 드라이버 회로부(706)는 화소부(702)를 사이에 두고 양측에 제공된다. 또한 게이트 드라이버 회로부(706)는 화소부(702)의 코너부에서 원호 형상의 윤곽을 따라 제공되어 있다.
수지층(743)은 FPC 단자부(708)가 제공된 부분이 돌출된 형상을 갖는다. 또한 수지층(743)에서 FPC 단자부(708)를 포함한 일부는 도 32의 (B) 중의 영역(P2)에서 뒤쪽으로 접을 수 있다. 수지층(743)의 일부를 접음으로써, FPC(716)를 화소부(702)의 이면과 겹쳐 배치한 상태로 표시 장치(700A)를 전자 기기에 실장할 수 있기 때문에, 전자 기기의 크기를 축소할 수 있다.
표시 장치(700A)에 접속되는 FPC(716)에는 IC(717)가 실장되어 있다. IC(717)는 예를 들어 소스 드라이버 회로로서의 기능을 갖는다. 이때 표시 장치(700A)의 소스 드라이버 회로부(704)는 보호 회로, 버퍼 회로, 디멀티플렉서 회로 등 중 적어도 하나를 포함할 수 있다.
도 32의 (C)에 나타낸 표시 장치(700B)는 대형 화면을 갖는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말기, 디지털 사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700B)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 포함한다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착되어 있다. 또한 복수의 FPC(723)는 한쪽 단자가 제 1 기판(701)에 접속되고, 다른 쪽 단자가 인쇄 회로 기판(724)에 접속되어 있다. FPC(723)를 접음으로써, 인쇄 회로 기판(724)을 화소부(702)의 이면에 배치하여 전자 기기에 실장할 수 있기 때문에, 전자 기기의 크기를 축소할 수 있다.
한편, 게이트 드라이버 회로부(722)는 제 1 기판(701) 위에 형성되어 있다. 따라서 슬림 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 해상도가 높은 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상인 표시 장치를 실현할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등으로 매우 높은 표시 장치를 실현할 수 있다.
<단면 구성예>
이하에서는, 표시 소자로서 액정 소자를 사용하는 구성 및 EL 소자를 사용하는 구성에 대하여 도 33 내지 도 36을 사용하여 설명한다. 또한 도 33 내지 도 35는 각각 도 32의 (A)에 나타낸 표시 장치(700)에서의 일점쇄선 Q-R를 따르는 단면도이다. 또한 도 36은 도 32의 (B)에 나타낸 표시 장치(700A)에서의 일점쇄선 S-T를 따르는 단면도이다. 도 33 및 도 34에는 표시 소자로서 액정 소자를 사용한 구성을 나타내고, 도 35 및 도 36에는 EL 소자를 사용한 구성을 나타내었다.
[표시 장치의 공통 부분에 관한 설명]
도 33 내지 도 36에 나타낸 표시 장치는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다. 도 34에는 용량 소자(790)가 없는 경우를 나타내었다.
트랜지스터(750) 및 트랜지스터(752)로서는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터는 오프 전류가 저감될 수 있다. 따라서 화상 신호 등의 전기 신호를 유지하는 시간을 길게 할 수 있고, 화상 신호 등의 기록 간격도 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 줄일 수 있어, 소비 전력을 절감하는 효과를 갖는다.
본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어 이러한 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용되는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉 실리콘 웨이퍼 등으로 형성된 구동 회로를 적용하지 않는 구성도 가능하므로, 표시 장치의 부품 점수를 삭감할 수 있다. 또한 고속 구동이 가능한 트랜지스터를 화소부에서도 사용함으로써, 고화질의 화상을 제공할 수 있다.
도 33, 도 35, 및 도 36에 나타낸 용량 소자(790)는 트랜지스터(750)의 제 1 게이트 전극과 동일한 막을 가공하여 형성된 하부 전극과, 반도체층과 동일한 금속 산화물을 가공하여 형성된 상부 전극을 포함한다. 상부 전극은 트랜지스터(750)의 소스 영역 및 드레인 영역과 마찬가지로 저항이 감소되어 있다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)의 제 1 게이트 절연층으로서 기능하는 절연막의 일부가 제공된다. 즉 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 끼워진 적층형의 구조를 갖는다. 또한 상부 전극에는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 막을 가공하여 얻어진 배선이 접속되어 있다.
트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공되어 있다.
화소부(702)에 포함되는 트랜지스터(750)와 소스 드라이버 회로부(704)에 포함되는 트랜지스터(752)로서는 서로 다른 구조의 트랜지스터를 사용하여도 좋다. 예를 들어 이들 중 어느 한쪽으로서 톱 게이트형 트랜지스터를 적용하고, 다른 쪽으로서 보텀 게이트형 트랜지스터를 적용하여도 좋다. 또한 상기 게이트 드라이버 회로부(706)에서도 소스 드라이버 회로부(704)와 마찬가지로 트랜지스터(750)와 같은 구조를 갖는 트랜지스터를 사용하여도 좋고, 다른 구조를 갖는 트랜지스터를 사용하여도 좋다.
신호선(710)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성되어 있다. 이때 구리 원소를 포함한 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등이 적고 대화면 표시가 가능하게 되므로 바람직하다.
FPC 단자부(708)는 일부가 접속 전극으로서 기능하는 배선(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 배선(760)은 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다. 여기서 배선(760)은 트랜지스터(750) 또는 트랜지스터(752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성되어 있다.
제 1 기판(701) 및 제 2 기판(705)으로서는, 예를 들어 유리 기판 또는 플라스틱 기판 등 가요성을 갖는 기판을 사용할 수 있다. 제 1 기판(701)으로서 가요성을 갖는 기판을 사용하는 경우에는, 제 1 기판(701)과 트랜지스터(750) 등 사이에 수소 원소를 포함한 불순물에 대한 배리어성을 갖는 절연층을 제공하는 것이 바람직하다.
제 2 기판(705) 측에는 차광막(738)과, 착색막(736)과, 이들과 접하는 절연막(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 33에 나타낸 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전층(772), 도전층(774), 및 이들 사이의 액정층(776)을 포함한다. 도전층(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 갖는다. 또한 도전층(772)은 트랜지스터(750)의 소스 전극 또는 드레인 전극에 전기적으로 접속된다. 도전층(772)은 평탄화 절연막(770) 위에 형성되고, 화소 전극으로서 기능한다.
도전층(772)에는 가시광에 대하여 투과성을 갖는 재료 또는 반사성을 갖는 재료를 사용할 수 있다. 투광성 재료로서는 예를 들어 인듐, 아연, 주석 등을 포함한 산화물 재료를 사용하는 것이 좋다. 반사성 재료로서는 예를 들어 알루미늄, 은 등을 포함한 재료를 사용하는 것이 좋다.
도전층(772)에 반사성 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편, 도전층(772)에 투광성 재료를 사용하면, 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 기둥 모양의 스페이서이고, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 구조체(778)로서 구 형상의 스페이서를 사용하여도 좋다.
도 34에 나타낸 표시 장치(700)는 횡전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용한 예이다. 도전층(772) 위에 절연층(773)을 개재하여 공통 전극으로서 기능하는 도전층(774)이 제공된다. 도전층(772)과 도전층(774) 사이에 발생하는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 34에서 도전층(774), 절연층(773), 도전층(772)의 적층 구조로 저장 커패시터를 구성할 수 있다. 그러므로 용량 소자를 별도로 제공할 필요가 없으므로 개구율을 높일 수 있다.
도 33 및 도 34에는 나타내지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 그리고 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 고분자 네트워크형 액정(PNLC: Polymer Network Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
액정층(776)에 고분자 분산형 액정 또는 고분자 네트워크형 액정 등을 사용한 산란형 액정을 사용할 수도 있다. 이때, 착색막(736)을 제공하지 않고 흑백 표시를 수행하여도 좋고, 착색막(736)을 사용하여 컬러 표시를 수행하여도 좋다.
액정 소자의 구동 방법으로서, 계시 가법 혼색법에 의거하여 컬러 표시를 수행하는, 시간 분할 표시 방식(필드 시??셜 구동 방식이라고도 함)을 적용하여도 좋다. 이 경우, 착색막(736)을 제공하지 않는 구성으로 할 수 있다. 시간 분할 표시 방식을 사용하는 경우, 예를 들어 R(적색), G(녹색), B(청색) 각각의 색을 나타내는 부화소를 제공할 필요가 없기 때문에, 화소의 개구율을 향상시키거나 정세도를 높일 수 있다는 등의 이점이 있다.
[발광 소자를 사용하는 표시 장치]
도 35에 나타낸 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전층(772), EL층(786), 및 도전막(788)을 포함한다. EL층(786)은 유기 화합물 또는 무기 화합물 등의 발광 재료를 포함한다.
발광 재료로서는 형광 재료, 인광 재료, 열 활성화 지연 형광(Thermally activated delayed fluorescence: TADF) 재료, 무기 화합물(퀀텀닷(quantum dot) 재료 등) 등을 사용할 수 있다.
도 35에 나타낸 표시 장치(700)에서는, 평탄화 절연막(770) 위에 도전층(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서, 발광 소자(782)는 투광성을 갖는 도전막(788)을 포함하는 톱 이미션형 발광 소자이다. 또한 발광 소자(782)는 도전층(772) 측에 광을 방출하는 보텀 이미션 구조를 가져도 좋고, 도전층(772) 측 및 도전막(788) 측의 양쪽에 광을 방출하는 듀얼 이미션 구조를 가져도 좋다.
착색막(736)은 발광 소자(782)와 중첩되는 위치에 제공되어 있다. 또한 차광막(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 제공되어 있다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 EL층(786)을 화소마다 섬 형상 또는 화소 열마다 줄무늬 형상으로 형성, 즉 구별 도포 방식에 의하여 형성하는 경우에는, 착색막(736)을 제공하지 않아도 된다.
도 36에는 플렉시블 디스플레이에 적합하게 적용할 수 있는 표시 장치의 구성을 나타내었다. 도 36은 도 32의 (B)에 나타낸 표시 장치(700A)에서의 일점쇄선 S-T를 따르는 단면도이다.
도 36에 나타낸 표시 장치(700A)는 도 35에 나타낸 제 1 기판(701) 대신에 지지 기판(745), 접착층(742), 수지층(743), 및 절연층(744)이 적층된 구성을 갖는다. 트랜지스터(750) 및 용량 소자(790) 등은 수지층(743) 위에 제공된 절연층(744) 위에 제공되어 있다.
지지 기판(745)은 유기 수지 또는 유리 등을 포함하고, 가요성을 가질 정도로 얇은 기판이다. 수지층(743)은 폴리이미드 수지 또는 아크릴 수지 등의 유기 수지를 포함하는 층이다. 절연층(744)은 산화 실리콘, 산화질화 실리콘, 질화 실리콘 등의 무기 절연막을 포함한다. 수지층(743)과 지지 기판(745)은 접착층(742)에 의하여 접합되어 있다. 수지층(743)은 지지 기판(745)보다 얇은 것이 바람직하다.
도 36에 나타낸 표시 장치(700A)는 도 35에 나타낸 제 2 기판(705) 대신에 보호층(740)을 포함한다. 보호층(740)은 밀봉막(732)과 접합되어 있다. 보호층(740)으로서는 유리 기판 또는 수지 필름 등을 사용할 수 있다. 또한 보호층(740)으로서는 편광판, 산란판 등의 광학 부재, 터치 센서 패널 등의 입력 장치, 또는 이들을 2개 이상 적층한 구성을 적용하여도 좋다.
발광 소자(782)에 포함되는 EL층(786)은 절연막(730) 및 도전층(772) 위에 섬 형상으로 제공되어 있다. EL층(786)을 부화소마다 발광색이 다르게 되도록 구분하여 형성함으로써, 착색막(736)을 사용하지 않고 컬러 표시를 실현할 수 있다. 또한 발광 소자(782)를 덮어 보호층(741)이 제공되어 있다. 보호층(741)은 발광 소자(782)로 물 등의 불순물이 확산되는 것을 방지하는 기능을 갖는다. 보호층(741)으로서는 무기 절연막을 사용하는 것이 바람직하다. 또한 무기 절연막과 유기 절연막을 각각 하나 이상 포함하는 적층 구조로 하는 것이 더 바람직하다.
도 36에 접을 수 있는 영역(P2)을 나타내었다. 영역(P2)은 지지 기판(745), 접착층(742) 외에, 절연층(744) 등의 무기 절연막이 제공되지 않은 부분을 갖는다. 또한 영역(P2)에서는, 배선(760)을 덮어 수지층(746)이 제공되어 있다. 접을 수 있는 영역(P2)에 무기 절연막을 가능한 한 제공하지 않고, 또한 금속 또는 합금을 포함한 도전층과 유기 재료를 포함한 층만을 적층한 구성으로 함으로써, 접었을 때 크랙이 생기는 것을 방지할 수 있다. 또한 영역(P2)에 지지 기판(745)을 제공하지 않은 경우, 표시 장치(700A)의 일부를 매우 작은 곡률 반경으로 접을 수 있다.
도 33 내지 도 36에 나타낸 표시 장치(700) 또는 표시 장치(700A)에 입력 장치를 제공하여도 좋다. 상기 입력 장치로서는 예를 들어 터치 센서 등이 있다.
예를 들어 센서의 방식으로서는 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
또한 터치 패널의 구성에는 입력 장치를 한 쌍의 기판 사이에 형성하는 소위 인셀형 터치 패널, 입력 장치를 표시 장치(700) 위에 형성하는 소위 온셀형 터치 패널, 또는 입력 장치를 표시 장치(700)에 접합하여 사용하는 소위 아웃셀형 터치 패널 등이 있다.
[변형예]
이하에서는, 상기 표시 장치와 일부의 구성이 다른 변형예에 대하여 설명한다.
도 37의 (A)는 표시 장치(800)의 단면 개략도이다. 표시 장치(800)는 기판(801) 위에 발광 소자(820R), 발광 소자(820G), 및 발광 소자(820B)를 포함한다. 발광 소자(820R)는 적색을 나타내는 발광 소자이고, 발광 소자(820G)는 녹색을 나타내는 발광 소자이고, 발광 소자(820B)는 청색을 나타내는 발광 소자이다. 또한 발광 소자(820R), 발광 소자(820G), 및 발광 소자(820B)를 통틀어 발광 소자(820)라고 기재하는 경우가 있다.
기판(801)으로서는 트랜지스터 또는 배선 등을 포함한 회로 기판을 사용할 수 있다. 예를 들어 실시형태 1에서 설명한 반도체 장치를 적합하게 사용할 수 있다. 또한 패시브 매트릭스 방식 또는 세그먼트 방식이 적용될 수 있는 경우에는, 기판(801)으로서 유리 기판 등의 절연성 기판을 사용할 수 있다. 또한 기판(801)은 각 발광 소자를 구동하기 위한 회로(화소 회로라고도 함) 또는 상기 화소 회로를 구동하기 위한 구동 회로로서 기능하는 반도체 회로가 제공된 기판이다.
발광 소자(820R)는 도전층(811), 반사층(812), 절연층(813), 도전층(814R), EL층(815), 및 도전층(816)을 포함한다. 발광 소자(820G)는 도전층(811), 반사층(812), 절연층(813), 도전층(814G), EL층(815), 및 도전층(816)을 포함한다. 발광 소자(820B)는 도전층(811), 반사층(812), 절연층(813), 도전층(814B), EL층(815), 및 도전층(816)을 포함한다. 또한 도전층(814R), 도전층(814G), 및 도전층(814B)을 통틀어 도전층(814)이라고 기재하는 경우가 있다.
도전층(811)은 하부 전극으로서 기능하고, 도전층(816)은 상부 전극으로서 기능한다. 도전층(811) 위에 제공되는 반사층(812)은 가시광을 반사하는 기능을 갖는다. 절연층(813) 및 도전층(814)은 가시광을 투과시키는 기능을 갖고, 도전층(816)은 가시광에 대하여 투과성 및 반사성을 갖는다. EL층(815)은 발광성 화합물을 포함한다.
각 발광 소자(820)에 제공되는 도전층(814)은 발광 소자마다 두께가 다르다. 3개의 도전층(814) 중 도전층(814B)의 두께가 가장 얇고, 도전층(814R)의 두께가 가장 두껍다. 여기서, 도 37의 (A)에 나타낸 바와 같이, 각 발광 소자에서의 반사층(812)의 상면과 도전층(816)의 하면(즉 도전층(816)과 EL층(815)의 계면) 사이의 거리를 각각 거리(DR), 거리(DG), 거리(DB)로 하였을 때, 거리(DR)가 가장 크고, 거리(DB)가 가장 작다. 거리(DR), 거리(DG), 거리(DB)의 차이는 각 발광 소자에서의 광학 거리(광로 길이)의 차이에 대응한다.
3개의 발광 소자 중 발광 소자(820R)는 광로 길이가 가장 길기 때문에, 파장이 가장 긴 광이 강화된 광(R)을 방출한다. 한편, 발광 소자(820B)는 광로 길이가 가장 짧기 때문에, 파장이 가장 짧은 광이 강화된 광(B)을 방출한다. 발광 소자(820G)는 그 중간의 파장의 광이 강화된 광(G)을 방출한다. 예를 들어 광(R)은 적색의 광이 강화된 광이고, 광(G)은 녹색의 광이 강화된 광이고, 광(B)은 청색의 광이 강화된 광으로 할 수 있다.
이러한 구성으로 하면, 발광 소자(820)에 포함되는 EL층을 다른 색의 발광 소자마다 따로따로 형성할 필요가 없기 때문에, 같은 구성을 갖는 소자를 사용하여 색 재현성이 높은 컬러 표시를 수행할 수 있다. 또한 발광 소자(820)를 매우 높은 밀도로 배치할 수 있다. 예를 들어 정세도가 5000ppi를 넘는 표시 장치를 실현할 수 있다.
기판(801)과, 발광 소자(820)의 도전층(811)은 플러그(831)를 통하여 전기적으로 접속되어 있다. 플러그(831)는 절연층(821)에 제공된 개구에 매립되도록 형성되어 있다. 또한 도전층(811)은 플러그(831)의 상면과 접하여 제공되어 있다.
표시 장치(800)에서는, 인접한 서로 다른 색의 발광 소자 사이에서 EL층(815)과 도전층(816)이 분단되어 있다. 이에 의하여, 인접한 서로 다른 색의 발광 소자 사이에서 EL층(815)을 통하여 누설 전류가 흐르는 것을 방지할 수 있다. 따라서 상기 누설 전류에 의하여 발생하는 발광을 억제할 수 있어, 콘트라스트가 높은 표시를 실현할 수 있다. 또한 정세도를 높인 경우에도 EL층(815)에 도전성이 높은 재료를 사용할 수 있기 때문에 재료의 선택의 폭을 넓힐 수 있어, 효율의 향상, 소비 전력의 절감, 및 신뢰성의 향상을 실현하기 용이해진다.
EL층(815) 및 도전층(816)은 메탈 마스크 등의 섀도 마스크를 사용한 성막에 의하여 섬 형상의 패턴이 형성되어도 좋지만, 특히 메탈 마스크를 사용하지 않는 가공 방법을 사용하는 것이 바람직하다. 이에 의하여, 매우 미세한 패턴을 형성할 수 있기 때문에, 메탈 마스크를 사용한 형성법에 비하여 정세도 및 개구율을 향상시킬 수 있다. 이러한 가공 방법으로서는 대표적으로는 포토리소그래피법을 사용할 수 있다. 이 외에, 나노임프린트법, 샌드블라스트법 등의 형성법을 사용할 수도 있다.
본 명세서 등에서, 메탈 마스크 또는 FMM(파인 메탈 마스크, 고정세(高精細) 메탈 마스크)을 사용하는 디바이스를 MM(메탈 마스크) 구조라고 부르는 경우가 있다. 또한 본 명세서 등에서, 메탈 마스크 또는 FMM을 사용하지 않는 디바이스를 MML(메탈 마스크리스) 구조라고 부르는 경우가 있다.
표시 장치(800)의 제작 방법으로서는, 먼저 EL층(815) 및 도전층(816)을 메탈 마스크를 사용하지 않고 성막한 후에, 도전층(816) 위에 레지스트 마스크를 형성한다. 그 후, 상기 레지스트 마스크로 덮이지 않은 EL층(815) 및 도전층(816)의 일부를 에칭에 의하여 제거한 다음에 레지스트 마스크를 제거한다. 그리고 절연층(118)을 형성한다. 이에 의하여, 표시 장치(800)를 제작할 수 있다.
표시 장치(800)에서는 발광 소자(820B), 발광 소자(820G), 및 발광 소자(820R)를 덮어 절연층(818)이 제공되어 있다. 인접한 발광 소자 사이에서 절연층(818)의 일부는 절연층(817)의 상면과 접한다. 절연층(818)은 물 등의 불순물이 발광 소자로 확산되는 것을 방지하는 보호층으로서 기능한다. 절연층(818)으로서는 산화 실리콘막, 질화 실리콘막, 또는 산화 알루미늄막 등의 투습성이 낮은 무기 절연막을 사용하는 것이 바람직하다.
도 37의 (B)에 나타낸 표시 장치(800A)는 플러그(830)를 포함하는 점, 그리고 도전층(814R), 도전층(814G), 및 도전층(814B)의 구성이 상기 표시 장치(800)와 주로 다르다.
표시 장치(800A)에서는 이격되어 형성된 도전층(811) 위에 반사층(812), 절연층(813), 및 도전층(814)이 이 순서대로 적층되어 있다. 도전층(814)은 발광 소자마다 두께가 다르다. 도전층(814)은 플러그(830)를 통하여 도전층(811)에 전기적으로 접속되어 있기 때문에, 도전층(814)을 도전층(811)보다 크게 제공할 필요는 없다. 이러한 구성으로 하면, 화소 전극으로서 기능하는 도전층(811)을 더 크게 제공할 수 있고, 또한 도전층(814)과 도전층(811)의 콘택트를 제공할 필요가 없기 때문에, 화소의 개구율을 높일 수 있다.
또한 도 37의 (B)에서는 절연층(813)과 반사층(812)에 플러그(830)가 매립된 구성으로 하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 플러그(830)를 절연층(813)에 매립하여 반사층(812)과 접하는 구성으로 하여도 좋다. 이때, 도전층(811)을 제공하지 않고 반사층(812)과 플러그(830)가 접하는 구성으로 하여도 좋지만, 반사층(812)이 얇은 경우 등에는 절연층(813)에 플러그(830)를 형성하기 위한 개구를 형성할 때, 반사층(812)을 관통하는 경우가 있기 때문에, 도전층(811)을 제공하는 것이 바람직하다.
표시 장치(800) 및 표시 장치(800A)에서, EL층(815) 및 도전층(816)은 같은 색의 화소 사이에서는 분단되지 않고 연속되도록 가공되는 것이 바람직하다. 예를 들어 EL층(815) 및 도전층(816)은 스트라이프 형상으로 가공될 수 있다. 이에 의하여, 모든 발광 소자의 도전층(816)이 부유 상태가 되지 않고, 소정의 전위를 공급할 수 있다.
또한 도 37의 (A) 및 (B)에서는 EL층(815)이 R, G, B의 화소마다 다른 색을 나타내는 구조(SBS(Side By Side) 구조라고도 함)를 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어 R, G, B의 화소의 각각은 백색의 광을 방출하는 EL층을 포함하고, 이 백색의 광을 방출하는 EL층에서 광을 방출하는 측에 착색층(소위 컬러 필터)을 제공하는 구조로 하여도 좋다. 또한 백색의 광을 방출하는 EL층에는 복수의 발광 유닛이 중간층(전하 발생층)을 개재하여 직렬로 접속된 구조(탠덤 구조라고도 함)를 사용하여도 좋다. 탠덤 구조로 함으로써, 고휘도 발광이 가능한 발광 소자로 할 수 있다. 본 명세서 등에서는, 백색의 광을 방출하는 EL층을 포함한 발광 소자를 백색 발광 소자라고 표기하는 경우가 있다.
상술한 백색 발광 소자(싱글 구조 또는 탠덤 구조)와 SBS 구조의 발광 소자를 비교하였을 때, SBS 구조의 발광 소자는 백색 발광 소자보다 소비 전력을 낮게 할 수 있다. 소비 전력을 낮게 억제하려고 하는 경우에는, SBS 구조의 발광 소자를 사용하는 것이 적합하다. 한편, 백색 발광 소자는 SBS 구조의 발광 소자보다 제조 공정이 간단하기 때문에, 제조 비용을 낮게 하거나 제조 수율을 높일 수 있어 적합하다.
여기까지 변형예에 대하여 설명하였다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함한 표시 장치에 대하여 도 38의 (A) 내지 (C)를 사용하여 설명한다.
도 38의 (A)에 나타낸 표시 장치는 화소부(502)와, 구동 회로부(504)와, 보호 회로(506)와, 단자부(507)를 포함한다. 또한 보호 회로(506)는 제공하지 않아도 된다.
화소부(502)에 포함되는 트랜지스터 및 구동 회로부(504)에 포함되는 트랜지스터로서 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 화소 회로(501)를 포함한다. 각 화소 회로(501)는 표시 소자를 구동하는 회로를 포함한다.
구동 회로부(504)는 게이트선(GL_1) 내지 게이트선(GL_X)에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선(DL_1) 내지 데이터선(DL_Y)에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 포함한다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 포함한 구성을 가지면 좋다. 또한 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 그 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 38의 (A)에 나타낸 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 게이트선(GL), 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL) 등의 각종 배선에 접속된다. 또한 도 38의 (A)에서는 보호 회로(506)와 화소 회로(501)를 구별하기 위하여 보호 회로(506)에 해칭을 적용하였다.
게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판에 제공되어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어 단결정 반도체 또는 다결정 반도체로 형성된 구동 회로 기판)이 COG 또는 TAB(Tape Automated Bonding)에 의하여 화소부(502)가 제공되는 기판에 실장되어도 좋다.
도 38의 (A)에 나타낸 복수의 화소 회로(501)는 예를 들어 도 38의 (B) 또는 (C)에 나타낸 구성을 가질 수 있다.
도 38의 (B)에 나타낸 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 포함한다. 또한 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL) 등이 접속되어 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501)의 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(코먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 다른 전위를 공급하여도 좋다.
도 38의 (C)에 나타낸 화소 회로(501)는 트랜지스터(552)와, 트랜지스터(554)와, 용량 소자(562)와, 발광 소자(572)를 포함한다. 또한 화소 회로(501)에는 데이터선(DL_n), 게이트선(GL_m), 전위 공급선(VL_a), 및 전위 공급선(VL_b) 등이 접속되어 있다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써, 발광 소자(572)로부터 방출되는 광의 휘도가 제어된다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는, 화소에 의하여 표시되는 계조를 보정하기 위한 메모리를 포함한 화소 회로와, 이를 포함한 표시 장치에 대하여 설명한다. 실시형태 1에서 예시한 트랜지스터는, 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
<회로 구성>
도 39의 (A)는 화소 회로(400)의 회로도이다. 화소 회로(400)는 트랜지스터(M1), 트랜지스터(M2), 용량 소자(C1), 및 회로(401)를 포함한다. 또한 화소 회로(400)에는 배선(S1), 배선(S2), 배선(G1), 및 배선(G2)이 접속된다.
트랜지스터(M1)에서는 게이트가 배선(G1)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S1)에 접속되고, 다른 쪽이 용량 소자(C1)의 한쪽 전극에 접속된다. 트랜지스터(M2)는 게이트가 배선(G2)에 접속되고, 소스 및 드레인 중 한쪽이 배선(S2)에 접속되고, 다른 쪽이 용량 소자(C1)의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함한 회로이다. 표시 소자로서는 다양한 소자를 사용할 수 있지만, 대표적으로는 유기 EL 소자, LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS(Micro Electro Mechanical Systems) 소자 등을 적용할 수 있다.
트랜지스터(M1)와 용량 소자(C1)를 접속하는 노드를 노드(N1)라고 나타내고, 트랜지스터(M2)와 회로(401)를 접속하는 노드를 노드(N2)라고 나타낸다.
화소 회로(400)에서는, 트랜지스터(M1)를 오프 상태로 함으로써 노드(N1)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 함으로써 노드(N2)의 전위를 유지할 수 있다. 또한 트랜지스터(M2)를 오프 상태로 한 상태로 트랜지스터(M1)를 통하여 노드(N1)에 소정의 전위를 기록함으로써, 용량 소자(C1)를 통한 용량 결합에 의하여 노드(N1)의 전위의 변위에 따라 노드(N2)의 전위를 변화시킬 수 있다.
여기서, 트랜지스터(M1), 트랜지스터(M2) 중 한쪽 또는 양쪽에, 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그러므로 오프 전류가 매우 낮기 때문에, 노드(N1) 또는 노드(N2)의 전위를 장기간 유지할 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임 주파수가 30Hz 이상인 경우 등)에는, 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
<구동 방법의 예>
이어서, 도 39의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례에 대하여 설명한다. 도 39의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 용이하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터 또는 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 39의 (B)에 나타낸 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드(N2)에 전위를 기록하는 기간이고, 기간 T2는 노드(N1)에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에는, 배선(G1)과 배선(G2)의 양쪽에 트랜지스터를 온 상태로 하는 전위를 공급한다. 또한 배선(S1)에는 고정 전위인 전위(Vref)를 공급하고, 배선(S2)에는 제 1 데이터 전위(Vw)를 공급한다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 전위(Vref)가 공급된다. 또한 노드(N2)에는 트랜지스터(M2)를 통하여 배선(S2)으로부터 제 1 데이터 전위(Vw)가 공급된다. 따라서 용량 소자(C1)에 전위차(Vw-Vref)가 유지된 상태가 된다.
[기간 T2]
이어서, 기간 T2에는 배선(G1)에 트랜지스터(M1)를 온 상태로 하는 전위를 공급하고, 배선(G2)에 트랜지스터(M2)를 오프 상태로 하는 전위를 공급한다. 또한 배선(S1)에는 제 2 데이터 전위(Vdata)를 공급한다. 배선(S2)은 소정의 정전위가 공급되거나 부유 상태가 되어도 좋다.
노드(N1)에는 트랜지스터(M1)를 통하여 배선(S1)으로부터 제 2 데이터 전위(Vdata)가 공급된다. 이때 용량 소자(C1)를 통한 용량 결합에 의하여, 제 2 데이터 전위(Vdata)에 따라 노드(N2)의 전위가 전위(dV)만큼 변화된다. 즉 회로(401)에는 제 1 데이터 전위(Vw)와 전위(dV)를 합한 전위가 입력된다. 또한 도 39의 (B)에서는 전위(dV)를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉 제 2 전위(Vdata)가 전위(Vref)보다 낮아도 좋다.
여기서 전위(dV)는 용량 소자(C1)의 용량값과 회로(401)의 용량값으로 대략 결정된다. 용량 소자(C1)의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위(dV)는 제 2 데이터 전위(Vdata)에 가까운 전위가 된다.
이와 같이, 화소 회로(400)에서는 2종류의 데이터 신호를 조합함으로써, 표시 소자를 포함한 회로(401)에 공급되는 전위를 생성할 수 있기 때문에, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
화소 회로(400)는 배선(S1) 및 배선(S2)에 접속되는 소스 드라이버가 공급할 수 있는 최대 전위를 넘는 전위를 생성할 수도 있다. 예를 들어 발광 소자를 사용한 경우에는, 하이 다이내믹 레인지(HDR) 표시 등을 할 수 있다. 또한 액정 소자를 사용한 경우에는, 오버드라이브 구동 등을 실현할 수 있다.
<적용예>
[액정 소자를 사용한 예]
도 39의 (C)에 나타낸 화소 회로(400LC)는 회로(401LC)를 포함한다. 회로(401LC)는 액정 소자(LC)와 용량 소자(C2)를 포함한다.
액정 소자(LC)는 한쪽 전극이 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 다른 쪽 전극이 전위(Vcom2)가 공급되는 배선에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom1)가 공급되는 배선에 접속된다.
용량 소자(C2)는 저장 커패시터로서 기능한다. 또한 용량 소자(C2)는 불필요하면 생략할 수 있다.
화소 회로(400LC)에서는 액정 소자(LC)에 높은 전압을 공급할 수 있기 때문에, 예를 들어 오버드라이브 구동에 의하여 고속 표시를 실현하는 것, 구동 전압이 높은 액정 재료를 적용하는 것 등이 가능하다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써, 사용 온도 또는 액정 소자(LC)의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 39의 (D)에 나타낸 화소 회로(400EL)는 회로(401EL)를 포함한다. 회로(401EL)는 발광 소자(EL), 트랜지스터(M3), 및 용량 소자(C2)를 포함한다.
트랜지스터(M3)는 게이트가 노드(N2) 및 용량 소자(C2)의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위(VH)가 공급되는 배선에 접속되고, 다른 쪽이 발광 소자(EL)의 한쪽 전극에 접속된다. 용량 소자(C2)는 다른 쪽 전극이 전위(Vcom)가 공급되는 배선에 접속된다. 발광 소자(EL)는 다른 쪽 전극이 전위(VL)가 공급되는 배선에 접속된다.
트랜지스터(M3)는 발광 소자(EL)에 공급되는 전류를 제어하는 기능을 갖는다. 용량 소자(C2)는 저장 커패시터로서 기능한다. 용량 소자(C2)는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자(EL)의 양극 측이 트랜지스터(M3)에 접속되는 구성을 제시하였지만, 음극 측에 트랜지스터(M3)를 접속하여도 좋다. 이때, 전위(VH)와 전위(VL)의 값을 적절히 변경할 수 있다.
화소 회로(400EL)에서는 트랜지스터(M3)의 게이트에 높은 전위를 공급함으로써 발광 소자(EL)에 큰 전류를 흘릴 수 있기 때문에, 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선(S1) 또는 배선(S2)에 보정 신호를 공급함으로써 트랜지스터(M3) 및 발광 소자(EL)의 전기 특성의 편차를 보정할 수도 있다.
또한 도 39의 (C) 및 (D)에서 예시한 회로에 한정되지 않고, 트랜지스터 또는 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 40의 (A)에 나타낸 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 인쇄 회로 기판(6010), 및 배터리(6011)를 포함한다.
예를 들어 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)로서 사용할 수 있다. 표시 장치(6006)에 의하여, 소비 전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상 또는 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 인쇄 회로 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하는 기능, 방열판의 기능 등을 가져도 좋다.
인쇄 회로 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 포함한다.
도 40의 (B)는 광학식 터치 센서를 갖는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 인쇄 회로 기판(6010)에 제공된 발광부(6015) 및 수광부(6016)를 포함한다. 또한 상부 커버(6001)와 하부 커버(6002)로 둘러싸인 영역에 한 쌍의 도광부(도광부(6017a), 도광부(6017b))를 포함한다.
표시 장치(6006)는 프레임(6009)을 개재하여 인쇄 회로 기판(6010) 및 배터리(6011)와 중첩하여 제공되어 있다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a), 도광부(6017b)에 고정되어 있다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)를 통하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락 또는 스타일러스 등의 피검지체에 의하여 광(6018)이 차단됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향하는 위치에 복수로 제공된다. 이에 의하여, 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)로서는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 방출하는 광원을 사용하는 것이 바람직하다. 수광부(6016)로서는 발광부(6015)로부터 방출되는 광을 받고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)를 사용함으로써, 발광부(6015)와 수광부(6016)를 표시 장치(6006) 아래쪽에 배치할 수 있고, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 더 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 적용할 수 있는 전자 기기의 예에 대하여 설명한다.
도 41의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 포함한다. 표시부(6502)는 터치 패널 기능을 갖는다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 41의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 투광성을 갖는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 인쇄 회로 기판(6517), 배터리(6518) 등이 배치되어 있다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 도시하지 않은 접착층에 의하여 고정되어 있다.
표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있다. 또한 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. 또한 FPC(6515)는 인쇄 회로 기판(6517)에 제공된 단자에 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이 패널을 적용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에 전자 기기의 두께를 늘리지 않고 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면에 FPC(6515)와의 접속부를 배치함으로써, 슬림 베젤의 전자 기기를 실현할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 포함한 전자 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 포함한다. 따라서 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K2K, 8K4K, 16K8K, 또는 그 이상의 해상도를 갖는 영상을 표시할 수 있다.
전자 기기로서는, 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등의 평면 또는 곡면을 따라 제공할 수 있다.
도 42의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 포함한다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
또한 카메라(8000)에서 렌즈(8006)와 하우징은 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 포함한 마운트를 포함하고, 파인더(8100) 외에 스트로보 라이트 등이 접속될 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)에서는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 갖는다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 42의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 포함한다. 또한 장착부(8201)에는 배터리(8206)가 내장되어 있다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하고, 수신한 영상 정보를 표시부(8204)에 표시할 수 있다. 또한 본체(8203)는 카메라를 포함하고, 사용자의 안구 또는 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
장착부(8201)는 사용자와 접촉하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되어, 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능 및 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능 중 하나 이상을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 42의 (C), (D), 및 (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301)과, 표시부(8302)와, 밴드상의 고정구(8304)와, 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자는 높은 현장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 다른 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써, 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하여 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
또한 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 포함한 표시 장치는 정세도가 매우 높기 때문에, 도 42의 (E)와 같이 렌즈(8305)를 사용하여 확대한 경우에도 사용자에게 화소가 시인되지 않고, 현실감이 더 높은 영상을 표시할 수 있다.
도 43의 (A) 내지 (G)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것), 마이크로폰(9008) 등을 포함한다.
도 43의 (A) 내지 (G)에 나타낸 전자 기기는 다양한 기능을 갖는다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상 또는 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 43의 (A) 내지 (G)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 43의 (A)는 텔레비전 장치(9100)를 나타낸 사시도이다. 텔레비전 장치(9100)에는 대화면, 예를 들어 50인치 이상 또는 100인치 이상의 표시부(9001)를 제공할 수 있다.
도 43의 (B)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자 및 화상 정보 중 하나 이상을 그 복수의 면에 표시할 수 있다. 도 43의 (B)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 예로서는 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일 또는 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 43의 (C)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 갖는다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 43의 (D)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)가, 예를 들어 무선 통신이 가능한 헤드셋과 상호 통신함으로써, 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전을 할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 43의 (E), (F), 및 (G)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 43의 (E)는 펼친 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이고, 도 43의 (G)는 접은 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이고, 도 43의 (F)는 도 43의 (E) 및 (G)에 나타낸 상태 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 휴대성이 뛰어나고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역을 가지므로 표시의 일람성(一覽性)이 뛰어나다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지되어 있다. 예를 들어 표시부(9001)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 44의 (A)에 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)에서는, 하우징(7101)에 표시부(7500)가 포함되어 있다. 여기서는, 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
도 44의 (A)에 나타낸 텔레비전 장치(7100)의 조작은 하우징(7101)이 갖는 조작 스위치 또는 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는 표시부(7500)에 터치 패널을 적용하고 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼 외에 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기 또는 네트워크 접속을 위한 통신 장치를 포함하여도 좋다.
도 44의 (B)에 노트북형 퍼스널 컴퓨터(7200)를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 포함한다. 하우징(7211)에 표시부(7500)가 포함되어 있다.
도 44의 (C) 및 (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 나타내었다.
도 44의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 포함한다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 포함할 수 있다.
도 44의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)를 나타낸 것이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 포함한다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있고, 또한 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 홍보 효과를 높이는 효과가 있다.
표시부(7500)에 터치 패널을 적용하여 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이에 의하여, 광고 용도뿐만 아니라, 노선 정보, 교통 정보, 또는 상업 시설의 안내 정보 등, 사용자가 요구하는 정보를 제공하기 위한 용도로 사용할 수도 있다.
도 44의 (C) 및 (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시할 수 있다. 예를 들어 정보 단말기(7311)를 조작함으로써, 표시부(7500)의 표시를 전환할 수 있다.
디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311)를 조작 수단(컨트롤러)으로서 사용한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 44의 (A) 내지 (D)에서의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 갖는 구성을 갖지만, 표시부를 갖지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 금속 산화물막에 대한 자외광의 영향을 평가하였다. 본 실시예에서는, 금속 산화물막을 포함한 3종류의 시료(시료(1A), 시료(1B), 및 시료(1C))를 제작하였다. 시료(1A)의 단면 모식도를 도 45의 (A)에, 시료(1B)의 단면 모식도를 도 45의 (B)에, 시료(1C)의 단면 모식도를 도 45의 (C)에 나타내었다.
<시료의 제작>
먼저, 기판(902) 위에 두께가 30nm인 제 1 금속 산화물막(908)을 성막하였다. 제 1 금속 산화물막(908)은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.6Pa로, 전원 전력을 2.5kW로, 기판 온도를 실온으로 하였다. 성막 가스로서는 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 10%로 하였다. 기판(902)으로서는 유리 기판을 사용하였다.
이어서, 질소 가스 분위기에 있어서 370℃에서 1시간의 가열 처리를 수행한 후, 질소 가스와 산소 가스의 혼합 분위기에 있어서 370℃에서 1시간의 가열 처리를 수행하였다. 질소 가스와 산소 가스의 혼합 분위기는 질소 가스:산소 가스=4:1(체적비)로 하였다. 가열 처리에는 오븐 장치를 사용하였다.
그리고 제 1 금속 산화물막(908) 위에 두께가 140nm인 산화질화 실리콘막(910)을 성막하였다.
다음으로, 질소 가스 분위기에 있어서 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 산화질화 실리콘막(910) 위에 두께가 20nm인 제 2 금속 산화물막을 성막하였다. 제 2 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.8Pa로, 전원 전력을 3.5kW로, 기판 온도를 실온으로 하였다. 성막 가스로서는 산소 가스를 사용하였다(산소 유량비 100%).
이어서, 질소 가스와 산소 가스의 혼합 분위기에 있어서 370℃에서 1시간의 가열 처리를 수행하였다. 질소 가스와 산소 가스의 혼합 분위기는 질소 가스:산소 가스=4:1(체적비)로 하였다. 가열 처리에는 오븐 장치를 사용하였다.
그리고 제 2 금속 산화물막을 제거하였다.
다음으로, 질소 가스 분위기에 있어서 370℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 시료(1B) 및 시료(1C)에 대하여 드라이 에칭 장치를 사용하여 플라스마 처리를 수행하였다. 플라스마 처리에서는 사염화 탄소 가스를 사용하고, ICP 전원 전력을 6000W로, 바이어스 전력을 500W로, 압력을 0.67Pa로 하였다. 또한 플라스마 처리 시에는 시료(1B) 및 시료(1C) 위에 각각 마스크를 설치하여, 시료(1B) 및 시료(1C)가 플라스마에 노출되지 않는 상태로 하였다. 시료(1B)에서는 석영 기판(920)을 마스크로서 사용하였다. 시료(1C)에서는 석영 기판(920) 위에 차광막(930)이 제공된 마스크를 사용하여, 자외광에도 노출되지 않는 상태로 하였다. 차광막(930)으로서는 두께가 200nm인 알루미늄막을 사용하였다.
시료(1B)의 플라스마 처리 시의 단면 모식도를 도 45의 (B)에 나타내고, 시료(1C)의 플라스마 처리 시의 단면 모식도를 도 45의 (C)에 나타내었다. 도 45의 (B) 및 (C)에서는 플라스마로 발생하는 자외광(940)을 모식적으로 나타내었다.
또한 시료(1A)에 대해서는 플라스마 처리를 수행하지 않았다.
이어서, 산화질화 실리콘막(910)을 제거하여 제 1 금속 산화물막(908)을 노출시켰다.
<시트 저항 측정>
그리고 상기에서 제작한 시료의 시트 저항을 측정하여 제 1 금속 산화물막(908)의 저항을 평가하였다.
각 시료의 제 1 금속 산화물막(908)의 시트 저항값을 도 46에 나타내었다. 도 46에서 가로축은 시료명, 플라스마 처리의 유무, 플라스마 처리 시에 사용한 마스크의 조건을 나타내고, 세로축은 제 1 금속 산화물막(908)의 시트 저항(Rs)을 나타낸다.
도 46에 나타낸 바와 같이, 플라스마 처리가 수행되지 않아 자외광에 노출되지 않은 시료(1A)보다, 플라스마 처리에서 자외광에 노출된 시료(1B)의 저항이 더 낮아졌다. 한편, 플라스마 처리에서 자외광에 노출되지 않은 시료(1C)의 저항은 시료(1A)의 저항과 동등하였다.
상기 결과로부터, 플라스마 처리에서 발생하는 자외광은 금속 산화물막의 저항을 감소시키는 것을 알 수 있었다. 또한 플라스마 처리 시에 금속 산화물막이 자외광에 노출되지 않도록 함으로써 금속 산화물막의 저항이 감소되는 것을 억제할 수 있다는 것을 알 수 있었다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태에 사용할 수 있는 유기 재료의 투과율을 평가하였다. 본 실시예에서는, 서로 다른 유기 재료를 포함한 8종류의 시료(시료(2A) 내지 시료(2H))를 제작하였다.
<시료의 제작>
시료(2A)에서는 유리 기판 위에 두께가 1.5μm인 유기 재료 A를 형성하였다. 유기 재료 A로서는 아크릴 수지(JSR 제조, JEM-549)를 사용하였다.
시료(2B)에서는 유리 기판 위에 두께가 1.5μm인 유기 재료 B를 형성하였다. 유기 재료 B로서는 폴리이미드 수지(TORAY INDUSTRIES, INC. 제조, DL-1603)를 사용하였다.
시료(2C)에서는 유리 기판 위에 두께가 1.5μm인 유기 재료 C를 형성하였다. 유기 재료 C로서는 노볼락 수지(Merck 제조, RG-300)를 사용하였다. 유기 재료 C는 예를 들어 포토리소그래피 공정에서 레지스트로서도 사용할 수 있는 재료이다.
시료(2D)에서는 유리 기판 위에 두께가 1.2μm인 유기 재료 D를 형성하였다. 유기 재료 D로서는 노볼락 수지(TOKYO OHKA KOGYO CO., LTD. 제조, TELR-P003PM)를 사용하였다. 또한 유기 재료 D는 갈색이다.
시료(2E)에서는 유리 기판 위에 두께가 0.6μm인 유기 재료 E를 형성하였다. 유기 재료 E로서는 아크릴 수지(TOKYO OHKA KOGYO CO., LTD. 제조, BK-4611)를 사용하였다. 또한 유기 재료 E는 흑색이고, 예를 들어 차광층에도 사용할 수 있는 재료이다.
시료(2F)에서는 유리 기판 위에 두께가 1.5μm인 유기 재료 F를 형성하였다. 유기 재료 F로서는 아크릴 수지(FUJIFILM Electronic Materials Co., Ltd. 제조, CR-7001W)를 사용하였다. 또한 유기 재료 F는 적색이고, 예를 들어 적색의 착색층에도 사용할 수 있는 재료이다.
시료(2G)에서는 유리 기판 위에 두께가 1.5μm인 유기 재료 G를 형성하였다. 유기 재료 G로서는 아크릴 수지(FUJIFILM Electronic Materials Co., Ltd. 제조, CG-7001W)를 사용하였다. 또한 유기 재료 G는 녹색이고, 예를 들어 녹색의 착색층에도 사용할 수 있는 재료이다.
시료(2H)에서는 유리 기판 위에 두께가 1.5μm인 유기 재료 H를 형성하였다. 유기 재료 H로서는 아크릴 수지(FUJIFILM Electronic Materials Co., Ltd. 제조, CB-7001W)를 사용하였다. 또한 유기 재료 H는 청색이고, 예를 들어 청색의 착색층에도 사용할 수 있는 재료이다.
이어서, 시료(2A) 내지 시료(2H)에 대하여 250℃에서 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다. 시료(2A) 내지 시료(2C), 시료(2F) 내지 시료(2H)에 대해서는 질소 가스 분위기에서 가열 처리를 수행하고, 처리 시간을 1시간으로 하였다. 시료(2D)에 대해서는 대기 분위기에서 가열 처리를 수행하고, 처리 시간을 1시간으로 하였다. 시료(2E)에 대해서는 질소 가스 분위기에서 가열 처리를 수행하고, 처리 시간을 30분으로 하였다. 각 시료의 가열 처리에는 오븐 장치를 사용하였다.
비교 시료로서 시료(2I) 및 시료(2J)를 준비하였다. 시료(2I)로서는 유리 기판을 사용하였다. 시료(2J)로서는 석영 기판을 사용하였다.
<투과율 측정>
이어서, 상기에서 제작한 시료의 투과율을 측정하였다.
각 시료의 투과율의 측정 결과를 도 47 및 도 48에 나타내었다. 도 47 및 도 48에서 가로축은 파장 λ를 나타내고, 세로축은 투과율 T를 나타낸다.
도 47 및 도 48에 나타낸 바와 같이, 시료(2A) 내지 시료(2H)는 자외광의 파장 대역에서 투과율이 낮은 것을 확인할 수 있었다.
(실시예 3)
본 실시예에서는, 트랜지스터를 제작하고, 그 전기 특성을 평가하였다.
본 실시예에서는, 본 발명의 일 형태의 트랜지스터인 시료(3A)와, 비교예의 트랜지스터인 시료(3B) 및 시료(3C)를 제작하였다. 시료(3A)의 구성에 대해서는 실시형태 1, 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(100)에 관한 기재를 참조할 수 있다.
비교예인 시료(3B)의 채널 방향의 단면 모식도를 도 49의 (A)에 나타내었다. 시료(3B)는, 절연층(130)이 갖는 개구(143a) 및 개구(143b)가 절연층(110) 및 절연층(118)이 갖는 개구(141a) 및 개구(141b)보다 외측에 위치하고, 도전층(120a) 및 도전층(120b)이 절연층(110)의 측면 및 절연층(118)의 측면과 접하는 점이 시료(3A)와 다르다.
비교예인 시료(3C)의 채널 방향의 단면 모식도를 도 49의 (B)에 나타내었다. 시료(3C)는 절연층(130)을 포함하지 않고, 도전층(120a) 및 도전층(120b)이 절연층(110)의 측면 및 절연층(118)의 측면과 접하는 점이 시료(3A)와 다르다.
<시료의 제작>
먼저, 기판(102) 위에 두께가 약 30nm인 금속 산화물막을 성막하였다. 금속 산화물막은 금속 원소의 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 성막하였다. 기판(102)으로서는 유리 기판을 사용하였다.
다음으로, 건조 공기 분위기에 있어서 340℃에서 2시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 금속 산화물막을 성막하고, 이를 가공하여 반도체층(108)을 얻었다.
그리고 게이트 절연층으로서 기능하는 절연층(110)으로서, 두께가 약 140nm인 산화질화 실리콘막을 플라스마 CVD법에 의하여 성막하였다.
다음으로, 건조 공기 분위기에 있어서 340℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 약 50nm인 타이타늄막과, 두께가 약 200nm인 알루미늄막과, 두께가 약 50nm인 타이타늄막을 각각 스퍼터링법에 의하여 성막하였다. 그 후, 각 도전막을 가공하여, 게이트 전극으로서 기능하는 도전층(112)을 얻었다.
다음으로, 수소 분위기에서 플라스마 처리를 수행한 후, 절연층(118)으로서 두께가 약 300nm인 질화산화 실리콘막을 형성하였다. 플라스마 처리 및 질화산화 실리콘막의 형성은 플라스마 CVD 장치를 사용하여 연속적으로 수행하였다. 플라스마 처리에 의하여, 반도체층(108)에서 도전층(112)과 중첩되지 않은 영역에 저저항 영역(108N)을 형성하였다.
그리고 절연층(110) 및 절연층(118)의 일부를 에칭에 의하여 제거하여 개구(141a) 및 개구(141b)를 형성하였다.
이어서, 시료(3A) 및 시료(3B)에서 절연층(130)을 형성하였다. 절연층(130)으로서는 두께가 1.5μm인 폴리이미드 수지를 사용하였다. 이때, 본 발명의 일 형태의 트랜지스터인 시료(3A)에서는, 도 1의 (B)에 나타낸 바와 같이, 절연층(130)이 갖는 개구(143a)가 개구(141a)의 내측에 위치하고, 절연층(130)이 갖는 개구(143b)가 개구(141b)의 내측에 위치하도록 절연층(130)을 형성하였다. 이와 같이 하여, 저저항 영역(108N) 위에서 절연층(110)의 측면 및 절연층(118)의 측면이 절연층(130)으로 덮이는 구성으로 하였다.
비교예인 시료(3B)에서는, 도 49의 (A)에 나타낸 바와 같이, 절연층(130)이 갖는 개구(143a)가 개구(141a)의 외측에 위치하고, 절연층(130)이 갖는 개구(143b)가 개구(141b)의 외측에 위치하도록 절연층(130)을 형성하였다. 이와 같이 하여, 저저항 영역(108N) 위에서 절연층(110)의 측면 및 절연층(118)의 측면이 절연층(130)으로 덮이지 않은 구성으로 하였다. 시료(3C)에서는 도 49의 (B)에 나타낸 바와 같이 절연층(130)을 형성하지 않았다.
다음으로, 질소 가스 분위기에 있어서 250℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 약 50nm인 타이타늄막과, 두께가 약 300nm인 알루미늄막과, 두께가 약 50nm인 타이타늄막을 각각 스퍼터링법에 의하여 성막하였다. 그 후, 각 도전막을 가공하여, 소스 전극 및 드레인 전극으로서 기능하는 도전층(120a) 및 도전층(120b)을 얻었다.
상기 공정을 통하여 시료(3A) 내지 시료(3C)를 얻었다.
<트랜지스터의 Id-Vg 특성>
이어서, 상기에서 제작한 시료(3A) 내지 시료(3C)에 대하여 트랜지스터의 Id-Vg 특성을 측정하였다.
트랜지스터의 Id-Vg 특성의 측정에서는, 게이트 전극에 인가하는 전압(이하, 게이트 전압(VG)이라고도 함)을 -15V에서 +15V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하, 소스 전압(VS)이라고도 함)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하, 드레인 전압(VD)라고도 함)을 0.1V 및 10V로 하였다.
여기서는 설곗값으로서 채널 길이가 6μm이고 채널 폭이 100μm인 트랜지스터를 측정하였다. 또한 측정수는 시료마다 20번으로 하였다.
도 50에 시료(3A) 내지 시료(3C)의 트랜지스터의 문턱 전압(Vth)을 나타내었다. 도 50에서 가로축은 시료명을 나타내고, 세로축은 문턱 전압(Vth)을 나타낸다.
도 50에 나타낸 바와 같이, 절연층(130)을 제공하지 않은 시료(3C)의 문턱 전압(Vth)보다, 절연층(130)을 제공한 시료(3B)의 문턱 전압(Vth)이 더 플러스 쪽에 있는 것을 확인할 수 있었다. 또한 시료(3B)의 문턱 전압(Vth)보다, 본 발명의 일 형태인 트랜지스터를 포함한 시료(3A)의 문턱 전압(Vth)이 더 플러스 쪽에 있고, 양호한 노멀리 오프의 전기 특성을 갖는 것을 확인할 수 있었다.
(실시예 4)
본 실시예에서는, 트랜지스터를 제작하고, 그 전기 특성을 평가하였다.
본 실시예에서는, 본 발명의 일 형태의 트랜지스터인 시료(4A) 및 시료(4B)와, 비교예의 트랜지스터인 시료(4C)를 제작하였다. 시료(4A) 및 시료(4B)의 구성에 대해서는 실시형태 1, 도 13의 (A) 내지 (C)에 나타낸 트랜지스터(100C)에 관한 기재를 참조할 수 있다.
비교예인 시료(4C)의 채널 방향의 단면 모식도를 도 49의 (C)에 나타내었다. 시료(4C)는, 절연층(130)이 갖는 개구(143a) 및 개구(143b)가 절연층(110) 및 절연층(118)이 갖는 개구(141a) 및 개구(141b)보다 외측에 위치하고, 도전층(120a) 및 도전층(120b)이 절연층(110)의 측면 및 절연층(118)의 측면과 접하는 점이 시료(4A) 및 시료(4B)와 다르다.
<시료의 제작>
먼저, 유리 기판 위에 두께가 약 100nm인 텅스텐막을 스퍼터링법에 의하여 형성하고, 이를 가공하여 제 1 게이트 전극으로서 기능하는 도전층(106)을 얻었다.
이어서, 제 1 게이트 절연층으로서 기능하는 절연층(103)을 형성하였다. 절연층(103)은 절연막(103a)과 절연막(103b)의 적층 구조를 갖는다. 절연막(103a)으로서는 두께가 약 30nm인 질화 실리콘막과, 두께가 약 280nm인 질화산화 실리콘막의 적층 구조를 사용하였다. 절연막(103b)으로서는 두께가 약 20nm인 산화질화 실리콘막을 사용하였다.
그리고 두께가 약 30nm인 금속 산화물막을 성막하였다. 금속 산화물막은 금속 원소의 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 성막하였다.
다음으로, 건조 공기 분위기에 있어서 340℃에서 2시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 금속 산화물막을 성막하고, 이를 가공하여 반도체층(108)을 얻었다.
그리고 제 2 게이트 절연층으로서 기능하는 절연층(110)으로서, 두께가 약 140nm인 산화질화 실리콘막을 플라스마 CVD법에 의하여 성막하였다.
다음으로, 건조 공기 분위기에 있어서 340℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 약 50nm인 타이타늄막과, 두께가 약 200nm인 알루미늄막과, 두께가 약 50nm인 타이타늄막을 각각 스퍼터링법에 의하여 성막하였다. 그 후, 각 도전막을 가공하여, 제 2 게이트 전극으로서 기능하는 도전층(112)을 얻었다.
다음으로, 수소 분위기에서 플라스마 처리를 수행한 후, 절연층(118)으로서 두께가 약 300nm인 질화산화 실리콘막을 형성하였다. 플라스마 처리 및 질화산화 실리콘막의 형성은 플라스마 CVD 장치를 사용하여 연속적으로 수행하였다. 플라스마 처리에 의하여, 반도체층(108)에서 도전층(112)과 중첩되지 않은 영역에 저저항 영역(108N)을 형성하였다.
그리고 절연층(110) 및 절연층(118)의 일부를 에칭에 의하여 제거하여 개구(141a) 및 개구(141b)를 형성하였다.
이어서, 절연층(130)을 형성하였다. 시료(4A) 및 시료(4C)에서는 절연층(130)으로서 두께가 2.0μm인 폴리이미드 수지를 사용하였다. 시료(4B)에서는 절연층(130)으로서 두께가 2.0μm인 아크릴 수지를 사용하였다. 이때, 본 발명의 일 형태의 트랜지스터인 시료(4A) 및 시료(4B)에서는, 도 13의 (B)에 나타낸 바와 같이, 절연층(130)이 갖는 개구(143a)가 개구(141a)의 내측에 위치하고, 절연층(130)이 갖는 개구(143b)가 개구(141b)의 내측에 위치하도록 절연층(130)을 형성하였다. 이와 같이 하여, 저저항 영역(108N) 위에서 절연층(110)의 측면 및 절연층(118)의 측면이 절연층(130)으로 덮이는 구성으로 하였다.
비교예인 시료(4C)에서는, 도 49의 (C)에 나타낸 바와 같이, 절연층(130)이 갖는 개구(143a)가 개구(141a)의 외측에 위치하고, 절연층(130)이 갖는 개구(143b)가 개구(141b)의 외측에 위치하도록 절연층(130)을 형성하였다. 이와 같이 하여, 저저항 영역(108N) 위에서 절연층(110)의 측면 및 절연층(118)의 측면이 절연층(130)으로 덮이지 않은 구성으로 하였다.
다음으로, 질소 가스 분위기에 있어서 250℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 약 50nm인 타이타늄막과, 두께가 약 300nm인 알루미늄막과, 두께가 약 50nm인 타이타늄막을 각각 스퍼터링법에 의하여 성막하였다. 그 후, 각 도전막을 가공하여, 소스 전극 및 드레인 전극으로서 기능하는 도전층(120a) 및 도전층(120b)을 얻었다.
상기 공정을 통하여 시료(4A) 내지 시료(4C)를 얻었다.
<트랜지스터의 Id-Vg 특성>
이어서, 상기에서 제작한 시료(4A) 내지 시료(4C)에 대하여 트랜지스터의 Id-Vg 특성을 측정하였다.
트랜지스터의 Id-Vg 특성의 측정에서는, 게이트 전극에 인가하는 전압(이하, 게이트 전압(VG)이라고도 함)을 -15V에서 +15V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하, 소스 전압(VS)이라고도 함)을 0V(comm)로 하고, 드레인 전극에 인가하는 전압(이하, 드레인 전압(VD)이라고도 함)을 0.1V 및 10V로 하였다. 또한 제 1 게이트 전극과 제 2 게이트 전극에 같은 게이트 전압을 인가함으로써 Id-Vg 특성을 측정하였다.
여기서는 설곗값으로서 채널 길이가 3μm이고 채널 폭이 50μm인 트랜지스터를 측정하였다. 또한 측정수는 시료마다 20번으로 하였다.
도 51에 시료(4A) 내지 시료(4C)의 Id-Vg 특성을 나타내었다. 도 51에서는 20개의 트랜지스터의 Id-Vg 특성의 결과를 각각 겹쳐서 나타내었다. 또한 도 51에는 각 시료의 문턱 전압(Vth)의 평균값(ave.)과 평균 편차(3σ)도 나타내었다.
도 51에 나타낸 바와 같이, 비교예의 시료(4C)의 문턱 전압(Vth)보다, 본 발명의 일 형태인 시료(4A) 및 시료(4B)의 문턱 전압(Vth)이 더 플러스 쪽에 있는 것을 확인할 수 있었다. 또한 시료(4B)의 문턱 전압(Vth)보다, 시료(4A)의 문턱 전압(Vth)이 더 플러스 쪽에 있고, 양호한 노멀리 오프의 전기 특성을 갖는 것을 확인할 수 있었다.
<단면 관찰>
다음으로, 시료를 집속 이온 빔(FIB: Focused Ion Beam)에 의하여 박편화하고, 단면을 주사 투과 전자 현미경(STEM: Scanning Transmission Electron Microscopy)을 사용하여 관찰하였다.
시료(4A)의 단면 STEM 이미지를 도 52의 (A) 및 (B)에 나타내었다. 시료(4B)의 단면 STEM 이미지를 도 53의 (A) 및 (B)에 나타내었다. 시료(4C)의 단면 STEM 이미지를 도 54의 (A) 및 (B)에 나타내었다. 도 52의 (A), 도 53의 (A), 및 도 54의 (A)는 배율 8,000배의 투과 전자(TE: Transmitted Electron) 이미지이다. 도 52의 (B), 도 53의 (B), 및 도 54의 (B)는 개구(143a) 및 그 근방을 확대한 배율 25,000배의 투과 전자(TE) 이미지이다.
도 52의 (A) 내지 도 54의 (B)에 나타낸 바와 같이, 각 시료는 양호한 형상을 갖는 것을 확인할 수 있었다. 또한 절연층(130)에서 반도체층(108)(저저항 영역(108N))과 접하는 영역의 폭(151)은 시료(4A)에서 약 490nm(도 52의 (B)의 왼쪽)과 약 460nm(도 52의 (B)의 오른쪽)이고, 시료(4B)에서 약 630nm(도 53의 (B)의 왼쪽)과 약 650nm(도 53의 (B)의 오른쪽)이었다.
(실시예 5)
본 실시예에서는, 본 발명의 일 형태에 사용할 수 있는 도전막의 투과율을 평가하였다.
<시료의 제작>
석영 기판 위에 스퍼터링법에 의하여 타이타늄막을 성막하였다. 본 실시예에서는, 도전막으로서 타이타늄막을 사용하고, 타이타늄막의 두께가 서로 다른 6종류(20nm, 35nm, 50nm, 70nm, 100nm, 및 200nm)의 시료를 제작하였다.
<투과율 측정>
이어서, 상기에서 제작한 시료의 투과율을 측정하였다.
각 시료의 투과율의 측정 결과를 도 55의 (A)에 나타내었다. 도 55의 (A)의 세로축을 확대한 그래프를 도 55의 (B)에 나타내었다. 도 55의 (A) 및 (B)에서 가로축은 파장 λ를 나타내고, 세로축은 투과율 T를 나타낸다.
도 55의 (A) 및 (B)에 나타낸 바와 같이, 타이타늄막의 두께가 두꺼울수록 자외광 투과율이 낮은 것을 알 수 있었다.
(실시예 6)
본 실시예에서는, 금속 산화물막에 대한 도전막 성막 시의 자외광의 영향을 평가하였다. 본 실시예에서는, 금속 산화물막 위에 형성되는 도전막의 두께가 서로 다른 6종류의 시료를 제작하였다. 또한 참조 시료로서 도전막이 형성되지 않은 시료를 1종류 제작하였다.
<시료의 제작>
먼저, 유리 기판 위에 두께가 120nm인 질화 실리콘막을 성막하였다.
이어서, 두께가 150nm인 제 1 산화질화 실리콘막을 성막하였다.
다음으로, 두께가 30nm인 금속 산화물막을 성막하였다. 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.4Pa로, 전원 전력을 1.0kW로, 기판 온도를 실온으로 하였다. 성막 가스로서는 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 50%로 하였다.
그리고 건조 공기(CDA) 분위기에 있어서 320℃에서 1시간의 가열 처리를 수행한 후, 340℃에 있어서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 140nm인 제 2 산화질화 실리콘막을 성막하였다.
다음으로, 건조 공기(CDA) 분위기에 있어서 340℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 산화질화 실리콘막 위에 도전막을 스퍼터링법에 의하여 성막하였다. 상기 도전막은 제 1 타이타늄막과, 제 1 타이타늄막 위의 알루미늄막과, 상기 알루미늄막 위의 제 2 타이타늄막의 적층 구조를 갖는다. 여기서는, 제 1 타이타늄막의 두께가 서로 다른 6종류(20nm, 35nm, 50nm, 70nm, 100nm, 및 200nm)의 시료를 제작하였다. 알루미늄막의 두께는 200nm로 하고, 제 2 타이타늄막의 두께는 50nm로 하였다. 또한 1종류의 시료에서는 도전막을 성막하지 않았다.
이어서, 도전막을 제거하였다. 도전막의 제거에는 웨트 에칭법을 사용하였다.
이어서, 제 2 산화질화 실리콘막을 제거하여 금속 산화물막을 노출시켰다. 제 2 산화질화 실리콘막의 제거에는 드라이 에칭법을 사용하였다.
<시트 저항 측정>
그리고 상기에서 제작한 시료의 시트 저항을 측정하여 금속 산화물막의 저항을 평가하였다.
각 시료의 금속 산화물막의 시트 저항값을 도 56에 나타내었다. 도 56에서 가로축은 제 1 타이타늄막의 두께를 나타내고, 세로축은 금속 산화물막의 시트 저항(Rs)을 나타낸다. 또한 도전막을 성막하지 않은 시료는 도 56의 가로축에서 "성막하지 않았음"이라고 나타내었다.
도 56에 나타낸 바와 같이, 도전막을 성막함으로써 금속 산화물막의 저항이 감소되는 것을 알 수 있었다. 또한 제 1 타이타늄막의 두께가 두꺼워지면 금속 산화물막의 저항이 감소되고, 제 1 타이타늄막의 두께가 70nm 이상일 때는 금속 산화물막의 저항에 차이는 보이지 않았다. 도전막의 성막에서 성막 초기에는 자외광이 금속 산화물막에 도달함으로써 금속 산화물막의 저항이 감소되지만, 도전막의 두께가 두꺼워지면 상기 도전막으로 자외광이 차폐되므로 금속 산화물막의 저항에 차이가 보이지 않게 된 것으로 생각된다.
(실시예 7)
본 실시예에서는, 금속 산화물막에 대한 도전막 성막 시의 자외광의 영향을 평가하였다. 본 실시예에서는, 금속 산화물막 위에 형성되는 도전막의 성막 조건이 서로 다른 9종류의 시료를 제작하였다. 또한 참조 시료로서 도전막이 형성되지 않은 시료를 1종류 제작하였다.
<시료의 제작>
먼저, 유리 기판 위에 두께가 120nm인 질화 실리콘막을 성막하였다.
이어서, 두께가 150nm인 제 1 산화질화 실리콘막을 성막하였다.
다음으로, 두께가 30nm인 금속 산화물막을 성막하였다. 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.4Pa로, 전원 전력을 1.0kW로, 기판 온도를 실온으로 하였다. 성막 가스로서는 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 50%로 하였다.
그리고 건조 공기(CDA) 분위기에 있어서 320℃에서 1시간의 가열 처리를 수행한 후, 340℃에 있어서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 140nm인 제 2 산화질화 실리콘막을 성막하였다.
다음으로, 건조 공기(CDA) 분위기에 있어서 340℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 산화질화 실리콘막 위에 도전막을 스퍼터링법에 의하여 성막하였다. 상기 도전막은 제 1 타이타늄막과, 제 1 타이타늄막 위의 알루미늄막과, 상기 알루미늄막 위의 제 2 타이타늄막의 적층 구조를 갖는다. 제 1 타이타늄막의 두께는 50nm로 하고, 알루미늄막의 두께는 200nm로 하고, 제 2 타이타늄막의 두께는 50nm로 하였다. 여기서는, 제 1 타이타늄막의 성막 조건이 서로 다른 9종류의 시료를 제작하였다. 제 1 타이타늄막의 성막 조건으로서는 압력을 3조건(0.3Pa, 0.6Pa, 및 0.85Pa)으로 하고, 파워를 3조건(8kW, 29kW, 및 58kW)으로 하였다. 또한 1종류의 시료에서는 도전막을 성막하지 않았다.
이어서, 도전막을 제거하였다. 도전막의 제거에는 웨트 에칭법을 사용하였다.
이어서, 제 2 산화질화 실리콘막을 제거하여 금속 산화물막을 노출시켰다. 제 2 산화질화 실리콘막의 제거에는 드라이 에칭법을 사용하였다.
<시트 저항 측정>
그리고 상기에서 제작한 시료의 시트 저항을 측정하여 금속 산화물막의 저항을 평가하였다.
각 시료의 금속 산화물막의 시트 저항값을 도 57에 나타내었다. 도 57에서 가로축은 제 1 타이타늄막의 성막 조건을 나타내고, 세로축은 금속 산화물막의 시트 저항(Rs)을 나타낸다. 또한 도전막을 성막하지 않은 시료는 도 57의 가로축에서 "성막하지 않았음"이라고 나타내었다.
도 57에 나타낸 바와 같이, 도전막을 성막함으로써 금속 산화물막의 저항이 감소되는 것을 알 수 있었다. 또한 제 1 타이타늄막의 성막 시의 파워를 높게 함으로써 금속 산화물막의 저항이 증가하는 것을 알 수 있었다. 제 1 타이타늄막의 성막 시의 파워가 높으면 성막 속도가 빨라지기 때문에 금속 산화물막에 자외광이 도달하는 시간이 짧아져, 그 결과 금속 산화물막에 도달하는 자외선의 양이 감소되어 금속 산화물막의 저항의 감소가 억제된 것으로 생각된다. 또한 제 1 타이타늄막의 성막 시의 압력에 기인한 금속 산화물막의 저항의 차이는 보이지 않았다.
(실시예 8)
본 실시예에서는, 금속 산화물막에 대한 도전막 성막 시의 자외광의 영향을 평가하였다. 본 실시예에서는, 금속 산화물막 위에 형성되는 도전막의 성막 조건이 서로 다른 9종류의 시료를 제작하였다. 또한 참조 시료로서 도전막이 형성되지 않은 시료를 1종류 제작하였다.
<시료의 제작>
먼저, 유리 기판 위에 두께가 120nm인 질화 실리콘막을 성막하였다.
이어서, 두께가 150nm인 제 1 산화질화 실리콘막을 성막하였다.
다음으로, 두께가 30nm인 금속 산화물막을 성막하였다. 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 성막하였다. 성막 시의 압력을 0.4Pa로, 전원 전력을 1.0kW로, 기판 온도를 실온으로 하였다. 성막 가스로서는 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 50%로 하였다.
그리고 건조 공기(CDA) 분위기에 있어서 320℃에서 1시간의 가열 처리를 수행한 후, 340℃에 있어서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 두께가 140nm인 제 2 산화질화 실리콘막을 성막하였다.
다음으로, 건조 공기(CDA) 분위기에 있어서 340℃에서 1시간의 가열 처리를 수행하였다. 가열 처리에는 오븐 장치를 사용하였다.
이어서, 제 2 산화질화 실리콘막 위에 도전막을 스퍼터링법에 의하여 성막하였다. 상기 도전막은 제 1 타이타늄막과, 제 1 타이타늄막 위의 알루미늄막과, 상기 알루미늄막 위의 제 2 타이타늄막의 적층 구조를 갖는다. 제 1 타이타늄막의 두께는 50nm로 하고, 알루미늄막의 두께는 200nm로 하고, 제 2 타이타늄막의 두께는 50nm로 하였다. 여기서는, 알루미늄막의 성막 조건이 서로 다른 9종류의 시료를 제작하였다. 알루미늄막의 성막 조건으로서는 압력을 3조건(0.3Pa, 0.6Pa, 및 0.85Pa)으로 하고, 파워를 3조건(10kW, 36kW, 및 78kW)으로 하였다. 또한 1종류의 시료에서는 도전막을 성막하지 않았다.
이어서, 도전막을 제거하였다. 도전막의 제거에는 웨트 에칭법을 사용하였다.
이어서, 제 2 산화질화 실리콘막을 제거하여 금속 산화물막을 노출시켰다. 제 2 산화질화 실리콘막의 제거에는 드라이 에칭법을 사용하였다.
<시트 저항 측정>
그리고 상기에서 제작한 시료의 시트 저항을 측정하여 금속 산화물막의 저항을 평가하였다.
각 시료의 금속 산화물막의 시트 저항값을 도 58에 나타내었다. 도 58에서 가로축은 알루미늄막의 성막 조건을 나타내고, 세로축은 금속 산화물막의 시트 저항(Rs)을 나타낸다. 또한 도전막을 성막하지 않은 시료는 도 58의 가로축에서 "성막하지 않았음"이라고 나타내었다.
도 58에 나타낸 바와 같이, 도전막을 성막함으로써 금속 산화물막의 저항이 감소되는 것을 알 수 있었다. 또한 알루미늄막의 성막 시의 파워를 높게 함으로써 금속 산화물막의 저항이 증가하는 것을 알 수 있었다. 알루미늄막의 성막 시의 파워가 높으면 성막 속도가 빨라지기 때문에 금속 산화물막에 자외광이 도달하는 시간이 짧아져, 그 결과 금속 산화물막에 도달하는 자외선의 양이 감소되어 금속 산화물막의 저항의 감소가 억제된 것으로 생각된다. 또한 알루미늄막의 성막 시의 압력에 기인한 금속 산화물막의 저항의 차이는 보이지 않았다.
DL_1: 데이터선, DL_n: 데이터선, DL_Y: 데이터선, DL: 데이터선, GL_1: 게이트선, GL_m: 게이트선, GL_X: 게이트선, GL: 게이트선, LC: 액정 소자, VL_a: 전위 공급선, VL_b: 전위 공급선, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 100F: 트랜지스터, 100G: 트랜지스터, 100H: 트랜지스터, 100: 트랜지스터, 102: 기판, 103a: 절연막, 103b: 절연막, 103: 절연층, 106: 도전층, 108f: 금속 산화물막, 108L: 영역, 108N: 저저항 영역, 108: 반도체층, 110a: 절연막, 110b: 절연막, 110c: 절연막, 110: 절연층, 112f: 도전막, 112: 도전층, 112m: 도전막, 114f: 금속 산화물막, 114: 금속 산화물층, 116: 절연층, 118: 절연층, 120a: 도전층, 120b: 도전층, 130: 절연층, 132: 절연층, 140: 불순물 원소, 141a: 개구, 141b: 개구, 141W: 폭, 142: 개구, 143a: 개구, 143b: 개구, 143W: 폭, 145a: 개구, 145b: 개구, 145W: 폭, 147a: 개구, 147b: 개구, 147W: 폭, 149a: 개구, 149b: 개구, 149W: 폭, 151: 폭, 193: 타깃, 194: 플라스마, 195: 타깃, 196: 플라스마, 400EL: 화소 회로, 400LC: 화소 회로, 400: 화소 회로, 401EL: 회로, 401LC: 회로, 401: 회로, 501: 화소 회로, 502: 화소부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 504: 구동 회로부, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700A: 표시 장치, 700B: 표시 장치, 700: 표시 장치, 701: 제 1 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 제 2 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 리드 배선부, 712: 실재, 716: FPC, 717: IC, 721: 소스 드라이버 IC, 722: 게이트 드라이버 회로부, 723: FPC, 724: 인쇄 회로 기판, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 740: 보호층, 741: 보호층, 742: 접착층, 743: 수지층, 744: 절연층, 745: 지지 기판, 746: 수지층, 750: 트랜지스터, 752: 트랜지스터, 760: 배선, 770: 평탄화 절연막, 772: 도전층, 773: 절연층, 774: 도전층, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 786: EL층, 788: 도전막, 790: 용량 소자, 800A: 표시 장치, 800: 표시 장치, 801: 기판, 811: 도전층, 812: 반사층, 813: 절연층, 814B: 도전층, 814G: 도전층, 814R: 도전층, 814: 도전층, 815: EL층, 816: 도전층, 817: 절연층, 818: 절연층, 820B: 발광 소자, 820G: 발광 소자, 820R: 발광 소자, 820: 발광 소자, 821: 절연층, 830: 플러그, 831: 플러그, 902: 기판, 908: 제 1 금속 산화물막, 910: 산화질화 실리콘막, 920: 석영 기판, 930: 차광막, 940: 자외광, 6000: 표시 모듈, 6001: 상부 커버, 6002: 하부 커버, 6005: FPC, 6006: 표시 장치, 6009: 프레임, 6010: 인쇄 회로 기판, 6011: 배터리, 6015: 발광부, 6016: 수광부, 6017a: 도광부, 6017b: 도광부, 6018: 광, 6500: 전자 기기, 6501: 하우징, 6502: 표시부, 6503: 전원 버튼, 6504: 버튼, 6505: 스피커, 6506: 마이크로폰, 6507: 카메라, 6508: 광원, 6510: 보호 부재, 6511: 표시 패널, 6512: 광학 부재, 6513: 터치 센서 패널, 6515: FPC, 6516: IC, 6517: 인쇄 회로 기판, 6518: 배터리, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7500: 표시부, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 아이콘, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기

Claims (8)

  1. 반도체 장치로서,
    반도체층과, 게이트 절연층과, 게이트 전극과, 제 1 절연층과, 제 2 절연층과, 도전층을 포함하고,
    상기 게이트 절연층은 상기 반도체층의 상면 및 측면과 접하고,
    상기 게이트 전극은 상기 게이트 절연층을 개재(介在)하여 상기 반도체층과 중첩되는 영역을 포함하고,
    상기 제 1 절연층은 무기 재료를 포함하고,
    상기 제 1 절연층은 상기 게이트 절연층의 상면, 그리고 상기 게이트 전극의 상면 및 측면과 접하고,
    상기 게이트 절연층 및 상기 제 1 절연층은 상기 반도체층과 중첩되는 영역에 제 1 개구를 갖고,
    상기 제 2 절연층은 유기 재료를 포함하고,
    상기 제 2 절연층은 상기 제 1 개구의 내측에 제 2 개구를 갖고,
    상기 제 2 절연층은 상기 제 1 절연층의 상면 및 측면, 그리고 상기 게이트 절연층의 측면과 접하고,
    상기 도전층은 상기 제 2 개구를 통하여 상기 반도체층에 전기적으로 접속되는, 반도체 장치.
  2. 반도체 장치로서,
    반도체층과, 게이트 절연층과, 게이트 전극과, 제 1 절연층과, 제 2 절연층과, 도전층을 포함하고,
    상기 게이트 절연층은 상기 반도체층의 상면과 접하고,
    상기 게이트 전극은 상기 게이트 절연층을 개재하여 상기 반도체층과 중첩되는 영역을 포함하고,
    상기 제 1 절연층은 무기 재료를 포함하고,
    상기 제 1 절연층은 상기 반도체층의 상면 및 측면, 상기 게이트 절연층의 측면, 그리고 상기 게이트 전극의 상면 및 측면과 접하고,
    상기 제 1 절연층은 상기 반도체층과 중첩되는 영역에 제 1 개구를 갖고,
    상기 제 2 절연층은 유기 재료를 포함하고,
    상기 제 2 절연층은 상기 제 1 개구의 내측에 제 2 개구를 갖고,
    상기 제 2 절연층은 상기 제 1 절연층의 상면 및 측면과 접하고,
    상기 도전층은 상기 제 2 개구를 통하여 상기 반도체층에 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 절연층의 측면과 상기 반도체층의 상면이 이루는 각은 45° 이상 90° 미만인, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 절연층은 상기 반도체층의 상면과 접하는 영역을 포함하고,
    상기 영역의 폭은 50nm 이상 3000nm 이하인, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    200nm 이상 350nm 이하의 파장 대역에서의 상기 제 2 절연층의 투과율은 0.01% 이상 70% 이하인, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    200nm 이상 350nm 이하의 파장 대역에서의 상기 유기 재료의 투과율은 0.01% 이상 70% 이하인, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 유기 재료는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 노볼락 수지, 및 이들 수지의 전구체 중 하나 또는 복수를 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    제 3 절연층을 포함하고,
    상기 제 3 절연층은 무기 재료를 포함하고,
    상기 제 3 절연층은 상기 제 2 개구의 내측에 제 3 개구를 갖고,
    상기 제 3 절연층은 상기 제 2 절연층의 상면 및 측면과 접하는, 반도체 장치.
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