CN103219388A - 薄膜晶体管、其制造方法、显示单元和电子装置 - Google Patents

薄膜晶体管、其制造方法、显示单元和电子装置 Download PDF

Info

Publication number
CN103219388A
CN103219388A CN2013100118418A CN201310011841A CN103219388A CN 103219388 A CN103219388 A CN 103219388A CN 2013100118418 A CN2013100118418 A CN 2013100118418A CN 201310011841 A CN201310011841 A CN 201310011841A CN 103219388 A CN103219388 A CN 103219388A
Authority
CN
China
Prior art keywords
film
oxide
thin
diaphragm
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013100118418A
Other languages
English (en)
Inventor
大岛宜浩
藤森隆成
广升泰信
寺井康浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2012009913A external-priority patent/JP2013149827A/ja
Priority claimed from JP2012071028A external-priority patent/JP2013206919A/ja
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN103219388A publication Critical patent/CN103219388A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了抑制光影响并具有稳定特征的薄膜晶体管、其制造方法、显示单元及电子装置。所述薄膜晶体管包括：栅电极；具有面向所述栅电极的沟道区的氧化物半导体膜；以及至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。

Description

薄膜晶体管、其制造方法、显示单元和电子装置
技术领域
本技术涉及一种使用氧化物半导体的薄膜晶体管（TFT）、薄膜晶体管的制造方法、以及具有薄膜晶体管的显示单元和电子装置。
背景技术
近年来，随着显示器尺寸及清晰度的增加，对驱动器件的TFT的高迁移率提出了要求。因此，积极开发出了使用氧化物半导体，比如锌（Zn）氧化物、铟（In）氧化物、镓（Ga）氧化物、锡（Sn）氧化物、铝（Al）氧化物、钛（Ti）氧化物及任意这些氧化物的混合物的TFT。人们已经发现，使用Zn、In及Ga的复合氧化物的TFT与使用液晶显示器等中通常采用的非晶硅（a-Si:H）的TFT相比尤其具有较大的电子迁移率并表现出优良的电气性能。
在使用氧化物半导体的这些TFT之中，至今已经报道了具有底栅型结构的TFT以及具有顶栅型结构的TFT。在底栅型结构中，由氧化物半导体制成的薄膜层设置在栅电极上，其间插有栅绝缘膜。该结构与使用非晶硅作为沟道的已经实现商品化的TFT结构类似。由于这个原因，采用目前可用的非晶硅的TFT的制造工艺很容易用于具有底栅型结构的TFT。因此，在使用氧化物半导体的TFT中经常采用底栅型结构。
另外，为了提高氧化物半导体TFT的可靠性，已经提出在由铝、钼、ITO等制成的漏电极和源电极上形成由Al2O3等制成的保护膜（例如，参见Toshiaki Arai等人，SID10Digest(2010)及公开号为2011-187506及2012-4371的日本未经审查的专利申请）。
因此可以说，氧化物半导体的特征在于半导体膜和透明氧化物电极之间的接触是可能的，因为沟道本身就是氧化物。所以，可以预计实现完全透明的显示器。在透明显示器中，不但使TFT透明，而且还使平坦化膜及电极透明，以便实现高透光率。同时，以来自EL器件等的背光形式发出的光直接进入TFT，因为，如上所述，每层都是透明的。特别是，当入射光的波长在紫外光的范围内时，氧化物半导体器件的操作不稳定。由于这个原因，为了实现可靠性高的透明显示器，有必要阻止上述光入射到TFT上。在这方面，已经提出，例如，通过在源电极和漏电极上形成平坦化膜，然后在其上形成电极来设置遮光膜（例如，参见C.S.Chuang等人，SID08Digest(2008)）。
进一步地，提出了当透明导电膜用作有源矩阵显示器的配线时，布置上述配线的主要部分由Al等制成的低电阻配线以便降低配线电阻（例如，参见公开号为2010-98280的日本未经审查的专利申请）。
发明内容
使用氧化物半导体的TFT容易受波长相对较短的可见光的影响，如D.P.Gosain和T.Tanaka：“Instability of Amorphous Indium Gallium ZincOxide Thin Film Transistors under Light Illumination”，JJAP48，03B018，2009，以及K.-H.Lee、J.S.Jung、K.S.Son、J.S.Park、T.S.Kim、R.Choi、J.K.Jeong、J.-Y. Kwon、B.Koo及S.Lee：“The effect of moisture on thephoton-enhanced negative bias thermal instability in Ga-In-Zn-O thin filmtransistors”，APL95，232106，2009所述。这导致了TFT性能发生不利的变化。上面提及的前一个文献描述了TFT阈值电压随着波长为440nm的光发生负向偏移。在上面提及的后一个文献中，通过在光照射下向栅电极施加负偏压来检查TFT特性的变化。
因此，提供一种适用于透明显示器且与普通薄膜晶体管相比具有更好的初期特性及更高的可靠性的薄膜晶体管是一种挑战。
需要提供一种抑制光影响并具有稳定特征的薄膜晶体管、薄膜晶体管的制造方法、显示单元及电子装置。
根据本技术的实施方式，提供了第一薄膜晶体管，包括：栅电极；具有面向所述栅电极的沟道区的氧化物半导体膜；以及至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。
根据本技术的实施方式，提供了一种显示单元，设置有多个器件以及驱动所述多个器件的薄膜晶体管。所述薄膜晶体管包括：栅电极；具有面向所述栅电极的沟道区的氧化物半导体膜；以及至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。
根据本技术的实施方式，提供了一种具有显示单元的电子装置，所述显示单元设置有多个器件以及驱动所述多个器件的薄膜晶体管。所述薄膜晶体管包括：栅电极；具有面向所述栅电极的沟道区的氧化物半导体膜；以及至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。
在根据本技术的上述实施方式的薄膜晶体管中，光，尤其是波长相对较小的可见光，被所述保护膜中包含的所述铝低价氧化物吸收。
根据本技术的实施方式，提供了薄膜晶体管的第一制造方法。所述方法包括：在栅电极上形成氧化物半导体膜，所述氧化物半导体膜具有面向所述栅电极的沟道区；以及形成至少覆盖所述沟道区的保护膜，所述保护膜含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）。
根据本技术的实施方式，提供了第二薄膜晶体管，包括：栅电极；设置用于覆盖所述栅电极的栅绝缘膜；设置在所述栅绝缘膜上的氧化物半导体膜；分别由透明导电氧化物制成并设置在所述氧化物半导体膜上的源电极和漏电极；由金属氧化物制成并设置在所述源电极和所述漏电极上的保护膜；以及设置在所述保护膜上的遮光膜。所述氧化物半导体膜和所述遮光膜之间的距离大约为2nm以上、400nm以下。
根据本技术的实施方式，提供了薄膜晶体管的第二制造方法。所述方法包括：在衬底上形成栅电极；形成覆盖所述栅电极的栅绝缘膜；在所述栅绝缘膜上形成氧化物半导体膜；在所述氧化物半导体膜上形成沟道保护膜；在所述氧化物半导体膜上形成每个源电极和漏电极，所述源电极和所述漏电极都由透明导电氧化物制成；以及在所述源电极和所述漏电极上形成由金属氧化物制成的保护膜，并在所述保护膜上形成遮光膜。所述氧化物半导体膜和所述遮光膜之间的距离大约为2nm以上、400nm以下。
根据本技术的实施方式，提供了显示单元，包括薄膜晶体管以及衬底上的像素。所述薄膜晶体管包括：栅电极；设置用于覆盖所述栅电极的栅绝缘膜；设置在所述栅绝缘膜上的氧化物半导体膜；由透明导电氧化物制成并设置在所述氧化物半导体膜上的源电极和漏电极；由金属氧化物制成并设置在所述源电极和所述漏电极上的保护膜；以及设置在所述保护膜上的遮光膜。所述氧化物半导体膜和所述遮光膜之间的距离大约为2nm以上、400nm以下。
形成源电极和漏电极的透明导电氧化物基本上不受限制，只要所述透明导电氧化物是具有导电性的透明氧化物。然而，优选地，所述透明导电氧化物具有高导电性，更优选地，进一步具有高透光度。通常可以使用透明导电氧化物半导体作为透明导电氧化物。当所述透明导电氧化物半导体是n型半导体时，具体地说，例如可以使用基材为氧化锌（ZnO）、氧化铟（In2O3）、氧化锡（SnO2）、氧化镓（Ga2O3）、氧化碲（TeO2）、氧化锗（GeO2）、氧化镉（CdO）、氧化钨（WO3）、氧化钼（(MoO3）等氧化物作为所述透明导电氧化物半导体。Ga2O3优选是结构最稳定的β-Ga2O3。这里，使用ZnO作为基材的氧化物的实例包括AZO、GZO、IZO及FZO。进一步地，使用In2O3作为基材的氧化物的实例包括ITO及FTO。此外，使用SnO2作为基材的氧化物的实例包括ATO及FTO。当所述透明导电氧化物半导体是p型半导体时，具体地说，例如可以使用基材为CuAlO2、LaCuOS、LaCuOSe、SrCu2O2、NiO等的氧化物作为所述透明导电氧化物半导体。然而，所述透明导电氧化物不局限于上文列举的任何实例。
所述源电极和所述漏电极的厚度基本上不受限制，但优选要尽可能薄。具体地说，例如，所述源电极和所述漏电极的厚度都优选大约为1nm以上、200nm以下，更优选大约为100nm以上、200nm以下，甚至更优选大约为150nm以上、200nm以下，但不限于这些厚度。另外，所述源电极和所述漏电极的厚度可以相同或可以不同，但优选相同。
形成保护膜的金属氧化物基本上不受限制，但优选是电绝缘性高的材料，更优选是稳定物质。还可以使用金属氮氧化物作为金属氧化物。金属氧化物的具体实例包括氧化铝（Al2O3）、氧化钛（TiO2）、氧化锌（ZnO）、氧化铟（In2O3）、氧化锡（SnO2）、氧化镓（Ga2O3）、氧化碲（TeO2）、氧化锗（GeO2）、氧化镉（CdO）、氧化钨（WO3）及氧化钼（(MoO3）。TiO2优选是结构最稳定的金红石型TiO2。Ga2O3优选是结构最稳定的β-Ga2O3。具体地说，可以使用例如氮氧化铝、氮氧化钛等作为金属氮氧化物，但金属氧化物不受这些实例的限制。
所述保护膜的厚度基本上不受限制，但优选要尽可能薄。具体地说，例如，所述保护膜的厚度优选大约为1nm以上、200nm以下，更优选大约为100nm以上、200nm以下，甚至更优选大约为150nm以上、200nm以下，但不限于这些厚度。
根据本技术的上述实施方式中的第一薄膜晶体管、该薄膜晶体管的第一制造方法、显示单元及电子装置，铝低价氧化物包含在所述保护膜中。因此，可以防止波长较短的可见光进入沟道区。所以，可以提高耐光性，并允许稳定TFT的性能。
另外，根据第二薄膜晶体管、该薄膜晶体管的第二制造方法，由于在所述源电极和所述漏电极上形成了由金属氧化物制成的保护膜，因此本技术适用于透明显示器等，且可以得到初期特性和可靠性比普通薄膜晶体管的初期特性和可靠性高的薄膜晶体管。此外，还可以得到使用上述优异薄膜晶体管的高性能显示单元。
应理解，上述总体描述和下列详细描述都是示例性的，其旨在对所要求保护的技术进行进一步说明。
附图说明
为了提供对本发明的进一步理解，说明书包含附图，并且将附图并入说明书从而构成说明书的一部分。附图示出了实施方式，并且与本说明书一起用来说明本技术的原理。
图1是示出了根据本技术的第一实施方式的薄膜晶体管的配置的截面图。
图2是用于说明图1所示的钝化膜的光吸收的示图。
图3A至图3C是示出了图1所示的钝化膜中的低价氧化层和绝缘层的层叠顺序的变形例的截面图。
图4是用于说明形成图1中所示的低价氧化层的方法的示图。
图5是示出了图1所示的薄膜晶体管的耐光性的示图。
图6A及图6B是分别示出了根据变形例的薄膜晶体管的配置的截面图。
图7是示出了根据应用实例1的显示单元的截面配置的示图。
图8是示出了图7所示的显示单元的总体配置的示图。
图9是示出了图8所示的像素驱动电路的实例的电路图。
图10是示出了应用实例2的外观的透视图。
图11A及图11B分别是从正面和背面查看的应用实例3的外观的透视图。
图12是示出了应用实例4的外观的透视图。
图13是示出了应用实例5的外观的透视图。
图14A至图14G是应用实例6的视图，即，分别是打开状态下的前视图、打开状态下的侧视图、关闭状态下的前视图、左侧视图、右侧视图、顶视图及底视图。
图15是示出了根据本技术的第二实施方式的薄膜晶体管的截面图。
图16A至图16C是按工艺顺序示出了根据本技术的第二实施方式的薄膜晶体管的制造方法的截面图。
图17A至图17C是按工艺顺序示出了根据本技术的第二实施方式的薄膜晶体管的制造方法的截面图。
图18A至图18C是按工艺顺序示出了根据本技术的第二实施方式的薄膜晶体管的制造方法的截面图。
图19是按工艺顺序示出了根据本技术的第二实施方式的薄膜晶体管的制造方法的截面图。
图20是示出了根据本技术的第三实施方式的薄膜晶体管的截面图。
图21A至图21C是按工艺顺序示出了根据本技术的第三实施方式的薄膜晶体管的制造方法的截面图。
图22A至图22C是按工艺顺序示出了根据本技术的第三实施方式的薄膜晶体管的制造方法的截面图。
图23A及图23B是按工艺顺序示出了根据本技术的第三实施方式的薄膜晶体管的制造方法的截面图。
图24是示出了根据本技术的实例3的薄膜晶体管的Vg-Id特征的示意图。
图25是示出了根据本技术的比较实例的薄膜晶体管的Vg-Id特征的示意图。
图26A及图26B是分别示出了显示单元适用的应用实例7的数码单反相机的透视图。
图27是示出了显示单元适用的应用实例8的头戴式显示器的透视图。
具体实施方式
下面参照附图对本技术的实施方式进行详细说明。应注意的是，按照以下顺序进行说明。
1．第一实施方式（钝化膜具有低价氧化层的实例）
2．变形例（沟道保护膜具有低价氧化层的实例）
3．第二实施方式
4．第三实施方式
5．应用实例（使用有机电致发光（EL）显示单元的实例）
[第一实施方式]
图1示出了根据本技术的第一实施方式的底栅型（反交错型）薄膜晶体管1的配置的截面图。薄膜晶体管1是使用半导体膜（半导体膜14）用氧化物半导体材料的TFT。使用薄膜晶体管1作为显示器比如有机EL显示器中的驱动器件。在薄膜晶体管1中，栅电极12、栅绝缘膜13、具有沟道区14C的半导体膜14（氧化物半导体膜）、沟道保护膜15（第一保护膜）以及一对源/漏电极16A及16B依次设置在衬底11上。在源/漏电极16A及16B上，在衬底11的整个表面上方设置钝化膜17（第二保护膜）。
利用玻璃衬底、塑料膜等配置衬底11。可以使用聚对苯二甲酸乙二醇酯（PET）、聚萘二甲酸乙二醇酯（PEN）等作为塑料材料。当可以通过溅射等方法形成半导体膜14，而无需给衬底11加热时，廉价的塑料薄膜可以用于衬底11。
栅电极12用于向薄膜晶体管1施加栅电压并用于利用该栅电压控制半导体膜14中的载流子密度。栅电极12设置在衬底11上的选择性区域中。栅电极12例如由纯金属比如铂（Pt）、钛（Ti）、钌（Ru）、钼（Mo）、铜（Cu）、钨（W）、镍（Ni）、铝（Al）及钽（Ta），或任意这些金属的合金制成。可以层叠使用两种以上的这些金属。
栅绝缘膜13设置在栅电极12和半导体膜14之间，并具有例如大约50nm至大约1μm范围内的厚度。栅绝缘膜13由包括硅氧化膜（SiO）、硅氮化膜（SiN）、硅氮氧化膜（(SiON）、铪氧化膜（HfO）、铝氧化膜（AlO）、铝氮化膜（AlN）、钽氧化膜（TaO）、锆氧化膜（ZrO）、铪氮氧化膜、铪硅氮氧化膜、铝氮氧化膜、钽氮氧化膜及锆氮氧化膜中的一种或多种的绝缘膜形成。栅绝缘膜13可以具有单层结构或包括两种以上薄膜比如SiN及SiO的层叠结构。当栅绝缘膜13具有包括两种或更多薄膜的层叠结构时，可以提高与半导体膜14的界面质量并有效地抑制新鲜空气中的杂质进入半导体膜14。
半导体膜14形如岛状并设置在栅绝缘膜13上，在面向设置在源/漏电极16A及16B之间的栅电极12的位置具有沟道区14C。半导体膜14由氧化物半导体制成，例如，In、Ga、Zn、Sn、Al及Ti中的一种或多种元素的氧化物作为主要成分包含在其中。半导体膜14例如具有大约5nm至大约100nm的厚度。
沟道保护膜15设置在半导体膜14上，并防止半导体膜14（沟道区14C）在形成源/漏电极16A及16B时受到损坏。沟道保护膜15例如利用铝氧化膜、硅氧化膜或硅氮化膜进行配置并具有大约150nm至大约300nm的厚度，优选大约200nm至大约250nm的厚度。
这对源/漏电极16A及16B彼此分开设置在半导体膜14和沟道保护膜15上，并与半导体膜14电连接。对于源/漏电极16A及16B来说，可以使用与栅电极12的材料类似的材料。具体地说，由Al、Mo、Ti及Cu等元素制成的单层膜，或由这些元素中的两种或更多制成的层叠膜可以用于源/漏电极16A及16B。
钝化膜17覆盖沟道区14C以及源/漏电极16A及16B，并防止半导体膜14因进入了氢气和氧气或粘附水而导致劣化。在第一实施方式中，该钝化膜17包括低价氧化层17L。这样可以提高薄膜晶体管1的耐光性。
低价氧化层17L由吸收可见光，尤其是波长相对较短的大约为450nm以下的光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）制成。铝低价氧化物由于吸收了短波长范围内的光而具有颜色（黑色到棕色），然而完全氧化状态下的氧化铝（Al2O3）是无色透明的。铝低价氧化物的氧化状态在称为“金属区（金属模式）”的区域中形成（即，稍后将描述的图4中的状态L）。
图2示出了当低价氧化层17L的厚度分别为10nm、13nm及15nm时的光谱透射率。横轴表示波长（nm），纵轴表示透光率（%）。大约440nm波长的透光率在低价氧化层17L的厚度为10nm时为60%以下，在厚度为13nm时降至40%以下，当厚度为15nm时进一步降至30%以下。因此，显然低价氧化层17L能很好吸收440nm附近的波长的光。
钝化膜17除了上述低价氧化层17L之外还具有绝缘层17I。绝缘层17I由除铝低价氧化物之外的绝缘材料，即，完全氧化状态下的铝氧化膜（Al2O3）、硅氧化膜、硅氮化膜等制成。特别是，优选具有高阻隔性的硅氮化膜或铝氧化膜，更优选使用铝氧化膜，原因是制作工艺比较简单，这将在稍后进行描述。铝氧化膜的氧化状态在称为“氧化区（中毒模式）”的区域中形成（稍后将描述的图4中的状态H）。钝化膜17的厚度例如优选大约为20nm至大约100nm，更优选大约为40nm至大约50nm。当低价氧化层17L的厚度大约为5nm以上时，能够有效吸收波长大约为450nm以下的光，但该厚度优选大约为15nm。
如图3A所示，钝化膜17可以设置有从半导体膜14（源/漏电极16A及16B）侧（图1）开始依次形成的低价氧化层17L和绝缘层17I，或这些层可以按相反的顺序形成，如图3B所示。可供选择地，可以设置多个绝缘层17I，低价氧化层17L可以设置在一对绝缘层17I之间，如图3C所示。进一步地，钝化膜17可以具有多个低价氧化层17L。当低价氧化层17L具有足够的绝缘性能时，可以省略绝缘层17I。然而，从可靠地保证绝缘性能的角度来看，优选在绝缘层17I之间设置低价氧化层17L（图3C）。另一方面，可以很容易地制造被配置为如图3A和图3B各自示出的钝化膜17。
例如，可以如下地制造薄膜晶体管1。
首先，利用例如溅射法或真空沉积法在衬底11的整个表面上形成将成为栅电极12的金属膜。然后利用例如光刻法和蚀刻法对该金属膜进行图案化处理，以便形成栅电极12。
接下来，通过利用例如等离子体增强化学气相沉积法（PECVD）在衬底11的整个表面和栅电极12上形成氮化硅膜来形成栅绝缘膜13。溅射法可以用于形成栅绝缘膜13。
在形成栅绝缘膜13之后，在栅绝缘膜13上形成由氧化物半导体制成的半导体膜14。通过利用例如直流（DC）溅射法在栅绝缘膜13上形成由氧化物半导体材料制成的薄膜，然后利用光刻法和蚀刻法对该薄膜进行图案化处理来形成半导体膜14。可以利用RF（射频，高频）溅射法形成由氧化物半导体材料的薄膜，而鉴于沉降率优选使用DC溅射法。
接下来，通过利用例如DC溅射法在半导体膜14上形成铝氧化膜，然后对该铝氧化膜进行图案化处理来形成沟道保护膜15。随后，利用例如溅射法在包括半导体膜14上的沟道保护膜15的区域中形成金属薄膜，然后对该金属薄膜进行蚀刻，以便形成源/漏电极16A及16B。在该工艺中，半导体膜14由沟道保护膜15进行保护，因此可以防止半导体膜14被蚀刻损坏。
在形成源/漏电极16A及16B之后，在源/漏电极16A及16B以及沟道保护膜15上形成钝化膜17。例如，钝化膜17的形成如下。首先，利用DC溅射法在衬底11的整个表面上形成铝薄膜，然后在大气中自然氧化，以便形成低价氧化层17L。接下来，在提供足够的氧的情况下，利用例如DC溅射法在该低价氧化层17L上形成铝氧化膜，以便形成绝缘层17I。结果，形成了钝化膜17。
图4示出了基于供氧量导致铝的物理性质的变化。横轴表示DC溅射时溅射室中的氧（O2）流量（sccm），纵轴表示溅射电源的靶电压（V）。氩（Ar）气用于DC溅射。该图表明，靶电压随着氧气流量的增加而逐渐降低，并在氧气流量接近130（sccm）时急剧下降。由于铝（溅射靶材）的表面被氧完全覆盖，因此铝的物理性质会发生变化。该变化之前的状态（状态L），即氧气流量F为0<F≤130（sccm）时的状态，相当于铝低价氧化物的氧化状态（上述金属模式）。铝即便在大量缺氧的状态下也不产生载流子，所以，即使氧化程度较低也可以保持绝缘性能。另一方面，变化之后的状态（状态H），即F>130（sccm）的状态，相当于完全氧化状态（上述中毒模式）。应注意的是，在从状态L变为状态H时的氧流量F（在这此例中为130（sccm））根据单元的条件和配置而不同。
这样，利用铝氧化膜配置绝缘层17I使得可以仅通过改变供氧量先后形成低价氧化层17L和绝缘层17I。换句话说，可以轻易形成吸光钝化膜17。
在薄膜晶体管1中，当通过配线层（未示出）向栅电极12施加等于或大于预定阈值电压的栅电压时，载流子在沟道区14C中流动。结果，电流在源/漏电极16A及16B之间流动，且薄膜晶体管1具有晶体管的功能。这里，由于吸收光的低价氧化层17L包括在钝化膜17中，因此阻止了光进入半导体膜14（沟道区14C）中，从而可以防止TFT的性能发生改变。
图5示出了通过利用波长大约为450nm的光照射薄膜晶体管对阈值电压的变化进行检查的结果。横轴表示照射时间（时间），纵轴表示阈值电压的变化量（V）。
当仅利用完全氧化状态（图5中的虚线）下的铝氧化膜（相当于绝缘膜17I）配置钝化膜时，半导体膜受到光的影响，阈值电压发生在负方向的大偏移。原因如下。氧化物半导体具有3.4V附近的带隙，在波长相对长的可见光范围内几乎不出现光吸收。另一方面，氧化物半导体容易吸收带隙中或带隙水平的光，即，波长相对短（等于或小于450nm附近的波长）的光。光吸收激活内部载流子，由此改变TFT特性。特别地，这样的氧化物半导体的晶格缺陷影响薄膜晶体管的电流转移特性。虽然提出了一些阻止光进入薄膜晶体管的方法（例如，参见公开号为5-74809、5-150232、WO2004/075607的日本未经审查的专利申请），但其制造工艺都很复杂。
相反，当钝化膜17配置为包括厚度大约为15nm的低价氧化层17L（图5中的实线）时，阈值电压几乎没有变化。因此，在薄膜晶体管1中，通过在钝化膜17中设置低价氧化层17L来防止光进入半导体膜14，从而可抑制阈值电压发生变化。另外，通过调节形成钝化膜17时的供氧量，可以很容易制造出低价氧化层17L。
这样，在第一实施方式中，由于在钝化膜17中设置有低价氧化层17L，因此可以防止因光照射而导致的半导体膜14的晶格缺陷，且可以稳定TFT特性。
此外，当利用铝氧化膜配置绝缘层17I时，仅通过改变供氧量就可以容易地形成包括低价氧化层17L和绝缘层17I的钝化膜17。
[第一变形例]
图6A示出了根据实施方式的变形例的薄膜晶体管（薄膜晶体管1A）的截面配置。薄膜晶体管1A具有沟道保护膜（沟道保护膜25）中的低价氧化层（低价氧化层25L）。除了这一点，薄膜晶体管1A具有与上述第一实施方式的薄膜晶体管1的配置、功能和效果相似的配置、功能和效果。
沟道保护膜25利用低价氧化层25L和绝缘层25I进行配置。低价氧化层25L由铝低价氧化物制成，绝缘层25I由除铝低价氧化物之外的绝缘材料制成。绝缘材料的实例包括铝氧化膜、硅氧化膜及硅氮化膜。在该沟道保护膜25中，低价氧化层25L和绝缘层25I可以从半导体膜14侧（图6）开始依次形成或可以按相反的顺序形成。可供选择地，可以设置多个绝缘层25I，低价氧化层25L可以设置在一对绝缘层25I之间。进一步地，沟道保护膜25可以具有多个低价氧化层25L。在薄膜晶体管1A中，钝化膜17还可以设置有如图6B中所示的低价氧化层17L。
[第二实施方式]
[薄膜晶体管]
图15是示出了根据本技术的第二实施方式的薄膜晶体管1010的截面图。薄膜晶体管1010具有底栅型的配置，其中栅电极1002、栅绝缘膜1003、氧化物半导体膜1004、源电极1005S及漏电极1005D以及保护膜1006依次层叠在衬底1001上，如图15所示。氧化物半导体膜1004形如岛状并设置在包括栅电极1002和与栅电极接近的部分的区域中。氧化物半导体膜1004设置为具有源电极1005S和漏电极1005D之间的沟道区。漏电极1005D具有由在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸的部分形成的配线1005L。在配线1005L的表面上，设置有与其电连接的低电阻配线1007。可以通过延伸源电极1005S形成配线1005L，低电阻配线1007类似地设置在配线1005L的表面上。可以使用配线1005L作为像素电极。通过延伸源电极1005S和漏电极1005D可以在薄膜晶体管1010的两侧上形成配线1005L。然而，优选只在薄膜晶体管1010的一侧上形成配线1005L。当在薄膜晶体管1010的两侧上形成配线1005L时，可以在一侧或两侧上设置低电阻配线1007，优选仅在一侧上设置低电阻配线1007。在氧化物半导体膜1004上方的保护膜1006的表面上，设置有遮光膜1008以便覆盖该氧化物半导体膜1004。低电阻配线1007和遮光膜1008彼此分开设置且彼此电气独立。换句话说，低电阻配线1007和遮光膜1008彼此电气隔离。
衬底1001的材料基本上不受限制，只要该材料电气绝缘，但该材料优选是透明的。衬底1001的材料的具体实例包括透明无机材料和透明树脂材料。当该材料是玻璃材料时，可以使用石英玻璃、硼硅酸盐玻璃、磷酸盐玻璃、钠玻璃等。透明树脂材料的实例包括聚对苯二甲酸乙二醇酯（PET）、聚萘二甲酸乙二醇酯（PEN）、聚对苯二甲酸丁二醇酯（PBT）、醋酸纤维素、四醋酸纤维素、聚苯硫醚、聚碳酸酯（PC）、聚乙烯（PE）、聚丙烯（PP）、聚偏二氟乙烯、溴化酚氧树酯、酰胺、聚酰亚胺（例如聚醚酰亚胺）、聚苯乙烯、聚芳酯、聚砜（例如聚酯砜）以及聚烯烃。衬底1001可以仅由一种材料制成，或可以由多种材料制成，此等材料选自由前述材料组成的组。可以使用层叠体作为由两种以上的材料制成的衬底1001的具体实例，但不限于此。
衬底1001的形状基本上不受限制，但优选为平面形状。衬底1001的形状的具体实例包括平板状、曲板状及膜状。
栅电极1002的材料基本上不受限制，只要该材料具有导电性，但优选为导电性高的廉价材料。具体地说，例如，可以使用纯金属、或包括选自由铂（Pt）、钛（Ti）、铝（Al）、钌（Ru）、钼（Mo）、铜（Cu）、钨（W）及镍（Ni）组成的组中的至少一种的合金、或多晶硅作为栅电极1002的材料。
栅电极1002的形状基本上不受限制，但优选具有形如梯形、更优选形如等腰梯形的垂直截面。当栅电极1002的垂直截面形如梯形或等腰梯形时，梯形优选具有平缓的腰。然后，梯形的每个腰和底之间的角度优选是约10度以上、约80度以下。该角度为约20度以上、约60度以下是更可取的，进一步优选该角度为约30度以上、约50度以下。
虽然栅电极1002可以是单层或包括多层的层叠体，但优选单层。早层叠多个层的情况下，可以层叠相同材料的层，或可以组合并层叠多种材料的层。适当地从上文列举的材料中选择栅电极1002的材料。
栅绝缘膜1003的材料基本上不受限制，只要该材料电气绝缘，但优选使用电气绝缘性高的材料。栅绝缘膜1003的材料的实例包括硅氧化物、硅氮化物、铝氧化物及铝氮化物。栅绝缘膜1003可以是由一种材料制成的膜，或可以是由两种或两种以上的材料制成的膜，这些材料选自由材料的上述实例组成的组。
如何设置栅绝缘膜1003基本上不受限制，只要栅电极1002和氧化物半导体膜1004彼此电气绝缘。然而，优选例如栅绝缘膜1003被设置为覆盖栅电极1002。虽然栅绝缘膜1003可以是单层膜或包括多个膜的层叠体，但优选单层膜。就层叠多个膜而言，可以层叠相同材料的膜，或可以组合并层叠多种材料的膜。在这种情况下，适当地从上文列举的作为栅绝缘膜1003的材料的实例的材料中选择这些材料。
栅绝缘膜1003的膜厚度基本上不受限制，但优选要尽可能薄。具体地说，栅绝缘膜1003的膜厚度优选大约为50nm以上、1μm以下，更优选大约为100nm以上、600nm以下，甚至更优选大约为200nm以上、400nm以下。另外，栅绝缘膜1003的膜厚度优选是均匀的。
氧化物半导体膜1004的材料基本上不受限制，只要该材料是氧化物半导体。这里，氧化物半导体是含有氧和诸如铟（In）、镓（Ga）、锌（Zn）、锡（Sn）及锆（Zr）的元素的化合物。氧化物半导体的实例包括非晶氧化物半导体和结晶氧化物半导体。非晶氧化物半导体的实例包括铟镓锌氧化物（IGZO）。结晶氧化物半导体的实例包括氧化锌（ZnO）、氧化铟锌（IZO（注册商标））及氧化铟镓（IGO）。
如何设置氧化物半导体膜1004基本上不受限制，只要氧化物半导体膜1004设置为具有薄膜晶体管1010的有源层的功能。然而，氧化物半导体膜1004优选设置为层叠在栅电极1002上方的栅绝缘膜1003的表面上。氧化物半导体膜1004还优选具有包括非晶膜和结晶膜的层叠结构。源电极1005S和漏电极1005D设置为与结晶膜接触。具体地说，氧化物半导体膜1004具有非晶膜和结晶膜从栅电极1002侧开始依次层叠的层叠结构。这样可以实现薄膜晶体管1010均匀、优良的电气性能。
氧化物半导体膜1004的膜厚度基本上不受限制，但优选地考虑到形成氧化物半导体膜1004之后退火的供氧量来确定。该膜厚度例如优选大约为5nm以上、100nm以下，更优选大约为20nm以上、80nm以下，甚至更优选大约为40nm以上、60nm以下，但不限于此。
源电极1005S和漏电极1005D的材料基本上不受限制，只要该材料是透明导电氧化物，但优选地，该透明导电氧化物具有高导电性，更优选地，进一步具有高透光度。通常可以使用透明导电氧化物半导体作为透明导电氧化物。当透明导电氧化物半导体是n型半导体时，具体地说，例如可以使用基材为氧化锌（ZnO）、氧化铟（In2O3）、氧化锡（SnO2）、氧化镓（Ga2O3）、氧化碲（TeO2）、氧化锗（GeO2）、氧化镉（CdO）、氧化钨（WO3）、氧化钼（(MoO3）等氧化物作为透明导电氧化物半导体。Ga2O3优选是结构最稳定的β-Ga2O3。这里，使用ZnO作为基材的氧化物的实例包括AZO、GZO、IZO及FZO。进一步地，使用In2O3作为基材的氧化物的实例包括ITO及FTO。此外，使用SnO2作为基材的氧化物的实例包括ATO及FTO。当透明导电氧化物半导体是p型半导体时，具体地说，例如可以使用基材为CuAlO2、LaCuOS、LaCuOSe、SrCu2O2、NiO等氧化物作为透明导电氧化物半导体。然而，透明导电氧化物不局限于上文列举的任何实例。源电极1005S和漏电极1005D的材料优选为导电性高的廉价材料。源电极1005S和漏电极1005D可以由一种材料制成，或可以由两种或两种以上的材料制成，此等材料选自由上文列举的作为透明导电氧化物的实例的材料组成的组。另外，源电极1005S和漏电极1005D可以由相同材料制成，或可以由不同材料制成。使用透明导电氧化物作为源电极1005S和漏电极1005D的材料的原因如下。首先，使用透明导电氧化物可以使薄膜晶体管1010的电气性能稳定。当氧化物半导体膜1004与容易除去氧的金属接触并通过氧解吸形成晶体缺陷时，薄膜晶体管1010的电气性能会变得不稳定，这是不利的。因此，使用由含氧的透明导电氧化物制成的薄膜作为将与氧化物半导体膜1004接触的源电极1005S和漏电极1005D。这样可以抑制氧从氧化物半导体膜1004解吸，从而稳定薄膜晶体管1010的电气性能。其次，通过如下地设置配线1005L可以设置基本上透明的薄膜晶体管。通过以在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸的形状形成源电极1005S和/或漏电极1005D来设置配线1005L，使得配线1005L用作像素电极。
源电极1005S和漏电极1005D的形状基本上不受限制，但优选地呈例如膜状。形成源电极1005S和漏电极1005D的膜可以是单层膜或包括多个膜的层叠体，但优选单层膜。就层叠多个膜而言，可以层叠相同材料的膜，或可以组合并层叠多种材料的膜。适当地从上文列举的作为透明导电氧化物的实例的材料中选择这些材料。
进一步地，源电极1005S和漏电极1005D的膜厚度基本上不受限制，但优选要尽可能薄。具体地说，例如，源电极1005S和漏电极1005D的厚度都优选大约为1nm以上、200nm以下，更优选大约为100nm以上、200nm以下，甚至更优选大约为150nm以上、200nm以下，但不限于这些厚度。另外，源电极和漏电极的厚度可以相同或可以不同，但优选相同。例如，可以适当地从上文列举的作为源电极1005S和漏电极1005D的厚度的实例的厚度中选择厚度作为源电极1005S和漏电极1005D的厚度。
保护膜1006的材料基本上不受限制，只要该材料是金属氧化物，但优选是电气绝缘性高的材料，更优选是稳定物质。还可以使用金属氮氧化物作为金属氧化物。金属氧化物的具体实例包括氧化铝（Al2O3）、氧化钛（TiO2）、氧化锌（ZnO）、氧化铟（In2O3）、氧化锡（SnO2）、氧化镓（Ga2O3）、氧化碲（TeO2）、氧化锗（GeO2）、氧化镉（CdO）、氧化钨（WO3）及氧化钼（(MoO3）。TiO2优选是结构最稳定的金红石型TiO2。Ga2O3优选是结构最稳定的β-Ga2O3。具体地说，可以使用例如氮氧化铝、氮氧化钛等作为金属氮氧化物，但金属氧化物不受这些实例的限制。例如，可以适当地从上文列举的作为形成保护膜的金属氧化物的实例的材料中选择该材料作为保护膜1006的材料。特别地，优选保护膜1006是由氧化铝或氧化钛制成，但不限于此。
保护膜1006基本上可以是任何类型，只要保护膜1006具有钝化膜的功能。保护膜1006可以是单层膜或包括多个膜的层叠体，但优选单层膜。就层叠多个膜而言，可以层叠相同材料的膜，或可以组合并层叠多种材料的膜，适当地从上文列举的作为金属氧化物的实例的材料中选择这些材料。
保护膜1006的膜厚度基本上不受限制，但优选要尽可能薄。具体地说，例如，保护膜的厚度优选大约为1nm以上、200nm以下，更优选大约为100nm以上、200nm以下，甚至更优选大约为150nm以上、200nm以下，但不限于这些厚度。例如，可以适当地从上文列举的作为保护膜的厚度的实例的厚度中选择该厚度作为保护膜1006的厚度。由于源电极1005S和漏电极1005D的厚度小，因此即便当保护膜1006的厚度小时，也使该保护膜具有足够的涂布性能。具体地说，即便沿器件表面形成保护膜1006，涂布性能在台阶区的降低也很小，原因是源电极1005S和漏电极1005D形成的台阶很小。
低电阻配线1007的材料基本上不受限制，只要该材料具有导电性。然而，优选低电阻配线1007是由使低电阻配线1007的导电性比源电极1005S和漏电极1005D中的一者或两者的导电性高的材料制成。例如，可以使用纯金属、金属化合物、合金等作为低电阻配线1007的材料。纯金属的实例包括银（Ag）、铜（Cu）、金（Au）、铝（Al）、镁（Mg）、钨（W）、钴（Co）、锌（Zn）、镍（Ni）、钾（K）、锂（Li）、铁（Fe）、铂（Pt）、锡（Sn）、铬（Cr）、铅（Pb）、钛（Ti）、钽（Ta）、钼（Mo）、钒（V）、铌（Nb）、铪（Hf）、锆（Zr）、钌（Ru）、铱（Ir）及镧（La）。金属化合物的实例包括金属氧化物、金属碳化物、金属氮化物及氰化金属。具体地说，例如，可以使用选自由上文列举的作为纯金属的实例的纯金属组成的组的任意一种的金属化合物。例如，可以使用含有两种或两种以上元素的合金作为上述合金。含有两种以上元素的合金的实例包括含有选自由上文列举的作为纯金属的实例的纯金属组成的组中的两种以上的金属的合金。
低电阻配线1007基本上不受限制，只要该低电阻配线1007设置为与源电极1005S和漏电极1005D中的一者或两者电连接。然而，优选低电阻配线1007设置为例如层叠在源电极1005S和漏电极1005D中的一者或两者上。另外，低电阻配线1007优选设置在除沟道区上方的部分之外的区域中，更优选设置在除沟道区上方的这部分之外的尽可能靠近沟道区的区域中。然后，低电阻配线1007优选设置在例如从氧化物半导体膜1004的边缘距离约100nm以上、约100μm以下的区域中延伸，该边缘位于形成配线1005L的一侧上，该区域平行于该边缘延伸。该区域更优选在约750nm以上、约100μm以下的距离延伸，仍然更优选在约1,000nm以上、约50μm以下的距离延伸。然而，该低电阻配线1007不限于这些距离。
低电阻配线1007的形状基本上不受限制，但优选例如膜状。形成低电阻配线1007的膜可以是单层膜或包括多个膜的层叠体，但优选单层膜。就层叠多个膜而言，可以层叠相同材料的膜，或可以组合并层叠多种材料的膜，适当地从上文列举的作为低电阻配线1007的材料的实例的材料中选择该等材料。当低电阻配线1007是层叠体时，该层叠体优选具有三个以上的叠合层，但不限于此。
低电阻配线1007的膜厚度从确保导电性的角度来说最好较大，而从将整个器件配置为薄器件的角度来说最好较小。因此，低电阻配线1007的膜厚度存在一个最佳范围。低电阻配线1007的膜厚度例如优选大约为300nm以上、2μm以下，更优选大约为600nm以上、1.5μm以下，甚至更优选大约为800nm以上、1.2μm以下，但不限于此。
遮光膜1008的材料基本上不受限制，只要该材料具有遮光作用，但该材料优选具有导电性。可以适当地从上文列举的作为低电阻配线1007的材料的实例的材料中选择遮光膜1008的材料。
遮光膜1008基本上不受限制，只要将遮光膜1008设置在氧化物半导体膜1004上方的保护膜1006的表面上，从而阻止光入射到氧化物半导体膜1004上。然而，优选将遮光膜1008设置在保护膜1006上，以覆盖氧化物半导体膜1004。另外，优选将遮光膜1008设置为例如与低电阻配线1007电气隔离。此外，优选将遮光膜1008设置在与低电阻配线1007相同的层中。具体地说，例如，遮光膜1008端部的顶面和低电阻配线1007的顶面彼此齐平。
遮光膜1008可以是单层膜或包括多个膜的层叠体，但优选包括多个膜的层叠体。就层叠多个膜而言，可以层叠相同材料的膜，或可以组合并层叠多种材料的膜，适当地从上文列举的作为低电阻配线1007的材料的实例的材料中选择这些材料。当遮光膜1008是包括多个膜的层叠体时，该层叠体优选具有三个以上的叠合层，但不限于此。
遮光膜1008的膜厚度从确保遮光作用的角度来说最好较大，而从将整个器件配置为薄器件的角度来说最好较小。因此，遮光膜1008的膜厚度存在一个最佳范围。然后，遮光膜1008的膜厚度例如优选大约为300nm以上、2μm以下，更优选大约为600nm以上、1.5μm以下，甚至更优选大约为800nm以上、1.2μm以下，但不限于此。
这样，遮光膜1008设置在氧化物半导体膜1004上方的保护膜1006的表面上，从而覆盖氧化物半导体膜1004。因此，与普通薄膜晶体管相比，对氧化物半导体膜1004所起的遮光作用大大提高。原因在于在比普通薄膜晶体管中的像素电极截获光的情况更靠近氧化物半导体膜1004的位置形成遮光物。另一个原因在于沿氧化物半导体膜1004的形状设置遮光膜1008。
本实施方式中的氧化物半导体膜1004的表面和遮光膜1008之间的距离例如是普通薄膜晶体管中的氧化物半导体膜的表面和像素电极之间的距离的十分之一。可以想象，对氧化物半导体膜1004所起的遮光作用大大提高，原因是与普通像素电极相比在更靠近沟道区域的位置形成遮光膜1008。
根据第二实施方式的薄膜晶体管，可以实现以下各个功能和效果。在第二实施方式中，与氧化物半导体膜1004接触的所有层都利用氧化物进行配置，并因此可有效抑制氧从氧化物半导体膜1004向源电极1005S和漏电极1005D的解吸。进一步地，也可有效抑制氧从源电极1005S和漏电极1005D向保护膜1006解吸。此外，由于设置有与源电极1005S和漏电极1005D的一者或两者电连接的低电阻配线1007，因此即便使每一个源电极1005S和漏电极1005D的膜厚度变小也可通过低电阻配线1007保证导电性。另外，由于低电阻配线1007与源电极1005S和漏电极1005D的接触部分分开设置，因此可减少低电阻配线1007导致的低价氧化物半导体膜中的氧解吸，从而能够抑制薄膜晶体管劣化。此外，由于使每一个源电极1005S和漏电极1005D的膜厚度变小，因此台阶变低，即便当保护膜1006变薄时也可提高涂布性能。另外，遮光膜1008设置在氧化物半导体膜1004上方的保护膜1006上以覆盖氧化物半导体膜1004，且保护膜1006沿器件表面形成为薄膜。因此，氧化物半导体膜1004的表面和遮光膜之间的距离小于普通薄膜晶体管中的像素电极和氧化物半导体膜的表面之间的距离。这大大提高了对氧化物半导体膜所起的遮光作用。进一步地，由于低电阻配线1007和遮光膜1008彼此电气隔离，因此电流流动不会对保护膜1006、氧化物半导体膜1004等产生不利影响。另外，通过在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸的形状形成源电极1005S和/或漏电极1005D来设置配线1005L，并将该配线1005L设置为像素电极。因此，可得到基本上透明的薄膜晶体管。
[薄膜晶体管的制造方法]
例如，可以如下地制造薄膜晶体管。
图16A至图19是分别示出了薄膜晶体管1010的制造工艺的截面图。首先，在衬底1001的表面上形成将成为栅电极1002的材料的金属膜。可以使用利用上文列举的作为栅电极1002的材料的实例的任意材料的例如沉积法或溅射法等作为形成金属膜的方法，但不限于此。
接下来，如图16A所示，通过在衬底1001上对金属膜进行图案化处理来形成栅电极1002。作为图案化的方法例如可以是（但不限于）光刻法等。
随后，在栅电极1002的表面上形成栅绝缘膜1003，如图16B所示。形成栅绝缘膜1003的方法例如可以是（但基本上不限于）利用上文列举的作为栅绝缘膜1003的材料的实例的任意材料的等离子体CVD法或溅射法等。等离子体CVD法的实例包括利用硅烷、氨气及氮气等气体作为源气形成氮化硅的方法，以及利用硅烷和一氧化二氮（dinitrogen oxide）等气体作为源气形成二氧化硅的方法。可以通过层叠这些膜形成栅绝缘膜1003。优选使用反应等离子体溅射法作为溅射法。具体地说，例如，可以使用通过利用放电气氛中的氧、水蒸气、氮等并采用硅作为溅射靶材执行溅射法来形成硅氧化膜或硅氮化膜的方法作为反应等离子体溅射法。可供选择地，可以使用采用铝作为溅射靶材类似执行溅射法形成铝氧化膜或铝氮化膜的方法。可以通过层叠选自由上文列举的膜构成的组中的两种以上膜来形成栅绝缘膜1003，但不限于此。
接下来，在栅绝缘膜1003上形成氧化物半导体膜1004，如图16C所示。形成氧化物半导体膜1004的方法例如可以是（但基本上不限于）利用上文列举的作为氧化物半导体膜1004的材料的实例的任意材料的溅射法、CVD法、沉积法等。
当利用例如铟镓锌氧化物（IGZO）配置氧化物半导体膜1004时，可以通过等离子弧利用氩气（Ar）和氧气的混合气体采用以IGZO的陶瓷为靶材的DC溅射法在栅绝缘膜1003上形成氧化物半导体膜1004。应注意的是，在等离子弧之前，在排光空气直至真空容器内的真空度变为1*10-4Pa之后引入氩气和氧气的混合气体。
可供选择地，当利用例如ZnO配置氧化物半导体膜1004时，可以采用ZnO的陶瓷作为靶材通过RF溅射法，或利用DC电源在含有氩气（Ar）和氧的气氛中采用锌作为金属靶材通过溅射法形成氧化物半导体膜1004。在该工艺中，通过在氧化物形成过程中改变氩和氧的流量比可控制将成为沟道的氧化物半导体膜1004中的载流子密度。
接下来，对氧化物半导体膜1004进行图案化处理以具有如图17A所示的所需形状。虽然氧化物半导体膜1004的形状基本上不受限制，但通过在包括栅电极1002和与栅电极接近的部分的区域中进行图案化处理将氧化物半导体膜1004形成为岛状。
图案化氧化物半导体膜1004的方法例如可以是（但基本上不限于）通过在光刻工艺之后利用蚀刻法进行图案化处理形成氧化物半导体膜1004的方法。进一步地，优选使用湿法蚀刻作为蚀刻法，因为形成氧化物半导体膜1004的氧化物半导体易溶于酸、碱等。然而，该蚀刻法不限于湿法蚀刻，可以是干法蚀刻。
当氧化物半导体膜1004由诸如ZnO、In、Ga、Zr及Sn的晶体材料等制成时（其中In和Sn的比率大于其他元素的比率），在形成氧化物半导体膜1004之后，优选使氧化物半导体膜1004的表面进行结晶退火处理。该处理可以提高耐蚀刻溶剂的性能。
随后，在氧化物半导体膜1004和栅绝缘膜1003上形成透明导电氧化物膜1005，如图17B所示。透明导电氧化物膜1005的膜厚度基本上不受限制，但优选要尽可能薄以减少器件表面上的台阶。例如，可以适当地选择上文列举的作为源电极1005S和漏电极1005D的膜厚度的实例的任意膜厚度作为透明导电氧化物膜1005的膜厚度。透明导电氧化物膜1005可以形成为包括单层或多层。然而，鉴于透明导电氧化物膜1005形成为要尽可能薄，优选单层。虽然形成透明导电氧化物膜1005的方法基本上不受限制，但可以通过，例如，利用上文列举的作为源电极1005S和漏电极1005D的材料的实例的任意材料的溅射法形成该透明导电氧化物膜1005。
接下来，形成源电极1005S和漏电极1005D，如图17C所示。通过对透明导电氧化物膜1005进行图案化处理，将源电极1005S和漏电极1005D形成为彼此分开。另外，漏电极1005D形成为具有在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸的部分。该延伸部分变成配线1005L。可以通过在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸源电极1005S的一部分来形成配线1005L。该配线1005L可以只设置在源电极1005S侧上，或只设置在漏电极1005D侧上，或设置在这两侧上。虽然将源电极1005S和漏电极1005D间隔开的方法基本上不受限制，但要执行例如图案化处理以便在沟道区正上方设置开口。此时，优选已经使氧化物半导体膜1004的表面进行了结晶退火处理。由于氧化物半导体膜1004变成结晶膜1004，因此可以抑制图案化处理对氧化物半导体膜1004造成的损坏。图案化源电极1005S和漏电极1005D的方法例如可以是（但基本上不限于）例如湿法蚀刻或干法蚀刻等。可供选择地，可以通过独立地在氧化物半导体膜1004上为源电极1005S、漏电极1005D及配线1005L各自形成透明导电氧化物膜1005，来形成源电极1005S、漏电极1005D及配线1005L。在这种情况下，不需要图案化工艺，因此氧化物半导体膜1004不会在图案化处理过程中劣化。
随后，在形成有源电极1005S和漏电极1005D的一侧的整个表面上形成保护膜1006，如图18A所示。保护膜1006防止在加工等期间大气中的氢气还原氧化物半导体膜1004。保护膜1006还防止氧化物半导体膜1004、以及由透明导电氧化物膜1005制成的源电极1005S、漏电极1005D及配线1005L因热处理等而发生氧解吸。通常，优选保护膜1006具有高密度以防止透过氧和氢。具体地说，该密度优选大约为2.5g/cm3以上、4.0g/cm3以下，更优选大约为3.0g/cm3以上、4.0g/cm3以下，但不限于此。
形成保护膜1006的方法例如可以是（但基本上不限于）通过等离子体CVD法或溅射法等利用上文列举的作为保护膜1006的材料的实例的任意材料形成保护膜1006的方法。当通过例如溅射法形成保护膜1006时，利用靶材在含有氧的氩气气氛中，或在含有氧的氮气气氛中形成保护膜1006，其中上文列举的作为保护膜1006的材料的实例的任意材料是主要成分。该靶材可以是上文列举的作为保护膜1006的材料的实例的任意材料的氧化物作为主要成分包含在其中的靶材，或可以是加入有杂质的氧化物作为主要成分包含在其中的靶材。进一步地，在形成保护膜1006时优选通过向其添加氧基（oxygen radical）来形成保护膜1006。然而，形成保护膜1006不限于任何上述具体描述。
在该工艺中，即便当保护膜1006的膜厚度较小时也可以充分覆盖器件表面。这是因为栅绝缘膜1003与源电极1005S和漏电极1005D之间的台阶比现有器件的台阶小。可以想象，台阶较小的原因是源电极1005S和漏电极1005D中的每一个形成为具有比现有器件小的膜厚度。具体地说，例如，在普通器件中，相当于源电极1005S的源电极和相当于漏电极1005D的漏电极中的每一个的膜厚度大约为0.3μm以上、2μm以下，该膜厚度大。相反，源电极1005S和漏电极1005D中的每一个的膜厚度大约为1nm以上、200nm以下，该膜厚度小。
接下来，如图18B所示，在配线1005L上的保护膜1006中形成使低电阻配线1007与配线1005L接触的接触孔1009，以便暴露配线1005L。接触孔1009优选形成在（但基本上不限于）与氧化物半导体膜1004尽可能接近的位置，只要该位置是氧化物半导体膜1004不受设置接触孔1009的处理和图案化低阻膜1011的后处理的损坏的位置。具体地说，不损坏氧化物半导体膜1004的位置例如可以是远离氧化物半导体膜1004与源电极1005S和漏电极1005D之间的接触区的位置。低电阻配线1007优选尽可能接近氧化物半导体膜1004的原因是需要尽可能多地减少配线电阻。然后，设置有接触孔1009的位置优选位于某个区域。例如，该区域优选与氧化物半导体膜1004的边缘的垂直距离大约为100nm以上、100μm以下，该边缘位于形成有配线1005L的一侧上，该区域平行于该边缘延伸。更优选地，该区域例如位于约750nm以上、约100μm以下的距离，甚至更优选位于约1,000nm以上、约50μm以下的距离。然而，该区域不限于这些范围的任意一个。
随后，在保护膜1006上并在接触孔1009中的配线1005L上形成低阻膜1011，如图18C所示。低阻膜1011基本上不受限制，只要设置为填充该接触孔1009。然而，优选低阻膜1011设置在氧化物半导体膜1004上方的保护膜1006上，以便覆盖整个氧化物半导体膜1004。换句话说，低阻膜1011优选均匀设置在包括设置有氧化物半导体膜1004的区域以及接触孔1009的区域的整个区域上。
形成低阻膜1011的方法基本上不受限制。例如，可以通过沉积法或溅射法等利用上文列举的作为低电阻配线1007的材料的实例的任意材料来形成低阻膜1011。然而，优选通过溅射法形成低阻膜1011。进一步地，低阻膜1011可以是单层膜或层叠膜。使用层叠膜时，通过溅射法顺序层叠这些层。低阻膜1011的膜厚度例如可以适当地选自上文列举的作为低电阻配线1007的膜厚度的实例的膜厚度，但基本上不限于此。
接下来，如图19所示，通过对低阻膜1011进行图案化处理除去低阻膜1011的一部分来形成开口1012，该部分位于氧化物半导体膜1004和接触孔1009之间的区域上方。结果，低电阻配线1007和遮光膜1008形成为彼此分开。低阻膜1011的图案化处理基本上不受限制，只要遮光膜1008形成为覆盖氧化物半导体膜1004上方的部分，且低电阻配线1007形成为与配线1005L电连接。然而，优选低电阻配线1007和遮光膜1008彼此电气独立。另外，整个接触孔1009优选形成为与低电阻配线1007接触。
图案化低阻膜1011的方法例如可以是例如（但基本上不限于）利用气体等离子体进行的干法蚀刻或反应离子蚀刻等。干法蚀刻中采用的气体等离子体例如可以是氯气等。
当采用气体等离子体的干法蚀刻被用于以与目前可用的薄膜晶体管的工艺类似的工艺进行图案化处理时，会对相当于源电极1005S、漏电极1005D等的源电极和漏电极造成损坏。然而，在根据本实施方式的薄膜晶体管1010中，可以防止该损坏，原因是在源电极1005S、漏电极1005D等上形成保护膜1006，对除氧化物半导体膜1004上方的部分之外的区域进行图案化处理。
这样，在形成保护膜1006之后，在保护膜1006中形成接触孔1009，然后在保护膜1006上形成低阻膜1011之后通过图案化处理形成低电阻配线1007和遮光膜1008。因此，允许遮光膜1008设置在氧化物半导体膜1004附近。这大大提高了对氧化物半导体膜1004所起的遮光作用。
[实例1]
在充当衬底1001的塑料膜衬底上，形成Cu膜。使用耐热性高的聚酰亚胺薄膜作为塑料膜衬底。通过溅射法形成Cu膜。然后对该Cu膜进行图案化处理以便通过进行光刻处理变成Cu电极，并设置成栅电极1002。Cu电极是图案化的Cu膜，为截面呈等腰梯形的柱状。Cu电极具有与塑料膜衬底接触的底面，高度大约为200nm以上。
接下来，在Cu膜和塑料膜衬底上形成SiO2膜。通过溅射法形成SiO2膜。SiO2膜形成在塑料膜衬底的整个表面上以覆盖Cu膜，并将该SiO2膜设置成栅绝缘膜1003。形成的SiO2膜的膜厚度大约为300nm。
随后，在SiO2膜的整个表面上形成IGZO膜。通过DC溅射法形成IGZO膜，其中IGZO的陶瓷是靶材。通过以下流程执行DC溅射。首先，将由IGZO的陶瓷制成的靶材以及要形成膜的器件衬底置于容器中，并彼此间隔开。接下来，排出空气直至容器中的真空度为1×10-4Pa以下。随后，将氩和氧的混合气体引入容器。然后，通过等离子弧，利用氩和氧的混合气体，采用IGZO的陶瓷作为靶材在器件衬底上的SiO2膜上形成IGZO膜。通过这个过程形成的IGZO膜的膜厚度大约为50nm。
接下来，在使IGZO膜进行光刻处理之后，通过湿法蚀刻将IGZO膜形成为包括Cu电极和与Cu电极接近的部分的区域中的岛状，并将该IGZO膜设置成氧化物半导体膜1004。使IGZO膜的表面在300℃下进行结晶退火处理，并因此获得全体结晶的氧化物半导体膜1004。
随后，在IGZO膜上形成ITO膜。ITO膜形成为在IGZO膜和IGZO膜外侧的SiO2膜上延伸。
接下来，通过湿法蚀刻对ITO膜进行图案化处理，以便形成源电极1005S和漏电极1005D。在图案化处理过程中，通过蚀刻法在IGZO膜的顶端表面上的ITO膜中形成空间。进一步地，通过蚀刻法除去ITO膜一侧上的部分，即在IGZO膜外侧的SiO2膜上延伸的部分。这样，在IGZO膜上形成彼此分开的两个ITO膜。在这些ITO膜中，将仅在IGZO膜上形成的一个膜设置成源电极1005S，将另一个膜设置成漏电极1005D。将ITO膜的一部分设置成ITO配线，该部分形成为在IGZO膜外侧的SiO2膜上延伸。源电极1005S、漏电极1005D及ITO配线的膜厚度大约都为100nm。
接下来，在形成ITO膜的一侧上的整个器件表面上形成Al2O3膜。
随后，在ITO配线上的Al2O3膜中形成接触孔，以便暴露ITO配线。在与IGZO膜的边缘的垂直距离大约为15μm的位置的区域中形成接触孔，该区域具有大约10μm的宽度并从该位置平行于上述边缘延伸。通过湿法蚀刻形成接触孔。
接下来，在Al2O3膜上形成金属膜，以便均匀覆盖接触孔以及IGZO膜上方的部分。通过依次层叠Ti膜、Al膜及Ti膜这三层膜形成金属膜。通过顺序层叠这些层利用溅射法形成金属膜。作为一个整体，金属膜的膜厚度大约为600nm，Ti膜、Al膜及Ti膜的膜厚度分别约为50nm、500nm及50nm。
随后，对形成的金属膜进行图案化处理以便电气分离遮光膜和低电阻配线。遮光膜形成为能够遮住IGZO膜避免来自外界的光或避免来自面板的光。另一方面，低电阻配线形成为填充整个接触孔。使用氯的干法蚀刻用于对金属膜进行图案化处理。从而制造出所需的薄膜晶体管。
根据该第二实施方式中的薄膜晶体管的制造方法，由透明导电氧化物膜1005制成的源电极1005S和漏电极1005D都形成为具有小的膜厚度。因此，允许减少在栅绝缘膜1003附近形成的台阶，即便当保护膜1006的膜厚度小时也可以有效覆盖并保护器件。另外，通过在形成保护膜1006之后设置接触孔来形成低电阻配线1007。从而允许将保护膜1006形成为薄膜，与目前可用的器件（其中在形成相当于低电阻配线1007的配线之后形成相当于保护膜1006的膜）相比，能够提高配线1005L的导电性。此外，由于在远离沟道与源电极1005S和漏电极1005D之间的接触区的位置形成接触孔，因此可在不影响氧化物半导体膜1004的情况下形成接触孔。进一步地，在保护膜1006上形成低电阻配线1007之后形成低电阻配线1007和遮光膜1008。因此，当通过干法蚀刻图案化处理形成低电阻配线1007和遮光膜1008之后，保护膜1006有效保护氧化物半导体膜1004。这使得低电阻配线1007和遮光膜1008通过蚀刻法被图案化，而不影响氧化物半导体膜1004。此外，由于保护膜1006设置在遮光膜1008下方，因此即便利用等离子体、激光等在低电阻配线1007和遮光膜1008之间留下空间时也不会影响氧化物半导体膜1004。
[第三实施方式]
[薄膜晶体管]
现在，对第三实施方式进行描述。第三实施方式相当于第二实施方式，除了将沟道保护膜进一步设置在第二实施方式中的薄膜晶体管1010的氧化物半导体膜1004上。
图20是示出了根据第三实施方式的薄膜晶体管的截面图。如图20所示，沟道保护膜1013设置在氧化物半导体膜1004与源电极1005S和漏电极1005D之间。源电极1005S和漏电极1005D设置在沟道保护膜1013和氧化物半导体膜1004上以便形成沟道区。
沟道保护膜1013的材料基本上不受限制，只要使用具有电气绝缘的材料，但优选使用例如反应性低的稳定材料。形成沟道保护膜1013的材料的实例包括氧化硅、氮化硅、氧化铝及氧化钛。
沟道保护膜1013可以设置成任意形式，只要保护了该沟道区，但优选地，例如，沟道保护膜1013要尽可能薄。进一步地，沟道保护膜1013可以是单层膜或包括多个膜的层叠体，但优选单层。就层叠多个膜而言，可以层叠相同材料的膜，或可以组合并层叠多种材料的膜，适当地从上文列举的作为沟道保护膜1013的材料的实例的材料中选择这些材料。
具体地说，沟道保护膜1013的膜厚度例如优选大约为5nm以上、200nm以下，更优选大约为10nm以上、100nm以下，甚至更优选大约为20nm以上、80nm以下。然而，沟道保护膜1013的膜厚度不限于这些范围。
沟道保护膜1013的形状基本上不受限制，但优选成型为具有倾斜侧面，更优选形如朝顶面逐渐变细的柱状。具体地说，例如，沟道保护膜1013可以形如截面呈等腰梯形的柱状。在沟道保护膜1013中，侧面倾斜的角度优选例如大约为20度以上、80度以下，更优选大约为30度以上、60度以下，甚至更优选大约为40度以上、50度以下。除了这一点，第三实施方式的薄膜晶体管与第二实施方式的薄膜晶体管类似。
根据第三实施方式的薄膜晶体管，在具有与第二实施方式中的薄膜晶体管类似的优点的同时，沟道保护膜1013进一步设置在氧化物半导体膜1004与源电极1005S和漏电极1005D之间，由此沟道保护膜1013保护沟道区。另外，由于保护膜1006设置在源电极1005S和漏电极1005D之间的空间部分中的沟道保护膜1013上，因此，特别是当保护膜1006是氧化物时可抑制薄膜晶体管劣化。这是因为与遮光膜1008直接设置在沟道保护膜1013上的情况相比，可抑制沟道保护膜1013和氧化物半导体膜1004的氧解吸。
[薄膜晶体管的制造方法]
例如，可以如下地制造薄膜晶体管。
图21A至图23B是分别示出了薄膜晶体管1010的制造工艺的截面图。首先，在衬底1001的表面上形成将成为栅电极1002的材料的金属膜。形成金属膜的方法例如可以是例如（但不限于）通过沉积法或溅射法等利用上文列举的作为栅电极1002的材料的实例的任意材料进行的形成方法。
接下来，在衬底1001上形成栅电极1002之后，在栅电极1002的表面上形成栅绝缘膜1003，如图21A所示。随后，在栅绝缘膜1003上形成氧化物半导体膜1004。通过与第二实施方式类似的方式执行这些处理。
接下来，在氧化物半导体膜1004上形成沟道保护膜1013，如图21B所示。虽然形成沟道保护膜1013的方法基本上不受限制，例如通过沉积法、溅射法或CVD法等利用上文列举的作为沟道保护膜1013的材料的实例的任意材料形成沟道保护膜1013。
然后将沟道保护膜1013图案化成所需的形状。沟道保护膜1013的形状基本上不受限制，但可以适当地选择例如上文描述的作为沟道保护膜1013的形状的实例的任意形状。
图案化沟道保护膜1013的方法例如可以是例如（但基本上不限于）利用在光刻工艺之后执行蚀刻法的图案化的方法。
接下来，在沟道保护膜1013和栅绝缘膜1003上形成透明导电氧化物膜1005，如图21C所示。
然后对透明导电氧化物膜1005进行图案化处理以形成源电极1005S、漏电极1005D及配线1005L，如图22A所示。通过对透明导电氧化物膜1005进行图案化处理，将源电极1005S和漏电极1005D形成为彼此分开。漏电极1005D形成为具有在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸的部分。该延伸部分变成配线1005L。可以通过在氧化物半导体膜1004外侧的栅绝缘膜1003上延伸源电极1005S的一部分来形成配线1005L。可供选择地，该配线1005L可以只设置在源电极1005S侧上，或只设置在漏电极1005D侧上，或设置在这两侧上。在源电极1005S和漏电极1005D之间留下空间的方法基本上不受限制，但要执行图案化处理以便在沟道区正上方设置开口。此时，沟道保护膜1013充当蚀刻阻挡层，从而可以防止氧化物半导体膜1004受图案化处理的损坏。接下来，如图22B所示，在形成有源电极1005S和漏电极1005D的一侧的器件的整个表面上形成保护膜1006。在工艺中，保护膜1006防止大气中的氢气还原氧化物半导体膜1004。保护膜1006还防止氧化物半导体膜1004，以及由透明导电氧化物膜1005制成的源电极1005S、漏电极1005D及配线1005L因热处理等而发生氧解吸（oxygen desorption）。通常，保护膜1006优选具有高密度以便防止透过氧和氢。具体地说，该密度优选例如大约为2.5g/cm3以上、4.0g/cm3以下，更优选大约为3.0g/cm3以上、4.0g/cm3以下，但不限于此。
形成保护膜1006的方法例如可以是例如（但基本上不限于）通过等离子体CVD法或溅射法等利用上文列举的作为保护膜1006的材料的实例的任意材料进行的方法。当通过溅射法形成保护膜1006时，利用靶材在含有氧的氩气气氛中，或在含有氧的氮气气氛中形成保护膜1006，靶材中上文列举的作为保护膜1006的材料的实例的任意材料是主要成分。该靶材可以是上文列举的作为保护膜1006的材料的实例的任意材料的氧化物是主要成分的靶材，或可以是加入有杂质的氧化物是主要成分的靶材，但不限于此。
在该工艺中，即便当保护膜1006的膜厚度小时也可以充分覆盖器件表面。这是因为栅绝缘膜1003与源电极1005S和漏电极1005D之间的台阶比现有器件的台阶小。可以想象，台阶小的原因是源电极1005S和漏电极1005D中的每一个形成为具有比现有器件小的膜厚度。具体地说，例如，在普通器件中，相当于源电极1005S的源电极和相当于漏电极1005D的漏电极中的每一个的膜厚度大约为0.3μm以上、2μm以下，该膜厚度厚。相反，源电极1005S和漏电极1005D中的每一个的膜厚度大约为1nm以上、200nm以下，该膜厚度薄。
接下来，如图22C所示，在配线1005L上的保护膜1006中形成使低电阻配线1007与配线1005L接触的接触孔1009，以便暴露配线1005L。接触孔1009优选形成在（但基本上不限于）与氧化物半导体膜1004尽可能接近的位置，只要该位置是氧化物半导体膜1004不受设置接触孔1009的处理和图案化低阻膜1011的后处理的损坏的位置。具体地说，不损坏氧化物半导体膜1004的位置例如可以是远离氧化物半导体膜1004与源电极1005S和漏电极1005D之间的接触区的位置。低电阻配线1007优选尽可能接近氧化物半导体膜1004的原因是需要尽可能多地减少配线电阻。然后，设置有接触孔1009的位置优选位于某个区域。例如，该区域优选与氧化物半导体膜1004的边缘的垂直距离大约为100nm以上、100μm以下，该边缘位于形成有配线1005L的一侧上，该区域平行于该边缘延伸。更优选地，该区域例如位于大约750nm以上、100μm以下的距离，甚至更优选位于大约1,000nm以上、50μm以下的距离。然而，该区域不限于这些范围的任意一个。
随后，在保护膜1006上并在接触孔1009中的配线1005L上形成低阻膜1011，如图23A所示。低阻膜1011基本上不受限制，只要设置为填充该接触孔1009。然而，低阻膜1011优选设置在氧化物半导体膜1004上方的保护膜1006上，以覆盖整个氧化物半导体膜1004。换句话说，低阻膜1011优选均匀设置在包括设置有氧化物半导体膜1004的区域以及接触孔1009的区域的整个区域上方。
形成低阻膜1011的方法基本上不受限制。例如，可以通过沉积法或溅射法等利用上文列举的作为低电阻配线1007的材料的实例的任意材料来形成低阻膜1011。然而，优选通过溅射法形成低阻膜1011。进一步地，低阻膜1011可以是单层膜或层叠膜。使用层叠膜时，通过溅射法顺序层叠这些层。低阻膜1011的膜厚度基本上不受限制，但可以适当地选自上文列举的作为低电阻配线1007的膜厚度的实例的膜厚度。
接下来，如图23B所示，通过对设置在氧化物半导体膜1004和接触孔1009之间的区域上方的低阻膜1011的一部分进行图案化处理来形成开口1012，以便低电阻配线1007和遮光膜1008形成为彼此分开。低阻膜1011的图案化处理基本上不受限制，只要遮光膜1008形成为覆盖氧化物半导体膜1004上方的部分，且低电阻配线1007形成为与配线1005L电连接。优选对低阻膜1011进行图案化处理以使低电阻配线1007和遮光膜1008彼此电气独立。另外，优选接触孔1009的整个表面形成为与低电阻配线1007接触。
图案化低阻膜1011的方法例如可以是例如（但基本上不限于）利用气体等离子体进行的干法蚀刻或反应离子蚀刻等。干法蚀刻中采用的气体等离子体例如可以是氯气。第三实施方式中的薄膜晶体管的制造方法与第二实施方式中的薄膜晶体管的制造方法类似。
[实例2]
通过类似于实例1的方式，在塑料膜衬底上形成Cu电极、SiO2膜及IGZO膜。
接下来，在IGZO膜的整个表面上形成SiO2膜。然后将IGZO膜上形成的SiO2膜在进行光刻处理之后进行湿法蚀刻，以便将沟道保护膜1013形成为形如只覆盖IGZO膜的顶端表面的岛状。形成的沟道保护膜1013的垂直截面形如等腰梯形，厚度大约为50nm。
接下来，在光刻处理之后使IGZO膜进行湿法蚀刻，将IGZO膜形成为具有包括Cu电极和与Cu电极接近的部分的区域中的岛状。将由此产生的IGZO膜设置成氧化物半导体膜1004。
随后，在沟道保护膜1013和IGZO膜上形成ITO膜。ITO膜形成为在沟道保护膜1013上、在IGZO膜上以及在IGZO膜外侧的SiO2膜上延伸。
然后通过湿法蚀刻对ITO膜进行图案化处理，以便形成源电极1005S和漏电极1005D。在图案化处理过程中，通过蚀刻法分割沟道保护膜1013的顶端表面上的ITO膜，并进一步通过蚀刻法除去在IGZO膜外侧的外侧SiO2膜上延伸的ITO膜的一侧上的一部分。以此形成彼此电气独立的两个ITO膜。在这些ITO膜中，将仅在IGZO膜上形成的一个膜设置成源电极1005S，将另一个膜设置成漏电极1005D。将ITO膜的一部分设置成ITO配线，该部分形成为在IGZO膜外侧的SiO2膜上延伸。源电极1005S、漏电极1005D及ITO配线的膜厚度大约为100nm。通过类似于实例2的方式制造所需的薄膜晶体管。
[比较实例]
通过类似于实例1的方式，在塑料膜衬底上形成Cu电极、SiO2膜及IGZO膜。在该工艺中，不对IGZO膜进行结晶退火处理。
接下来，在IGZO膜上形成ITO膜。
然后通过湿法蚀刻对ITO膜进行图案化处理，以便形成源电极和漏电极。在图案化处理过程中，通过蚀刻法分割IGZO膜的顶端表面上的ITO膜。从而形成彼此间隔开的两个ITO膜。在这些ITO膜中，将仅在IGZO膜上形成的一个膜设置成源电极，将另一个膜设置成漏电极。由此形成的源电极和漏电极的膜厚度大约都为100nm。
接下来，通过在形成有ITO膜的一侧上的整个器件表面上方形成环氧树脂膜来设置平坦化膜，以便填补器件的不规则。形成的环氧树脂膜的最厚部分的厚度大约为600nm。
随后，在ITO配线上形成的环氧树脂膜中形成接触孔，以便暴露漏电极。在IGZO膜上方的位置形成接触孔，以便沿IGZO膜的延伸方向延伸。通过干法蚀刻形成接触孔。在与IGZO膜的边缘的垂直距离大约为15μm的位置的区域中形成接触孔，该区域位于形成有ITO配线的一侧上，且该区域具有大约10μm的宽度并平行于IGZO膜的边缘延伸。
接下来，在整个环氧树脂膜上形成金属膜，以便均匀覆盖IGZO膜上方的部分并完全填充该接触孔。该金属膜设置为充当像素电极。通过溅射法形成金属膜。作为一个整体，金属膜的膜厚度大约为900nm。以此制造想要的薄膜晶体管。
图24是示出了实例2的薄膜晶体管的Vg-Id特征的示图。进一步地，图25是示出了比较实例的薄膜晶体管的Vg-Id特征的示图。假设漏电压（drain voltage）Vd在这两个实例中都为10V。
在对比较实例的Vg-Id特征和实例2的Vg-Id特征进行比较之后，实例2的Vg-Id特征具有比比较实例的Vg-Id特征更陡峭的亚阈值特征，如图24和图25所示。换句话说，实例2中的亚阈值系数比比较实例中的亚阈值系数小，实例2中的跨导比比较实例中的跨导高。另外，实例2中的漏电流Id的开关比是九位数，而比较实例中是六位数。因此，发现实例2中的漏电流Id的开关比（ON-OFF ratio）更大。结果，显然实例2显示出比比较实例的迁移特征要优越得多的迁移特征，并表明实例2与普通配置的薄膜晶体管的比较实例相比很大程度上改善了性能。
可以想到，这样的结果的原因在于，低电阻配线在比较实例中设置在IGZO膜和漏电极之间的接触区中，而低电阻配线在实例2中设置在远离IGZO膜和漏电极之间的接触区的ITO配线上。
当为金属的低电阻配线与ITO膜接触时，ITO膜中的氧在低电阻配线中扩散，从而导致传导特性不稳定，如上所述。
此时，在比较实例中，由于IGZO膜设置在具有低电阻配线的漏电极之下，因此，因氧解吸而不稳定的漏电极进一步从用作主要层的IGZO膜中除去氧。因此，可以想到，IGZO膜的性能发生变化，从而进一步导致在比较实例的迁移特性中出现的传导特性不稳定。
另一方面，在实例3中，在由氧化物SiO2制成的栅电极与氧化物Al2O3膜之间插有设置有低电阻配线的ITO配线。进一步地，由于低电阻配线和遮光膜彼此分开设置，因此将低电阻配线设置在远离IGZO膜和漏电极之间的接触区的位置。所以，即便当ITO配线发生氧解吸时，也可从诸如Al2O3膜的层中提供氧，该Al2O3膜是一种氧化物并设置在比IGZO膜更接近低电阻配线侧的一侧上。结果，可以想到降低了对IGZO膜的影响。
另外，将低阻膜设置在Al2O3膜上，并通过分割低阻膜来形成低电阻配线和遮光膜。因此，即便当利用等离子体、激光等分割低阻膜时也可以降低对IGZO膜的影响。
进一步地，将实例2中的遮光膜设置在距氧化物半导体膜上方大约200nm的位置，而将比较实例中的像素电极设置在距氧化物半导体膜上方大约600nm的位置。因此，对氧化物半导体膜所起的遮光作用在实例2中比在比较实例中高。结果，实例2中由于感光导致的特性退化小于比较实例中的特性退化。因此，可以想象，实例2显示出的迁移特性要比比较实例的迁移特性优越。具有除沟道保护膜1013之外的相似配置的实例1的薄膜晶体管产生相似效果。
根据第三实施方式的薄膜晶体管的制造方法，进一步将沟道保护膜1013设置在第二实施方式中的薄膜晶体管的氧化物半导体膜上。因此，在第三实施方式中，在具有与第二实施方式中的薄膜晶体管的类似优点的同时，在通过湿法蚀刻等对透明导电氧化物膜进行图案化处理时沟道保护膜1013有效保护氧化物半导体膜。从而可降低氧化物半导体膜劣化。
[应用实例1]
图7示出了包括薄膜晶体管1（或薄膜晶体管1A）或根据第二和第三实施方式中的每一个的薄膜晶体管的显示单元（显示单元90）的截面配置。显示单元90是自发光型显示单元，并具有多个有机发光器件10R、10G及10B。在显示单元90中，将像素驱动电路形成层L1、包括有机发光器件10R、10G及10B的发光器件形成层L2以及对向衬底（未示出）依次设置在衬底11上。显示单元90是顶部发光型显示单元，其中从对向衬底侧提取光，薄膜晶体管1包括在像素驱动电路形成层L1中。
图8示出了显示单元90的总体配置。显示单元90具有位于衬底11上的显示区110，并用作超薄有机发光彩色显示单元等。在衬底11上的显示区110周围设置有例如信号线驱动电路120和扫描线驱动电路130，这两个电路是图像显示用驱动器。
在显示区110中，多个有机发光器件10R、10G及10B采用二维方式排列在矩阵中，并形成用于驱动这些发光器件的像素驱动电路140。在像素驱动电路140中，多条信号线120A沿列方向排列，多条扫描线130A沿行方向排列。有机发光器件10R、10G及10B中各个设置为与各信号线120A和各扫描线130A的交点对应。各信号线120A与信号线驱动电路120连接，各扫描线130A与扫描线驱动电路130连接。
信号线驱动电路120通过信号线120A向任一个所选的有机发光器件10R、10G及10B提供信号电压。该信号电压是根据信号供给源（未示出）提供的亮度信息的图像信号的信号电压。向各个信号线120A施加信号线驱动电路120提供的信号电压。
扫描线驱动电路130配置为包括移位寄存器等组件，该移位寄存器顺序移动（shift）（转移（transfer））与输入的时钟脉冲同步的启动脉冲。当将图像信号写入有机发光器件10R、10G及10B时，扫描线驱动电路130逐行对有机发光器件10R、10G及10B进行扫描。扫描线驱动电路130向每一条扫描线130A顺序提供扫描信号。
在衬底11和有机发光器件10R、10G及10B之间的层中设置像素驱动电路140，即，在像素驱动电路形成层L1中设置像素驱动电路140。如图9所示，像素驱动电路140是有源驱动电路并包括：驱动晶体管Tr1和写入晶体管Tr2，其中的一个或两个由薄膜晶体管1制成；设置在这些晶体管之间的保持电容器Cs；以及有机发光器件10R、10G及10B。
现在，再次参照图7对像素驱动电路形成层L1和发光器件形成层L2等组件的配置进行详细描述。
在像素驱动电路形成层L1中形成像素驱动电路140的薄膜晶体管1（驱动晶体管Tr1和写入晶体管Tr2），进一步地，信号线120A及扫描线130A也嵌入其中。具体地说，依次在衬底11上形成薄膜晶体管1及平坦化层31。平坦化层31设置为主要使像素驱动电路形成层L1的表面变平，并由诸如聚酰亚胺的绝缘树脂材料等形成。
发光器件形成层L2设置有有机发光器件10R、10G及10B、器件分离膜32及覆盖有机发光器件和器件分离膜的密封层（未示出）。在有机发光器件10R、10G及10B中的每一个中，充当阳极电极的第一电极41、包括发光层的有机层42以及充当阴极电极的第二电极43从衬底11侧开始依次层叠。有机层42例如具有从第一电极41侧开始依次层叠的空穴注入层、空穴传输层、发光层及电子传输层。可以为每个器件设置发光层（图7），或将该发光层设置为多个器件共用（未示出）。必要时可以设置除发光层之外的层。器件分离膜32由绝缘材料制成，并为每个器件分隔各有机发光器件10R、10G及10B。器件分离膜32设置用于限定各个有机发光器件10R、10G及10B的发光区。
显示单元90适用于所有领域的电子装置的显示单元，这些电子装置的显示单元以静态图像或动态图像的形式显示外部输入的图像信号或内部生成的图像信号。电子装置包括电视接收器、数码相机、笔记本电脑、诸如便携式电话的便携式终端、摄像机等。
[应用实例2]
图10示出了电视接收器的外观。该电视接收器具有例如包括前面板310及滤光玻璃320的图像显示屏部分300。图像显示屏部分330利用显示单元90进行配置。
[应用实例3]
图11A及11B都示出了数码相机的外观。该数码相机包括闪光发光部410、显示部420、菜单开关430及快门开关440。显示部420利用显示单元90进行配置。
[应用实例4]
图12示出了笔记本电脑的外观。该笔记本电脑包括主体部510、设置用于输入文字等的键盘520以及显示图像的显示部530。显示部530利用显示单元90进行配置。
[应用实例5]
图13示出了摄像机的外观。该摄像机包括主体部610、设置在主体部610正面以便拍摄对象的镜头620、拍摄时使用的启动/停止开关630以及显示部640。显示部640利用显示单元90进行配置。
[应用实例6]
图14A至图14G都示出了便携式电话的外观。该便携式电话是一种上部壳体710和下部壳体720通过连接部（铰链部）730连接的装置，包括显示器740、子显示器750、图画灯760及摄像头770。显示器740或子显示器750利用显示单元90进行配置。
[应用实例7]
图26A及图26B都示出了显示单元90适用的数码单反相机的外观。图26A是前视图，图26B是后视图。该数码单反相机包括照相机主体部1151、图像摄取镜头单元1152、夹持部1163、监视器1154及电子取景器1155等组件。采用显示单元90作为电子取景器1155制造数码单反相机。
[应用实例8]
图27是示出了显示单元90适用的头戴式显示器的透视图。该头戴式显示器具有显示部1161及耳挂部1162等组件。采用显示单元90作为显示部1161制造头戴式显示器。
本技术已参照实施方式及变形例进行了描述，但不限于此，可以进行多方面修改。例如，实施方式中描述的每层的材料和厚度，或膜形成方法及膜形成条件等不受限制。可供选择地，可以采用其他材料和厚度，或其他膜形成方法及膜形成条件。
进一步地，例如，在实施方式等中，已经对薄膜晶体管1及薄膜晶体管1A的配置均进行了具体描述，但各个薄膜晶体管1及1A还可以包括其他层。
应注意的是，本技术可以如下地配置。
（1）一种薄膜晶体管，包括：
栅电极；
具有面向所述栅电极的沟道区的氧化物半导体膜；以及
至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。
（2）根据（1）所述的薄膜晶体管，其中所述铝低价氧化物吸收可见光。
（3）根据（1）或（2）所述的薄膜晶体管，进一步包括与所述氧化物半导体膜电连接的一对源/漏电极，
其中，所述保护膜从氧化物半导体膜侧开始依次包括第一保护膜和第二保护膜，并且
所述第二保护膜覆盖所述沟道区以及所述源/漏电极。
（4）根据（3）所述的薄膜晶体管，其中所述铝低价氧化物包含在所述第一保护膜和所述第二保护膜中的一种中。
（5）根据（1）至（4）中任一项所述的薄膜晶体管，其中，所述保护膜具有包括低价氧化层和绝缘层的层叠结构，所述低价氧化层由铝低价氧化物制成，且所述绝缘层由除铝低价氧化物之外的材料制成。
（6）根据（5）所述的薄膜晶体管，其中，所述绝缘层含有完全氧化状态下的氧化物（Al2O3）。
（7）根据（5）或（6）所述的薄膜晶体管，其中，所述保护膜从氧化物半导体膜侧开始依次包括低价氧化层和绝缘层。
（8）根据（5）或（6）所述的薄膜晶体管，其中，所述保护膜从氧化物半导体膜侧开始依次包括绝缘层和低价氧化层。
（9）根据（5）或（6）所述的薄膜晶体管，其中，所述保护膜包括位于一对绝缘层之间的低价氧化层。
（10）根据（5）至（9）中任一项所述的薄膜晶体管，其中，所述低价氧化层的厚度大约为5nm以上。
（11）根据（3）所述的薄膜晶体管，其中，所述铝低价氧化物包含在所述第一保护膜和所述第二保护膜中的两个中。
（12）一种薄膜晶体管的制造方法，所述方法包括：
在栅电极上形成氧化物半导体膜，所述氧化物半导体膜具有面向所述栅电极的沟道区；以及
形成至少覆盖所述沟道区的保护膜，所述保护膜含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）。
（13）根据（12）所述的方法，其中，在形成保护膜的过程中，通过改变供氧量来形成由铝低价氧化物制成的低价氧化层以及含有完全氧化状态下的氧化铝（Al2O3）的绝缘层。
（14）一种显示单元，设置有多个器件以及驱动所述多个器件的薄膜晶体管，所述薄膜晶体管包括：
栅电极；
具有面向所述栅电极的沟道区的氧化物半导体膜；以及
至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。
（15）一种具有显示单元的电子装置，所述显示单元设置有多个器件以及驱动所述多个器件的薄膜晶体管，所述薄膜晶体管包括：
栅电极；
具有面向所述栅电极的沟道区的氧化物半导体膜；以及
至少覆盖所述沟道区并含有吸收光的铝低价氧化物（AlXOY，其中0<Y/X<3/2）的保护膜。
（16）一种薄膜晶体管，包括：
栅电极；
设置为覆盖所述栅电极的栅绝缘膜；
设置在所述栅绝缘膜上的氧化物半导体膜；
分别由透明导电氧化物制成并设置在所述氧化物半导体膜上的源电极和漏电极；
由金属氧化物制成并设置在所述源电极和所述漏电极上的保护膜；以及
设置在所述保护膜上的遮光膜，
其中，所述氧化物半导体膜和所述遮光膜之间的距离大约为2nm以上、400nm以下。
（17）根据（16）所述的薄膜晶体管，其中，所述金属氧化物是氧化铝和氧化钛中的一种。
（18）根据（16）或（17）所述的薄膜晶体管，进一步包括低电阻配线，其中所述源电极和/或漏电极在所述氧化物半导体膜外侧的所述栅绝缘膜上延伸，且所述低电阻配线与在延伸部分的所述源电极和/或漏电极电连接。
（19）一种薄膜晶体管的制造方法，所述方法包括：
在衬底上形成栅电极；
形成覆盖所述栅电极的栅绝缘膜；
在所述栅绝缘膜上形成氧化物半导体膜；
在所述氧化物半导体膜上形成沟道保护膜；
在所述氧化物半导体膜上形成各个源电极和漏电极，所述源电极和所述漏电极都由透明导电氧化物制成；以及
在所述源电极和所述漏电极上形成由金属氧化物制成的保护膜，并在所述保护膜上形成遮光膜，
其中，所述氧化物半导体膜和所述遮光膜之间的距离大约为2nm以上、400nm以下。
（20）根据（19）所述的方法，所述方法进一步包括：
通过除去所述保护膜的至少一部分并暴露在所述氧化物半导体膜外侧的所述栅绝缘膜上的所述源电极和/或漏电极的延伸部分来形成电极暴露部；以及
通过在所述保护膜和所述电极暴露部上形成并成型由导电材料制成的膜在所述电极暴露部上形成低电阻配线并在所述沟道区上形成遮光膜，所述遮光膜设置成与所述低电阻配线隔开。
本公开包含分别与2012年1月20日和2012年3月27日向日本专利局提交的日本在先专利申请JP2012-009913和JP2012-071028所公开的内容相关的主题，其全部内容在此通过引用并入本文。
本领域的技术人员应理解，可根据设计要求和其他因素进行各种修改、组合、子组合以及变更，各种修改、组合、子组合以及变更均应包含在所附权利要求或其等同方案的范围内。

Claims (21)

1.一种薄膜晶体管，包括：
栅电极；
氧化物半导体膜，具有面向所述栅电极的沟道区；以及
保护膜，至少覆盖所述沟道区并含有吸收光的铝低价氧化物AlXOY，其中0<Y/X<3/2。
2.根据权利要求1所述的薄膜晶体管，其中，所述铝低价氧化物吸收可见光。
3.根据权利要求1所述的薄膜晶体管，还包括与所述氧化物半导体膜电连接的一对源电极和漏电极，
其中，所述保护膜从氧化物半导体膜侧开始依次包括第一保护膜和第二保护膜，并且
所述第二保护膜覆盖所述沟道区以及所述源电极和漏电极。
4.根据权利要求3所述的薄膜晶体管，其中，所述铝低价氧化物包含在所述第一保护膜和所述第二保护膜中的一个中。
5.根据权利要求1所述的薄膜晶体管，其中，所述保护膜具有包括低价氧化层和绝缘层的层叠结构，所述低价氧化层由铝低价氧化物制成，且所述绝缘层由除铝低价氧化物之外的材料制成。
6.根据权利要求5所述的薄膜晶体管，其中，所述绝缘层含有完全氧化状态下的氧化铝Al2O3。
7.根据权利要求5所述的薄膜晶体管，其中，所述保护膜从所述氧化物半导体膜侧开始依次包括所述低价氧化层和所述绝缘层。
8.根据权利要求5所述的薄膜晶体管，其中，所述保护膜从所述氧化物半导体膜侧开始依次包括所述绝缘层和所述低价氧化层。
9.根据权利要求5所述的薄膜晶体管，其中，所述保护膜包括位于一对所述绝缘层之间的所述低价氧化层。
10.根据权利要求5所述的薄膜晶体管，其中，所述低价氧化层的厚度为约5nm以上。
11.根据权利要求3所述的薄膜晶体管，其中，所述铝低价氧化物包含在所述第一保护膜和所述第二保护膜两者中。
12.根据权利要求1所述的薄膜晶体管，其中，所述保护膜的厚度为1nm以上200nm以下。
13.一种薄膜晶体管的制造方法，所述方法包括：
在栅电极上形成氧化物半导体膜，所述氧化物半导体膜具有面向所述栅电极的沟道区；以及
形成至少覆盖所述沟道区的保护膜，所述保护膜含有吸收光的铝低价氧化物AlXOY，其中0<Y/X<3/2。
14.根据权利要求13所述的方法，其中，在形成所述保护膜的过程中，通过改变供氧量来形成由铝低价氧化物制成的低价氧化层以及含有完全氧化状态下的氧化铝Al2O3的绝缘层。
15.一种显示单元，设置有多个器件以及驱动所述多个器件的薄膜晶体管，所述薄膜晶体管包括：
栅电极；
氧化物半导体膜，具有面向所述栅电极的沟道区；以及
保护膜，至少覆盖所述沟道区并含有吸收光的铝低价氧化物AlXOY，其中0<Y/X<3/2。
16.一种具有显示单元的电子装置，所述显示单元设置有多个器件以及驱动所述多个器件的薄膜晶体管，所述薄膜晶体管包括：
栅电极；
氧化物半导体膜，具有面向所述栅电极的沟道区；以及
保护膜，至少覆盖所述沟道区并含有吸收光的铝低价氧化物AlXOY，其中0<Y/X<3/2。
17.一种薄膜晶体管，包括：
栅电极；
栅绝缘膜，设置为覆盖所述栅电极；
氧化物半导体膜，设置在所述栅绝缘膜上；
源电极和漏电极，分别由透明导电氧化物制成，并且设置在所述氧化物半导体膜上；
保护膜，由金属氧化物制成，并且设置在所述源电极和所述漏电极上；以及
遮光膜，设置在所述保护膜上，
其中，所述氧化物半导体膜和所述遮光膜之间的距离为约2nm以上、约400nm以下。
18.根据权利要求17所述的薄膜晶体管，其中，所述金属氧化物是氧化铝和氧化钛中的一种。
19.根据权利要求18所述的薄膜晶体管，还包括低电阻配线，其中所述源电极和/或所述漏电极在所述氧化物半导体膜外侧的所述栅绝缘膜上延伸，并且所述低电阻配线与延伸部分的所述源电极和/或所述漏电极电连接。
20.一种薄膜晶体管的制造方法，所述方法包括：
在衬底上形成栅电极；
形成覆盖所述栅电极的栅绝缘膜；
在所述栅绝缘膜上形成氧化物半导体膜；
在所述氧化物半导体膜上形成沟道保护膜；
在所述氧化物半导体膜上形成各个源电极和漏电极，所述源电极和所述漏电极都由透明导电氧化物制成；以及
在所述源电极和所述漏电极上形成由金属氧化物制成的保护膜，并在所述保护膜上形成遮光膜，
其中，所述氧化物半导体膜和所述遮光膜之间的距离为约2nm以上、约400nm以下。
21.根据权利要求20所述的方法，所述方法还包括：
通过除去所述保护膜的至少一部分并暴露在所述氧化物半导体膜外侧的所述栅绝缘膜上的所述源电极和/或所述漏电极的延伸部分来形成电极暴露部；以及
通过在所述保护膜和所述电极暴露部上形成并成型由导电材料制成的膜而在所述电极暴露部上形成低电阻配线并在所述沟道区上形成遮光膜，所述遮光膜被布置成与所述低电阻配线隔开。
CN2013100118418A 2012-01-20 2013-01-11 薄膜晶体管、其制造方法、显示单元和电子装置 Pending CN103219388A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012-009913 2012-01-20
JP2012009913A JP2013149827A (ja) 2012-01-20 2012-01-20 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
JP2012071028A JP2013206919A (ja) 2012-03-27 2012-03-27 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2012-071028 2012-03-27

Publications (1)

Publication Number Publication Date
CN103219388A true CN103219388A (zh) 2013-07-24

Family

ID=48796514

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013100118418A Pending CN103219388A (zh) 2012-01-20 2013-01-11 薄膜晶体管、其制造方法、显示单元和电子装置

Country Status (2)

Country Link
US (1) US9054204B2 (zh)
CN (1) CN103219388A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019192084A1 (zh) * 2018-04-03 2019-10-10 深圳市华星光电半导体显示技术有限公司 一种igzo有源层、氧化物薄膜晶体管的制备方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6106024B2 (ja) * 2013-05-21 2017-03-29 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP6260326B2 (ja) * 2014-02-14 2018-01-17 凸版印刷株式会社 薄膜トランジスタ装置及びその製造方法
KR102230943B1 (ko) * 2014-08-14 2021-03-24 엘지디스플레이 주식회사 광흡수층을 포함하는 유기발광 표시장치 및 이를 제조하는 방법
CN104681632A (zh) * 2015-03-26 2015-06-03 重庆京东方光电科技有限公司 薄膜晶体管及其制作方法、显示器件
CN104752489A (zh) * 2015-04-10 2015-07-01 深圳市华星光电技术有限公司 阵列基板、显示装置及用于制备阵列基板的方法
CN104900711B (zh) * 2015-06-08 2019-11-05 京东方科技集团股份有限公司 薄膜晶体管及其制作方法以及阵列基板、显示装置
CN105047568B (zh) * 2015-09-07 2018-01-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示面板
CN105762112A (zh) * 2016-04-28 2016-07-13 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
CN106024706B (zh) * 2016-06-22 2019-02-19 深圳市华星光电技术有限公司 阵列基板及其制作方法
US10141544B2 (en) * 2016-08-10 2018-11-27 Semiconductor Energy Laboratory Co., Ltd. Electroluminescent display device and manufacturing method thereof
CN106298954B (zh) * 2016-08-31 2020-02-04 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
US20200220024A1 (en) * 2017-09-29 2020-07-09 Intel Corporation Charge trap layer in back-gated thin-film transistors
CN110224003B (zh) * 2018-03-01 2023-06-09 天马日本株式会社 显示装置
CN113451414B (zh) * 2020-06-18 2022-07-29 重庆康佳光电技术研究院有限公司 一种薄膜晶体管器件及其制备方法
CN111769139A (zh) * 2020-06-23 2020-10-13 武汉华星光电半导体显示技术有限公司 一种显示面板及其制备方法、显示装置
CN113097227B (zh) * 2021-03-22 2022-10-21 北海惠科光电技术有限公司 薄膜晶体管、显示装置以及薄膜晶体管制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906770A (zh) * 2004-01-23 2007-01-31 惠普开发有限公司 包括具有掺杂部分的沉积沟道区的晶体管
US20100059751A1 (en) * 2007-04-27 2010-03-11 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
US20110248260A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5328083B2 (ja) * 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011148538A1 (ja) * 2010-05-24 2011-12-01 シャープ株式会社 表示パネル及び薄膜トランジスタ基板
JP2012004371A (ja) 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1906770A (zh) * 2004-01-23 2007-01-31 惠普开发有限公司 包括具有掺杂部分的沉积沟道区的晶体管
US20100059751A1 (en) * 2007-04-27 2010-03-11 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
US20110248260A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019192084A1 (zh) * 2018-04-03 2019-10-10 深圳市华星光电半导体显示技术有限公司 一种igzo有源层、氧化物薄膜晶体管的制备方法

Also Published As

Publication number Publication date
US20130187164A1 (en) 2013-07-25
US9054204B2 (en) 2015-06-09

Similar Documents

Publication Publication Date Title
CN103219388A (zh) 薄膜晶体管、其制造方法、显示单元和电子装置
US10192992B2 (en) Display device
US12087865B2 (en) Thin film transistor and thin film transistor array panel including the same
CN101794821B (zh) 薄膜晶体管和显示装置
US9343583B2 (en) Thin film transistor and thin film transistor array panel including the same
CN102208452B (zh) 薄膜晶体管及其制造方法、以及显示装置
US10032953B2 (en) Thin film transistor array substrate and method for manufacturing the same
TWI455320B (zh) 薄膜電晶體及其製造方法，及顯示裝置
CN101740564B (zh) 薄膜晶体管衬底和显示装置
JP2020043367A (ja) トランジスタ
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
EP3242341A1 (en) Array substrate and manufacturing method therefor, display panel and display device
WO2016076168A1 (ja) 半導体装置およびその製造方法
TW201513369A (zh) 薄膜電晶體及其製造方法
TWI462304B (zh) 薄膜電晶體、顯示設備及電子裝置
US10804404B2 (en) Thin film transistor array panel and manufacturing method thereof
TW201145520A (en) Thin film transistor, display device, and electronic unit
TW201133802A (en) Semiconductor device and method for manufacturing the same
US9508544B2 (en) Semiconductor device and method for manufacturing same
JP2014131022A (ja) 半導体装置
US8816352B2 (en) Display device and electronic device
CN102024842A (zh) 显示器及其制造方法
JP2013206919A (ja) 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2013149827A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器
CN104078510A (zh) 半导体器件，显示单元和电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: JANPAN ORGANIC RATE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SONY CORP

Effective date: 20150717

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150717

Address after: Tokyo, Japan

Applicant after: The special display of the organic thunder of Japan of Co., Ltd.

Address before: Tokyo, Japan

Applicant before: Sony Corp

WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130724