JPH01238170A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアクティブマトリックス方式の液晶デイスプレ
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。

〔従来の技術〕

従来の薄膜１〜ランジスタは、例えばＪＡＰＡＮＤＩＳ
ＰＬＡＹ′８６の１９８６年Ｐ１９６〜Ｐ１９９に示さ
れる様な構造であった。この構造を一般化して、その概
要を第２図に示す。（ａ）図は上視図であり、（ｂ）図
はＡＡ′における断面図である。ガラス、石英、サファ
イア等の絶縁基板２０１上に、ドナーあるいは、アクセ
プタとなる不純物を添加した多結晶シリコン薄膜から成
るソース領域２０２及びドレイン領域２０３か形成され
ている。これに接して、ソース電極２０４とドレインｔ
：ｌ１ｌｉ！２０５が設けられており、更にソース領域
２０２及びドレイン領域２０３の上側で接し両者を結ぶ
ように多結晶シリコン薄膜から成るチャネル領域２０６
が形成されている。これらを被覆するようにター１〜絶
縁膜２０７か設けられている。更にこれに接しグー１〜
電極２０８か設けられている。

〔発明が解決しようとする課題〕

しかし、従来の薄膜Ｉ・ランジスタは次のような問題点
を有していた。

第３図に薄膜１〜ランジスタのト視図を示し、第４図に
その等価回路を示す。

ゲート電極３０４と、第３図（ａ）に示す斜線部Ｓ、で
ゲート絶縁膜を誘電体としてゲー１〜ＧとソースＳの間
に寄生容量４０１か形成される。同様に、ゲー１へ電極
３０４と斜線部Ｓ２でゲー１〜ＧとドレインＤの間に寄
生容量４０２か形成される。

第３図（ｂ）に示す様に矢印３０５の方向に、ゲート電
極３０４のパターンずれが生ずると、寄生容量ｔ］、０
１は減少し、寄生容量４０２は増大する。逆に第３図（
ｃ）に示す様に矢印３０６の方向にグー１〜電極３０４
のパターンずれが生じると、寄生容量４０１は増大し、
寄生界ｊｉ４０２は減少する。すなわち、薄膜トランジ
スタの寄生界１は、ソース電極３０１及び、ドレイン電
極３０２に対してのゲート電十屹３０４のパターンずれ
で大きくばらつく。パターンずれの主な原因は、ゲート
電蔭３０４のアライメントすれ、フォトマスク間のピッ
チすれ等である。従って、同一基板内あるいは基板間で
寄生容量かばらつき、回路定数を一定とすることが困難
となり、液晶デイスプレィへ応用した場合表示品質がば
らつき、更に画質を低下させていた。又液晶デイスプレ
ィが大型１ヒすればパターンずれは更に大きくなり、著
しく表示品質を低下させ、大型１ヒの大きな妨げとなっ
ていた。

イメージセンサや３次元集積回路ノ＼応用した場合、回
路定数が一定とすることが困難となり、実用化への大き
な妨げとなっていた。

本発明は、このような問題点を解決するものであり、そ
の１」的とするところは、寄生容量のばらつきの無い薄
膜ｉ〜ランジスタを提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、所定の間隔を隔て、所定
の線幅で所定の長さに平行に配線された２本のソース電
極と、該２本のソース電極の間に該２本のソースを極と
平行に所定の線幅で所定の長さに配線されたドレイン電
極と、該２本のソース電極及び該ドレイン電極の長手方
向と交わる方向に設けられた半導体層と、ゲート絶縁膜
を介して該半導体層上に設けられたゲート電極を具備し
たことを特徴とする。

〔実　施　例〕

以下実施例に基づいて、本発明の詳細な説明する。第１
図に本発明による薄膜トランジスタの１例を示す、（ａ
）は上視図であり、（ｂ）はＢ　Ｆ３　’における断面
図である。ガラス、石英、サファイア等の絶縁基板１０
１Ｌにドナーあるいはアクセプタとなる不純物を添加し
た多結晶シリコン、非晶質シリコン等のシリコン薄膜か
ら成る２本のソースＴ−Ｆｌｉ　１０３が、互いに平行
となる様に設けられている。ソース電極と同じ材質で、
２本のソース電極１０３の間に、ドレイン電極１０２が
ソース電極１０３と平行になる様に設けられている。又
ソース電ｆｆｉ　１０３及びドレイン環ｆｆ１ｌ。

２の線幅は２０μｍ以下で、その膜Ｊｉは５００〜５０
００人か望ましい。このソース電極１０３の上側と、ド
レイン電極１０２の上側に接して、長手方向と交わる方
向に多結晶シリコン、あるいは非晶質シリコン等のシリ
コン薄膜から成る半導体層１０４か形成されている。そ
の膜厚は２０００Ａ以下か望ましい。また金属、透明導
電膜等から成るソース配線１０８が２本のソース電極１
０３に接しており、同じくドレイン配線１０７が、ドレ
イン電極１０２に接している。これら全体を５ｉ０２．
５ｉＯＮ等のゲート絶縁膜１０５が被覆している。この
上に金属、透明導電膜等から成るゲート電極１０６がゲ
ート絶縁膜１０５を介して半導体層１０４を、被覆して
いる。ゲート絶縁膜１０５は、配線間の絶縁を保持する
層間絶縁膜も兼ねている。

この様に構成された薄膜１〜ランジスタは、２つの薄膜
トランジスタを並列に接続したのと等価となる。薄膜１
〜ランジスタのチャネル長しは、第１図の矢印１０９で
あり、平行な２本のソース電極１０３の間隔はチャネル
長りの２倍に、ドレイン電極１０２の線幅を加えた値と
なる。又チャネル幅Ｗは矢印１１０で示された値の２倍
である。

第５図に本発明の薄膜トランジスタの上視図を示し、第
６図にその等価回路を示す。

ゲート電極５０−６と第５図（ａ）に示す斜線部Ｓ３及
びＳ５でゲーＩ〜絶縁膜を誘電体としてゲートＧとソー
スＳの間に寄生容量６０１．６０２が形成される。同様
にデーｌ−電極５０６と斜線部Ｓ４でゲートＧとドレイ
ンＤの間に寄生容量６０３が形成される。第５図（ｂ）
に示す様に矢印５１１の方向にゲート電極５０６のパタ
ーンすれが生じても、Ｓ２　、Ｓ４、Ｓｓの面積は全く
変化することなく一定であり、その結果、寄生容量６０
１．６０２．６０３はパターンずれによる影響は全くな
く一定である。又、第５図（ｃ）に示す様にゲートｔ　
極５０６か矢印５１２方向にパターンすれが生じても同
様である。第５図（ｄ）に示した方向にパターンずれが
生じた場合、Ｓ４の面積はパターンずれかない場合と同
じであるが、ｓ３、Ｓ、の面積か変化する。すなわち寄
生容Ｍ６０１が大きくなり、６０２が小さくなるが第６
図に示す等価回路からも明らかな裸に、寄生容量６０１
と６０２は並列となっているため、ソース側の寄生容量
のトータルはパターンずれかない場合と同じ（Ｓａ＋５
ｙ＝Ｓｉ士３５）となる。第５図（ｅ）の場合も全く同
様（Ｓ＠＋Ｓｑ　＝Ｓｚ　十３５）である。以上説明し
た様に、どの方向にパターンずれが生じても、薄膜トラ
ンジスタの宵生容基は、常に一定となる。

すなわち、同一基板内あるいは基板間での寄生容量のば
らつきを無くすことが可能となる。

１魔トランジスタを形成する絶縁基板としてカラス基板
が広く使用されている。一般にガラス基板を熱処理を行
い常温にもどすと、熱処理前のカラス寸法に比べ、熱処
理後の寸法は小さくなる。

（以下基板の収縮と呼ぶ）１例として、＃７ｏ５９（コ
ーニング社製）の基板の収縮を第７図に示す。横軸は熱
処理温度、縦軸は１ｏ■当りの基板の収縮量を示す。第
６図より明らかな様に５００°Ｃ以上の熱処理により急
激な基板の収縮が生ずる。

半導体層５０４が多結晶シリコン等の５００°Ｃ以上の
高温で形成する半導体を用いた場合、半導体形成後基板
の収縮が生じソース電極５０３及びドレイン電極５０２
に対しての半導体層５０４及びゲート電極５０６のパタ
ーンずれが大きくなる。

これを第８図を用いて説明する。ソース電極８０１及び
ドレイン電極８０２を形成し、第８図に示す形状にパタ
ーニングした後半導体層８０３を形成する。半導体層８
０３の形成時に基板の収縮が生ずる。従って半導体層８
０３、ゲート電極８０１１、ソース配線８０５及びドレ
イン配線８０６のパターンずれは基板の収縮を考慮しな
ければならない。ここでアライメント精度、フォ１〜マ
スクのピッチずれ等によるパターンずれをｄ、とし、基
板の収縮によるパターンずれをｄ２とする。ソース電極
８０１及び、ドレイン電ｔｉｆ１８０２に対しての半導
体層８０３のパターンずれ許容寸法８０８は２ｄ＋　十
ｄ２以上とする。又ソース電極８０１及びドレイン電極
８０２に対してのゲート電極８０４、ソース配線８０５
、ドレイン配線８０６、半導体８０３のそれぞれのパタ
ーンずれ許容寸法８０７．８０９．８１０．８１１をｄ
、十ｄ２以上とする。以上の様なパターンずれ許容寸法
とすれば、どの方向にパターンずれが生じても、寄生容
量のばらつきを無くすことができ、半導体層８０３を多
結晶シリコン等の５００℃以上の高温で形成する半導体
を用いた場合、特に有効である。

又基板の収縮が生じても回路定数を一定に保つことが可
能となり、液晶デイスプレィへ応用した場合表示品質の
ばらつきがなくなり、画質を著しく向上させられる。又
液晶デイスプレィか大型化してもパターンすれの影響は
全くなくなり、高画質の大型デイスプレィが実現できる
。

イメージセンサや３次元集積回路へ応用した場合、回路
定数を一定に医つことかでき、高圧能１ヒが可能となる
。

本発明の薄膜トランジスタの特性を第９図に示す。横軸
はゲート電圧Ｖ。Ｓ、ＡｆＭ軸は、ドレイン電流Ｉｏの
対数値である。ドレイン電圧Ｖ。は４Ｖ、チャネル長は
２０μｍ、チャネル幅は１０μｍである。半導体層には
多結晶シリコンを用い、その膜；ゾは２００人である。

第９図より明らかな様に小さいＯＦＦ電流と大きいＯＮ
電流が両立しており、従来の薄膜トランジスタとほぼ同
等の特性である。

〔発明の効果〕

本発明は次にようなずぐれな効果を有する。

第１にパターンすれがどの方向に生じても薄膜トランジ
スタの寄生容量を常に一定とすることかでき、アクディ
ブマｌ−リックス方式の液晶子イスプレイに用いた場合
、大面積化、高画質化を同時に実現できる。

第２に、回路定数を一定にできることにより、アクティ
ブマトリックス基板あるいはロジック回路の設計を容易
にできる。

第３に、パターンすれに対する許容度が大きく設計でき
るため、従来の櫟な厳しい工程管理が不用となり、歩留
りか大幅に向上する。

第４に、パターンすれに関１系なく寄生容量を一定とで
きるなめ、基板内のばらつきあるいは基板間のばらつき
を無くすことができ、大幅に品質が向」−でき、更に大
面積基板上へ均一な特性をもった薄膜１ヘランジスタの
形成を実現できる。

第５に、トランジスタ特性は従来の特性と全く同一であ
り、小さいＯＦ　Ｆ電流と大きいＯＮ電流を両立できる
。

第６に、半導体層に多結晶シリコン等の５００°Ｃ以上
の高温で形成する半導体を用いた場合、基板の収縮に基
因するパターンずれの影響を全く受けることなく、寄生
容量を一定に保つことが可能となり、回路定数を一定に
することができる。

以上のように、本発明の薄膜ｌ−ランシスタは数多くの
優れた効果を有するものであり、その応用範囲は、デイ
スプレィ用のアクティブマトリックス基板やその周辺回
路、イメージセンサ、３次元集積回路など多岐にわたる
。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の薄膜トランジスタの構造
を示し、（ａ）は上視図、（ｂ）は断面図である。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示しくａ）は上視図、（ｂ）は断面図である。 第３図（ａ）〜（ｃ）は、従来の薄膜トランジスタの横
道を示す上視図である。 第４図は、従来の薄Ｉ′ｌＡｌ−ランジスタの等価回路
図である。 第５図（ａ　）〜（ｅ）、第８図は、本発明の薄膜ｌ・
ランジスタの構造を示す１−視図、第６図は等価回路図
である。 第７図は基板の収縮を示すグラフである。 第９図は、本発明の薄膜トランジスタの特性を示すグラ
フである。 １０　］、　、　２０１・・・基板 １０３．２０２．３０１．５０３．８０１・・・・・・
・・・ソース電、極 １０２　、２０３、３０２、５０２．８０２・　・　・
　・　・　・　・　・　・ドレイン電極１０８、２０４
、８０５ ・・・・・・・・・ソース配線 】　０７、２０５、８０６ ・・・・・・　・・・ドレイン配線 １０４．２０６．３０３．５０４．８０３・・・・・・
・・・半導体層 １０５．２０７・・・ゲーｌ〜絶縁膜 １０６．２０８．３０４．５０６．８０１１・　・　・
　・　・　・　・　・　・ゲート電極４０１４０２．６
０１．６０２．６０３・・・・・・・・・寄生容量 以　　上 出願人　セイコーエプソン株式会社 （α） （Ｉ７〕 遁　１１図 （α） 笛　２１沼 、Ｔ！Ｊ　　虻戻 、Ｓ　　　　　印 蕃　Ｌ１沼 ３０１）　　　　　　４００　　　　　　ｒρｏ　　　
　　　１ｒｏｏ　　　　　りρθ五　屋　じ０） 泳　７　）」 −１１）　　　　　Ｄ　　　　　ＩＯ２θ　　　ＪθＶ
ｔ＝ｒｓ　（Ｖｌ）と） 笛ｑ）超

Claims (1)

【特許請求の範囲】
1. 　所定の基板上に、ソース電極及びドレイン電極と、該
   ソース電極と該ドレイン電極を結ぶ半導体層と、該ソー
   ス電極と該ドレイン電極と該半導体層を被覆するゲート
   絶縁膜と、該ゲート絶縁膜を介して設けられたゲート電
   極を具備する薄膜トランジスタにおいて、所定の間隔を
   隔て、所定の線幅で所定の長さに平行に配線された２本
   のソース電極と、該２本のソース電極の間に、該２本の
   ソース電極と平行に所定の線幅で所定の長さに配線され
   たドレイン電極と、該２本のソース電極及び該ドレイン
   電極の長手方向と交わる方向に設けられた該半導体層と
   、該ゲート絶縁膜を介して該半導体層上に設けられたゲ
   ート電極を具備したことを特徴とする薄膜トランジスタ
   。