JPS62150887A - 薄膜電界効果型トランジスタ - Google Patents
薄膜電界効果型トランジスタInfo
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- JPS62150887A JPS62150887A JP60294314A JP29431485A JPS62150887A JP S62150887 A JPS62150887 A JP S62150887A JP 60294314 A JP60294314 A JP 60294314A JP 29431485 A JP29431485 A JP 29431485A JP S62150887 A JPS62150887 A JP S62150887A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス液晶ディスプレイに用
いら扛るガラス基板上に設けられた薄膜電界効果型トラ
ンジスタに関し％特にドレイ／を惚構造に関する。
いら扛るガラス基板上に設けられた薄膜電界効果型トラ
ンジスタに関し％特にドレイ／を惚構造に関する。
壁掛カラーテレビ用のディスプレイとして、薄膜電界効
果型トランジスタを一方のガラス基板上の画素に対応し
て配置されたアクティブマ） ＩＪクス液晶ディスプレ
イの研究・開発の成果が多く発表されている。このディ
スプレイ実用化のための課題の一つにプロセスの簡略化
がある０最近、ホトリックラフイエ程が２度ですむ新し
い構造の薄膜電界効果型トランジスタ音用いたアクティ
ブマトリクス液晶ディスプレイが発表された（ Ｊ、Ｒ
ｉｃ−ｈａｒｄ ｅｔ ａｌ ”Ｌａｒｇｅ ＬＣＤ
Ｐａｎｅｌ Ａｄｄｒｅｓｓｅｄ Ｂｙ −３２０Ｘ３
２０ ＴＦＴ Ａｒｒａｙ ’ ｐｐ ２５１〜２５４
。
果型トランジスタを一方のガラス基板上の画素に対応し
て配置されたアクティブマ） ＩＪクス液晶ディスプレ
イの研究・開発の成果が多く発表されている。このディ
スプレイ実用化のための課題の一つにプロセスの簡略化
がある０最近、ホトリックラフイエ程が２度ですむ新し
い構造の薄膜電界効果型トランジスタ音用いたアクティ
ブマトリクス液晶ディスプレイが発表された（ Ｊ、Ｒ
ｉｃ−ｈａｒｄ ｅｔ ａｌ ”Ｌａｒｇｅ ＬＣＤ
Ｐａｎｅｌ Ａｄｄｒｅｓｓｅｄ Ｂｙ −３２０Ｘ３
２０ ＴＦＴ Ａｒｒａｙ ’ ｐｐ ２５１〜２５４
。
Ｐｒｏｃｅｌｄｉｎｇｓ ｏｆ Ｅｕｒｏｄｉａｐｌ
ａｙ ’８４ Ｓｅｐ、 １８−２０’８４ Ｐ
ａｒｉｓ ）ｏ第２図を用い１発表されたトランジスタ
の構造を説明する。ガラス基板上にドレイン電極及びソ
ース電極及び表示電極用の透明型＆Ｍ及びｎ アモルフ
ァスシリコン膜を形成し、第２図に示す形状（Ｄｔ １
８１ｊ＃ ＰＩｊ： ｔ＝１ ＋＋＋＋＋ｍ。
ａｙ ’８４ Ｓｅｐ、 １８−２０’８４ Ｐ
ａｒｉｓ ）ｏ第２図を用い１発表されたトランジスタ
の構造を説明する。ガラス基板上にドレイン電極及びソ
ース電極及び表示電極用の透明型＆Ｍ及びｎ アモルフ
ァスシリコン膜を形成し、第２図に示す形状（Ｄｔ １
８１ｊ＃ ＰＩｊ： ｔ＝１ ＋＋＋＋＋ｍ。
ｊ＝１・・・ｎ 画素数ｍＸｎ）にホトリソグラフィ法
にエクパターニング、エツチング加工を行なう。
にエクパターニング、エツチング加工を行なう。
次に、半導体膜としてアモルファスシリコン膜、ゲート
絶縁膜として窒化シリコン膜及びゲート電極用のクロム
膜全形成し、第２図の斜線で示す形状（Ｇｊ：ｊ＝１・
・・・・・ｎ）にホトリソグラフィ法に工りパターニン
グ、エツチング加工上行なう０以上述べた様に非常に簡
略な工程で絵素Ｐｉｊに対応した薄膜電界効果型トラン
ジスタＴｉｊが形成される。ゲート電極ラインＧｊにゲ
ート電圧が印加されると、Ｇｊｔ極上のトランジスタが
オン状態、即ち、ドレイン電極とソース電極間のチャン
ネル部の抵抗が低抵抗（オン抵抗）となる０表示電極と
対向する共通電極（図示されていない）間にサンドイッ
チされた液晶は、誘電体とみなすことが出来るので、電
気的には、コンデンサが各ソース電極に結かれていると
いえるＯ従ってチャンネル部のオン抵抗とコンデンサの
積の時定数で電荷が蓄えられ、その電圧が液晶の電気光
学効果で、各画素に表示を出させる０ 上述したこの薄膜電界効果型トランジスタは、ゲート電
極ラインの下にアモルファスシリコン及びゲート絶縁膜
が存在するので、第２図に赤丁様に、寄生薄膜電界効果
型トランジスタＴｉ＋１．ｊによって、画素Ｐｉｊに電
荷が充電おるいに放電す扛る。従って、ドレイン電極ラ
インＤｉの他にドレイン電極ラインＤｉ＋１の信号の影
響をうける。この影響の度＠−は、２つのトランジスタ
のドレイ／電極ｔ極とソース電極の間隔の比即ちチャン
ネル長の比による０この発表で框、薄膜電界効果トラン
ジスタＴｉｊのチャンネル長の２０倍のチャンネル長を
薄膜電界効果トランジスタＴｉ＋１． ｊ ｔｒｙもっ
ているのでＴｉ＋１、ｊのオン抵抗は、Ｔｘ３の２０倍
であり、従って５％の影＃をうける０以上述べた様に、
この薄膜電界効果型トランジスタは、簡易な工程で出来
るという利点を有しながら隣のドレイ／電極に印加され
る信号の影響をうける問題点を有する０ 〔問題点を解決するための手段〕 本発明は、上述の薄膜電界効果トランジスタのプロセス
の簡略性を損なわないで、隣接したドレイ／電極による
寄生トランジスタ効果にＬって生ずるクロストークを排
除した薄膜電界効果トランジスタ金提供出米る〇 本発明によれは、絶縁基板上にドレイン電極及びソース
電極が形成され、その上に半導体膜、ゲート絶縁膜、ゲ
ート電極を重畳して形成された願スタガー構造の薄膜電
界効果型トランジスタにおいて、ドレイン電極ｔ極がソ
ース電極全両側からはさみこんでいる様に形成したこと
を特徴とする薄膜電界効果型トランジスタに係わるもの
である０以上１本発明について実施例を用い説明する〇
〔実施例〕 第】図は、本発明を説明するために用いる実施例の薄膜
電界効果型トランジスタの構造及び形状を模式的に示し
たものである□ Ｎａ等のアルカリイオンを閉じ込める
ために５ｉｆｔ ｈるいは５ｉｓＮ４等で被膜されたソ
ーダガラス基板の片面にマグネトロンスパッタ装置でイ
ンジクムティンオキサイド（ＩＴＯ）膜（膜厚〜８００
Ａ）を形成する。次に１、 プラズマＣＶＤｆｊ［
ｔｋ用い、リンドープのｎアモルファスシリコン膜（ｐ
ＩＩ厚〜５００Ａ ）’に形成する〇ホトリングラフィ
により、ドレイン［極ｄｉ、 ソース電極５ｉｓｊ、
表示電極Ｐ １ ｐ Ｊ （１”Ｉ ｅ・−”ｍ ｔｊ
＝１．・・・・・・ｎ）ｋパターン化エツチングするＯ
ｎ アモルファスシリコン膜は、四塩化炭素ＣＣＬ４ガ
スを用いドライエツチングする。ＩＴＯ膜は、５（ｌの
塩酸（６０℃）でウェットエツチングする。次にプラズ
マＣＶＤ！１ｉｌｆｔ’に用い、アモルファスシリコン
膜及び窒化シリコン膜を連続成膜する（膜厚は、両者と
も〜３０００Ａ ）ｏ次にＣｒｋＲＦスパッタ装置で形
成する。以上３層に形成さｎた膜金第１図の斜線に示す
形状に加工する０まず、Ｃｒ 膜′ｔ−，ウェットエツ
チング（市販のクロムエツチング液）する０次にパター
ン化され７ｔ Ｃｒ膜をマスクとして窒化シリコン膜及
びアモルファスシリコン膜をドライエツチングする。こ
の場付の反応ガスとしてＣＣｔ４ ｋ用いるｏＣＣｔ４
に対し、Ｃｒ膜は損傷をうけない０又、この工程で合せ
て、ｄｉ 、Ｓ１＊Ｊ＊Ｐｌ、ｊ上のｎ層（但し、ｇｊ
に被ｎている部分は除く）が除去さ扛るので１表示電極
部分の透明性が得られる。以上のバターニングの後、薄
膜電界効果型トランジスタ群が配置さｔ’ＬｆＣ，基板
全体（但し、端子部を除く）勿パッシベーションする目
的で窒化シリコノ膜’ｔ５０００Ａ程度の厚さで被う。
絶縁膜として窒化シリコン膜及びゲート電極用のクロム
膜全形成し、第２図の斜線で示す形状（Ｇｊ：ｊ＝１・
・・・・・ｎ）にホトリソグラフィ法に工りパターニン
グ、エツチング加工上行なう０以上述べた様に非常に簡
略な工程で絵素Ｐｉｊに対応した薄膜電界効果型トラン
ジスタＴｉｊが形成される。ゲート電極ラインＧｊにゲ
ート電圧が印加されると、Ｇｊｔ極上のトランジスタが
オン状態、即ち、ドレイン電極とソース電極間のチャン
ネル部の抵抗が低抵抗（オン抵抗）となる０表示電極と
対向する共通電極（図示されていない）間にサンドイッ
チされた液晶は、誘電体とみなすことが出来るので、電
気的には、コンデンサが各ソース電極に結かれていると
いえるＯ従ってチャンネル部のオン抵抗とコンデンサの
積の時定数で電荷が蓄えられ、その電圧が液晶の電気光
学効果で、各画素に表示を出させる０ 上述したこの薄膜電界効果型トランジスタは、ゲート電
極ラインの下にアモルファスシリコン及びゲート絶縁膜
が存在するので、第２図に赤丁様に、寄生薄膜電界効果
型トランジスタＴｉ＋１．ｊによって、画素Ｐｉｊに電
荷が充電おるいに放電す扛る。従って、ドレイン電極ラ
インＤｉの他にドレイン電極ラインＤｉ＋１の信号の影
響をうける。この影響の度＠−は、２つのトランジスタ
のドレイ／電極ｔ極とソース電極の間隔の比即ちチャン
ネル長の比による０この発表で框、薄膜電界効果トラン
ジスタＴｉｊのチャンネル長の２０倍のチャンネル長を
薄膜電界効果トランジスタＴｉ＋１． ｊ ｔｒｙもっ
ているのでＴｉ＋１、ｊのオン抵抗は、Ｔｘ３の２０倍
であり、従って５％の影＃をうける０以上述べた様に、
この薄膜電界効果型トランジスタは、簡易な工程で出来
るという利点を有しながら隣のドレイ／電極に印加され
る信号の影響をうける問題点を有する０ 〔問題点を解決するための手段〕 本発明は、上述の薄膜電界効果トランジスタのプロセス
の簡略性を損なわないで、隣接したドレイ／電極による
寄生トランジスタ効果にＬって生ずるクロストークを排
除した薄膜電界効果トランジスタ金提供出米る〇 本発明によれは、絶縁基板上にドレイン電極及びソース
電極が形成され、その上に半導体膜、ゲート絶縁膜、ゲ
ート電極を重畳して形成された願スタガー構造の薄膜電
界効果型トランジスタにおいて、ドレイン電極ｔ極がソ
ース電極全両側からはさみこんでいる様に形成したこと
を特徴とする薄膜電界効果型トランジスタに係わるもの
である０以上１本発明について実施例を用い説明する〇
〔実施例〕 第】図は、本発明を説明するために用いる実施例の薄膜
電界効果型トランジスタの構造及び形状を模式的に示し
たものである□ Ｎａ等のアルカリイオンを閉じ込める
ために５ｉｆｔ ｈるいは５ｉｓＮ４等で被膜されたソ
ーダガラス基板の片面にマグネトロンスパッタ装置でイ
ンジクムティンオキサイド（ＩＴＯ）膜（膜厚〜８００
Ａ）を形成する。次に１、 プラズマＣＶＤｆｊ［
ｔｋ用い、リンドープのｎアモルファスシリコン膜（ｐ
ＩＩ厚〜５００Ａ ）’に形成する〇ホトリングラフィ
により、ドレイン［極ｄｉ、 ソース電極５ｉｓｊ、
表示電極Ｐ １ ｐ Ｊ （１”Ｉ ｅ・−”ｍ ｔｊ
＝１．・・・・・・ｎ）ｋパターン化エツチングするＯ
ｎ アモルファスシリコン膜は、四塩化炭素ＣＣＬ４ガ
スを用いドライエツチングする。ＩＴＯ膜は、５（ｌの
塩酸（６０℃）でウェットエツチングする。次にプラズ
マＣＶＤ！１ｉｌｆｔ’に用い、アモルファスシリコン
膜及び窒化シリコン膜を連続成膜する（膜厚は、両者と
も〜３０００Ａ ）ｏ次にＣｒｋＲＦスパッタ装置で形
成する。以上３層に形成さｎた膜金第１図の斜線に示す
形状に加工する０まず、Ｃｒ 膜′ｔ−，ウェットエツ
チング（市販のクロムエツチング液）する０次にパター
ン化され７ｔ Ｃｒ膜をマスクとして窒化シリコン膜及
びアモルファスシリコン膜をドライエツチングする。こ
の場付の反応ガスとしてＣＣｔ４ ｋ用いるｏＣＣｔ４
に対し、Ｃｒ膜は損傷をうけない０又、この工程で合せ
て、ｄｉ 、Ｓ１＊Ｊ＊Ｐｌ、ｊ上のｎ層（但し、ｇｊ
に被ｎている部分は除く）が除去さ扛るので１表示電極
部分の透明性が得られる。以上のバターニングの後、薄
膜電界効果型トランジスタ群が配置さｔ’ＬｆＣ，基板
全体（但し、端子部を除く）勿パッシベーションする目
的で窒化シリコノ膜’ｔ５０００Ａ程度の厚さで被う。
以上、本発明について実施例に工り説明したが、上の記
述から明らかな様に、プロセスは、従来のプロセスと全
く同一であり、非常に簡略化されている。第２図と第１
図を比較すれば明らかな様に１本発明の薄膜電界効果型
トランジスタは、ノース電極を左右の両側からドレイン
電極ではさみ込んでいる。従って、隣接のドレイン１Ｊ
ｔ極ｄ ｉ＋１からの信号は、ドレイン１Ｊｔ極ｄｉの
ソース電極と対向する右側の′ｓｌＥ極で阻止されるの
で、クロストークの影ｗ會表示電極Ｐｉｊはまったくう
けず、ドレイン１１を極ｄｉに印加された電圧のみによ
り電荷が画素に充電される０又１本発明は、各表示電極
に２個の薄膜電界効果型トランジスタが並列に２個接続
さｎており、従来と同じトランジスタのオン抵抗を得る
ためには、１個当りのトランジスタのオン抵抗は２倍の
値で工い。このオン抵抗は、トランジスタのチャンネル
幅に反比例し、本発明の構造では、チャンネル幅＝ゲー
ト電極幅である。従って、第２図に示した従来型のトラ
ンジスタのゲート′ｗＬ極幅に比べ、本発明のトランジ
スタは、ゲ−）［極幅が半分ですむので、表示の開口率
（表示１１ｔ極のピッチに対する表示電極の寸法比）を
大きくとることが出来る〇 以上、本発明について実施例音用い説明したが、実施例
で用いた膜材料、成膜法及びエツチング法に一例にすぎ
ず本発明の請求範囲を制限するものでないことは言うま
でもない。
述から明らかな様に、プロセスは、従来のプロセスと全
く同一であり、非常に簡略化されている。第２図と第１
図を比較すれば明らかな様に１本発明の薄膜電界効果型
トランジスタは、ノース電極を左右の両側からドレイン
電極ではさみ込んでいる。従って、隣接のドレイン１Ｊ
ｔ極ｄ ｉ＋１からの信号は、ドレイン１Ｊｔ極ｄｉの
ソース電極と対向する右側の′ｓｌＥ極で阻止されるの
で、クロストークの影ｗ會表示電極Ｐｉｊはまったくう
けず、ドレイン１１を極ｄｉに印加された電圧のみによ
り電荷が画素に充電される０又１本発明は、各表示電極
に２個の薄膜電界効果型トランジスタが並列に２個接続
さｎており、従来と同じトランジスタのオン抵抗を得る
ためには、１個当りのトランジスタのオン抵抗は２倍の
値で工い。このオン抵抗は、トランジスタのチャンネル
幅に反比例し、本発明の構造では、チャンネル幅＝ゲー
ト電極幅である。従って、第２図に示した従来型のトラ
ンジスタのゲート′ｗＬ極幅に比べ、本発明のトランジ
スタは、ゲ−）［極幅が半分ですむので、表示の開口率
（表示１１ｔ極のピッチに対する表示電極の寸法比）を
大きくとることが出来る〇 以上、本発明について実施例音用い説明したが、実施例
で用いた膜材料、成膜法及びエツチング法に一例にすぎ
ず本発明の請求範囲を制限するものでないことは言うま
でもない。
第１図は本発明全説明する次めに用いた実施例の薄膜電
界効果型トランジスタの構成模式図、第２図は従来型の
薄膜電界効果型トランジスタの構成模式図を示す０図中
、Ｄｉｙｄｉはドレイン電極。 Ｓｉｊ ＃ Ｓｉｊはソース電極＠ Ｐｔ、ｊｌ
Ｐ１＋Ｊに表示＊他、Ｇｊ、ｇｊｉゲート電極Ｔｉ、ｊ
は薄膜電界効果型トランジスタｓＴｘ’＊ｊセ寄生薄
膜電界効果型トランジスタ。 χ／図
界効果型トランジスタの構成模式図、第２図は従来型の
薄膜電界効果型トランジスタの構成模式図を示す０図中
、Ｄｉｙｄｉはドレイン電極。 Ｓｉｊ ＃ Ｓｉｊはソース電極＠ Ｐｔ、ｊｌ
Ｐ１＋Ｊに表示＊他、Ｇｊ、ｇｊｉゲート電極Ｔｉ、ｊ
は薄膜電界効果型トランジスタｓＴｘ’＊ｊセ寄生薄
膜電界効果型トランジスタ。 χ／図
Claims (1)
- 絶縁基板上にドレイン電極及びソース電極が形成され、
その上に半導体膜、ゲート絶縁膜、ゲート電極が重畳し
て形成されている順スタガー構造の薄膜電界効果型トラ
ンジスタにおいて、前記ドレイン電極が前記ソース電極
を両側からはさんでいる様に形成されていることを特徴
とする薄膜電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294314A JPS62150887A (ja) | 1985-12-25 | 1985-12-25 | 薄膜電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294314A JPS62150887A (ja) | 1985-12-25 | 1985-12-25 | 薄膜電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150887A true JPS62150887A (ja) | 1987-07-04 |
Family
ID=17806088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294314A Pending JPS62150887A (ja) | 1985-12-25 | 1985-12-25 | 薄膜電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097297A (en) * | 1988-03-18 | 1992-03-17 | Seiko Epson Corporation | Thin film transistor |
-
1985
- 1985-12-25 JP JP60294314A patent/JPS62150887A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097297A (en) * | 1988-03-18 | 1992-03-17 | Seiko Epson Corporation | Thin film transistor |
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