JPS62223781A - 表示装置用基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、薄膜トランジスタアレイにより駆動される液
晶等の表示装置の駆動回路基板に関する。

〔発明の技術的背景とその問題点〕

近年、非結晶のＳＬ、ＣｄＳ、ＣｄＳｃ等を半導体とし
て用いた薄膜トランジスタ（ＴＰＴ）をスイッチング素
子として用いた。アクティブマトリックスタイプの表示
パネルが注目されている。このようなトランジスタアレ
イは、ガラス基板を用いて低温プロセスで形成できるた
め、安価に大面積の表示装置を′Ａ現できるという利点
を有する。第２図に薄膜トランジスタアレイを用いたデ
ィスプレイパネルの等価回路を示す、　３１（３１□、
３１□、・・・３１　ｎ　）は行方向のＴＩＥ’Ｔ３３
のゲート電極を共通にドライブするアドレスライン、　
３２（３２１，３２□、・・・３２ｎ）は画像信号を列
方向のＴＦＴ３３に共通に供給するデータラインである
。ＴＦｉ’３３はアドレスライン３１とデータライン３
２の各クロスポイン１〜毎に設けられた画素に対応して
設けられ、各ソース電極は画素電極に各ドレインはデー
タ電極に接続されている。表示素子としては、液晶素子
、エレクトロルミネッセンス素子、゛エレクトロクロミ
ック索子等が用いられる。ここでは、液晶素子を例にと
ると、アドレスライン３１、データライン３２、トラン
ジスタ３３とＧＮＤとの間に設けられたキャパシタンス
３４を集積形成した駆動回路基板とこれに対向する透明
電極を全面に形成した対向基板との間に液晶層を挟持す
ることにより構成される。キャパシタンス３４は、トラ
ンジスタのＯＦＦ抵抗及び液晶の抵抗が十分大きい場合
には必要としない。このようなディスプレイパネルはク
ロスト−りが無く、デユーティ比はぼ１００％で駆動で
きる利点がある。

ところで、この種のディスプレイパネルを高精細あるい
は大面積表示で実現する場合には、トランジスタの数は
非常に多くなる。例えばアドレス２００×データ２００
のとき４００００素子が必要となる。

このような多数のトランジスタアレイを完全に製作する
ことは困難であり１種々の欠陥が発生する。

これらの原因としては、（ト）多層配線間あるいはキャ
パシタの電気的短絡、■配線の開放、■トランジスタの
欠陥等が考えられる。ディスプレイとして点欠陥を許容
した場合、補修による救済が困難なのは多層配線間のシ
ョートである。例えばアドレスラインが途中の一点で断
線しても、アドレスラインの両方向から信号を入れるこ
とにより他の画素には全く動作上影響を及ぼさない。又
、キャパシタンスは、ＴＰＴのＯＦＦ抵抗を大きくし、
液晶の抵抗率を上げれば設ける必要がない。以上のよう
に、ディスプレイの無欠陥化のためには、多層配線間シ
ョートの除去が重要である。

このような多層配線間のショートは、ゲート絶縁膜をＴ
ａ酸化膜とＳｉＯ又はＳｉＮの２層構造にすることによ
り防止できることが、特開昭６０−５４４７８号に述べ
られれている。以下第３図に引用する。ガラス基板２１
上にＴａにより、ゲート！極兼アドレスライン２２．と
接地ライン２２□を形成し、表面を陽極酸化する。次に
、５ｉ０２３を堆積した後、ａ−５ｉ２４を堆積しパタ
ーニングする。次に、阿。及びＡＮを堆積し、ＴＰＴの
ソース電極兼データライン２５１及び　ドレイン電極兼
キャパシタ電極５５．を形成して駆動回路基板を完成す
る。

このように、Ｔａの陽極酸化膜とＳｉＯの２層絶縁膜に
より多層配線ショートを防止できろ。ａ−５ｉの島２４
を形成する場合、エッチャントとしては、　ＨＦとＨＮ
ＯＪ液、アルカリ溶液、ＣＦ４と０２　プラズマによる
ケミカルドライエツチングが用いられる。しかし、ＩＮ
はゲート絶縁膜として用いられるＳｉＯ又はプラズマＳ
ｉＮとををもゲート絶縁膜として用いられるＳｉＯ又は
プラズマＳｉＮエツチングするための不適当であり、ア
ルカリ溶液はＴＰＴのｖｔｈ変動を生じトランジスター
特性を劣化させるため不適当である。このためＣＦ４と
０２でのケミカルドライエツチングが用いられている。

しかし、ピンホール３７が存在する場合第３図（ｃ）に
示すように８−３Ｌの島形成に用いられるケミカルドラ
イエツチングによりＴａＯ、Ｔｏがエツチングされデー
タ線とアドレス線のショートが発生する。このため、デ
ィスプレイーヒに縦横２本の線欠陥が発生するという問
題がある。また、他の実施例としてゲート絶縁膜として
ＴａＯを含まない場合に、配線交叉部にａ−３ｉを残す
ということが考えられるが、実際には約５０％の交叉部
でショートが見られ、まだ不十分と考える。原因として
は、例えば第４図（ａ）に示すようにゲート金属４２上
にピンホール４７ａが存在した場合、この上に堆積され
たａ−５ｉはピンホール部では堆積条件が異なるため、
通常の部分より３〜５桁抵抗が低くなり、層間ショート
を防ぐことができない。

又、第４図（ｂ）のようにゲート絶縁膜上にゴミが存在
した場合、この上に堆積されるａ−３ｉは他の部分より
薄く、又抵抗も小さいため、層間ショートを防ぐことが
できない。このため１層間ショートは十分に防げず、層
間ショートをなくすためには、ＴａＯを用い、且つＴａ
Ｏのエツチングを防ぐことが必要である。

〔発明の目的〕

本発明は、上記の問題点を解決し多層配線間のショート
を防＋ｈ　Ｌ、ディスプレイの表示品位を上げることを
目的とする。

〔発明の概要〕

本発明は、ａ−８ｉの島形成の際に、データ線とアドレ
ス線の交叉部にもａ−５Ｌの島を残すことによりＳｉＯ
ピンホール部のＴａＯのエツチングを防止し、層間ショ
ートの発生を無くしたものである。

〔発明の効果〕

本発明によれば、多層配線間のショートを防Ｉヒでき、
その結果画素欠陥を減少させることができる。

〔発明の実施例〕

第１図に１本発明の一実施例の平面図第１図（ａ）と断
面図第１図（ｂ）を示す。以下、製造工程とともに説明
する。コーニング７０５９ガラス１１上にＴａを２００
０人スパッターし、アドレス線１２を形成する。

Ｔａの表面をクエン酸水溶液中で１００■　まで陽極酸
化しＴｄＯ１３を形成する。次に、プラズマＣＶＤによ
り、５ｉ０１４を２５００人、　ａ−３ｉを３０００人
、　ｎ”ａ−３ｉ１５ａを５００人堆１ｄする。さらに
ＴＦＴ部１５とデータ線とアドレス線の交叉部１６にａ
−３ｉの島をパターン形成し、ケミカルドライエツチン
グでエツチングする。次にＩＴＯを１５００人スパッタ
ーし、画素電極１７を形成する。さらにＡＱを１１ｕｎ
蒸着し、ソース、ドレイン及びデータ線１８を形成する
。チャンネル部の口＋ａ−５ｉをケミカルドライエツチ
ングにより除去する。

本発明により、全ラインの数％発生した画素欠陥がほと
んど零に減少した６液晶デイスプレイに適用したところ
、欠陥がほとんど無くなり良好な表示が得られた。

本発明は、本実施例に限定されるものではなく。

半導体のエッチャントが陽極酸化膜をエツチングする場
合には有効である。アドレス線の陽極酸化膜がＴａＯの
ときには半導体が微結晶アモルファスシリコン又はポリ
シリコンであっても有効である。

又、データ線が下層配線となる場合にも同じ効果がある
。アドレス線がＴａ　、　ＴａＮ又はＴａとの合金、又
はＴｉ及びその合金であっても効果がある。また交叉部
がエッチャントにさらされなければ良いのでａ−３Ｌの
上にエッチャントに浸されない金属又は絶縁膜を積層し
た構造を多層配線間に用いても同様の効果がある。　ａ
−５Ｌの島の大きさは少なくとも交叉部を含むものであ
れば良い。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図乃至第４図は
従来例を示す図である。 １１・・・ガラス基板　　　　１２・・・アドレス線１
３・・・陽極酸化膜　　　　１４・・・層間絶縁膜１５
−ａ−３ｉＰＩ１１５ａ−ｎ”ａ−３ｉ層（ＴＦＴ部）
１６・・・層間交叉部　　　　１７・・・画素電極１８
・・・データ配線 代理人　弁理士　則　近　憲　佑 同　　竹花喜久男 「４ 第１図

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板の一主面上に形成した複数のアドレス
   配線とこのアドレス配線上に絶縁膜を介して形成した複
   数の半導体薄膜島状パターンとこの半導体薄膜島状パタ
   ーンの一方側端部上に形成した前記アドレス線と交叉す
   る複数のデータ配線と他方側端部上に形成した複数のド
   レイン電極とこのドレイン電極に電気的接続をなして形
   成した画素電極パターンとにより構成する薄膜トランジ
   スタアクティブマトリックス型の表示装置用基板におい
   て少なくともデータ配線と交叉する部分及び薄膜トラン
   ジスタを含む部分においてアドレス配線の表面を陽極酸
   化し、且つ半導体薄膜を介在させたことを特徴とする表
   示装置用基板。
2. （２）半導体薄膜は非晶質シリコン、微結晶を含む非晶
   質シリコン又は多結晶シリコンであることを特徴とする
   特許請求の範囲第１項記載の表示装置用基板。