JPH0338620A - アクティブマトリクス基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶等の表示媒体と組み合わせて表示装置を
構成するための、アクティブマトリクス基板に関する。

（従来の技術） 絶縁性基板上に絵素電極をマトリクス状に配し、絵素電
極を独立して駆動するアクティブマトリクス方式は、液
晶などを用いた表示装置に用いられている。アクティブ
マトリクス方式は、特に大型で高密度の表示を行う表示
装置にしばしば用いられる。

絵素電極を選択駆動するスイッチング素子としては、Ｔ
ＰＴ　（薄膜トランジスタ）素子、ＭＩＭ（金属−絶縁
層一金Ｒ）素子、ＭＯＳトランジスタ素子、ダイオード
、バリスタ等が一般的に知られている。アクティブマト
リクス駆動方式は、高コントラストの表示が可能であり
、液晶テレビジョン、ワードプロセッサ、コンピュータ
の端末表示装置等に実用化されている。

第３図にＴＰＴをスイッチング素子として用いた、アク
ティブマトリクス表示装置の概略の回路図を示す。走査
線として機能する多数の平行するゲートバス配線２３と
、該配ｊ！１２３に直交し信号線として機能するソース
バス配線１１との交差位置近傍に、ＴＦＴ２２が配され
ている。ＴＦＴ２２には絵素電極９が接続され、絵素電
極９と対向電極１３との間に絵素２１．絵素電極９と付
加容量用電極３２との間に付加容量２４が形成されてい
る。付加容量用電極３２は、付加容量用配線３１に接続
されている。

第４図に従来のアクティブマトリクス基板の平面図を示
す。第５図及び第６図に、それぞれ第４図の■−ｖ線及
びＶＴ−ＶＴ線に沿った、アクティブマトリクス表示装
置の断面図を示す。ガラス基板ｌ上に平行するゲートバ
ス配線２３が形成され、該配線２３に直交してソースバ
ス配！！１Ｉｌｌが形成されている。ゲートバス配線２
３及びソースバス配線１１との間には、後述するゲート
絶縁膜５が介在している。

ゲートバス配線２３及びソースバ７ス配線１１の交点近
傍には、スイッチング素子としてＴＦＴ２２が配されて
いる。ＴＰＴ２２のゲート電極２６はゲートバス配［２
３に接続され、ＴＦＴ２２のソース電極２７はソースバ
ス配線１１に接続されている。ＴＦＴ２２のドレイン電
極２８は絵素電極９に接続されている。

絵素電極９のゲートバス配線２３側とは反対側の辺に沿
って、付加容量用配線３１が平行して設けられている。

付加容量用配線３１には付加容量用電極３２が接続され
、付加容量用電極３２はゲート絶縁膜５を介して絵素電
極９と対向している。

付加容量用電極３２と絵素電極９との間に付加容量２４
が形成されている。

ゲートバス配線２３、付加容ｆｆ１２４、及び付加容量
用配線３１の断面構成について、第５図を参照しながら
説明する。ゲートバス配線２３は下部ゲート配線２（層
厚２ｏｏｏＡ）及び上部ゲート配線３（層厚２５００大
）の２層から成る。同様に付加容量用配線３１は下部容
量用配線２９（層厚２０００Ａ）及び上部容量用配線３
０（Ｎｊ厚２５００Å）の２層から成る。下部ゲート配
線２及び下部容量用配線２９は同時にパターン形成され
得る。下部ゲート配線２及び下部容量用配線２９には、
低抵抗のＭＯ金金属ＡＩ金金属が用いられる。

上部ゲート配線３及び上部容量用配線３０には陽極酸化
膜の形成が可能なＴａ金属が用いられている。ＭＯ金金
属或いはＡ１金属は、後のＴＦＴ２２の形成時のエッチ
ャントである弗酸等に対して耐食性が低いので、上部ゲ
ート配線３は下部ゲート配線２を保護するために、該配
線２を完全に被覆して形成されている。同様に、上部容
量用配線３０は下部容量用配線２９を完全に被覆して形
成されている。

上述のようにゲートバス配線２３及び付加容量用配線３
１を２層構造とし、下部ゲート配線２及び下部容量用配
線２９にＭＯ金金属はＡＩ金金属用いることにより、こ
れらの配線２３及び３１の比抵抗が低減される。これに
より、表示装置の大型化に伴うこれらの配線２３及び３
１上の信号遅延の問題に対応することができる。しかも
、上記配線２３及び３１の上面には陽極酸化膜を形成す
ることができるので、これらの配線２３及び３１の絶縁
不良の発生も低減され得る。

上部容量用配線３０は、絵素電極９の一辺に平行する部
分では絵素電極９の下方に延び、付加容量用電極３２を
形成している。従って、付加容量用電極３２もＴａで形
成されている。上部ゲート配線３、上部容量用配線３０
．及び付加容量用電極３２は同時にパターン形成、され
得る。

上部ゲート配線３、上部容量用配線３０、及び付加容量
用電極３２の上には、該配線３．３０及び該電極３２の
上面を陽極酸化して得られるＴａ２０５の陽極酸化膜４
（層厚３０００Ａ）が形成されている。陽極酸化膜４を
覆って全面に、ＳｉＮに（窒化シリコン）のゲート絶縁
膜５（層厚３０００Ａ）が形成されている。ゲート絶縁
膜５上にはＩＴＯから成る絵素電極９（層厚１０００Ａ
）が形成されている。絵素電極９とゲート絶縁膜５を介
して対向している付加容量用電極３２との間に、付加容
ｆｉ２４が形成されている。更に、基板全面にＳ　Ｉ　
ＮＸの保護膜ｔ６（！厚３０００Ａ）、及び配向膜１７
が積層され、アクティブマトリクス基板が構成される。

基板ｌに対向するガラス基板１２上には、カラーフィル
タ１４及びブラックストライプ１５が設けられ、更にＩ
ＴＯの対向電極１３及び配向膜１７が全面に形成され、
アクティブマトリクス表示装置が構成される。

ＴＦＴ２２近傍の断面構成について、第６図を参照しな
がら製造工程に従って説明する。Ｔａ金属のゲート電極
２６は、前述の上部ゲート配線３、上部容量用配線３０
、及び付加容量用電極３２と同時に形成される。ゲート
電極２６は上記配線３．３０、及び電極３２と同時に陽
極酸化され、ゲート電極２６の上面には陽極酸化膜４が
形成される。

陽極酸化膜４上を覆って全面に、ゲート絶縁膜５が形成
される。

次に、ゲート電極２６上にはゲート絶縁膜５を介して、
後に半導体層６となる真性半導体非晶質シリコン（以下
では「ａ−３ｉ　ｃｏ」と称する）層（層厚１Ｏ００Å
）が堆積される。更に、ａ　−３ｉ（ｆ）層上には、後
にコンタクト層７．７となるｎ型半導体非晶質シリコン
（以下ではｒａ　−５ｉ（ｎ”）Ｊと称する）の層（層
厚５００　Ａ）が堆積される。

次に、上記のａ−Ｓｌ（ｉ）層及びａ−Ｓｉ（ｎ＋）層
のエツチングを同時に行い、半導体層６及びコンタクト
層７．７のパターニングを行う。この時点では、２つの
コンタクト層７．７の間の部分はエツチングされずに残
されている。従って、２つのコンタク）層７．　７はこ
の部分でつながっている。

上記基板の全面にＴＩ金属層（層厚３０００Å）が堆積
された後、該ＴＩ金属層のエツチングが行われ、ソース
電極２７及びドレイン電極２８がパターン形成される。

この時、コンタクト層７．７の間の部分のａ−３ｌ（ｎ
”）層も同時にエツチング除去される。ドレイン電極２
８及びゲート絶縁膜５上には、ＩＴＯから成る絵素電極
９（層厚１０００　Ａ）がパターン形成される。更に、
基板全面を覆って、前述の保護膜１６及び配向膜１７が
形成される。

（発明が解決しようとする課題） 上述の例では、Ｍｏ金属又はＡｔ金属から成る下部ゲー
　ト配線２及び下部容量用配線２９の上に、Ｔａ金属の
上部ゲート配線３及び上部容置用配線３０、陽極酸化膜
４、並びにゲート絶縁膜５が形成された後に、ＴＦＴ２
２が形成される。このように３層の膜が、下部ゲート配
線２及び下部容量用配線２９の上に形成されていても、
ＴＦＴ２２の形成工程に於て下部ゲート配ｍ２及び下部
容量用配線２９が浸食され、消失する場合がある。この
ような浸食は、上部ゲート配線３及び上部容量用配線３
０、陽極酸化１１１４、並びにゲート絶縁膜５に発生し
たピンホール等に起因している。下部ゲート配線２及び
下部容量用配線２９に用いられるＭｏ金属或いはＡｔ金
属は、前述したようにＴＦＴ２２形戊時形成ッチャント
である弗酸等に対して耐食性が低いため、このようなピ
ンホールがあると容易に浸食されてしまうのである。こ
のような浸食は、ゲートバス配線２３及び付加容量用配
線３１の断線、剥離等の発生につながる。更には、ソー
スバス配線１１の断線、剥離等の発生にもつながること
になる。

本発明はこのような問題点を解決するものであり、本発
明の目的は、エツチング工程に於いて、断線或いは剥離
等の発生が少ない走査線を有する、アクティブマトリク
ス基板を提供することである。

本発明の他の目的は、エツチング工程に於いて、断線、
剥離等の発生が少ない付加容量用配線を有する、アクテ
ィブマトリクス基板を提供することである。

（課題を解決するための手段） 本発明のアクティブマトリクス基板は、絶縁性基板上に
、マトリクス状に配された絵素電極と、該絵素電極間に
並行する走査線と、該走査線を被覆する少なくとも１層
の絶縁膜と、該走査線と少なくとも該絶縁膜を介して交
差する信号線と、を備えたアクティブマトリクス基板で
あって、該走査線上に該絶縁膜を介して形成された第１
の保護層と、該第１の保護層の該信号線が交差しない領
域の上に形成された第２の保護層と、を有しており、そ
のことによって上記目的が達成される。

また、前記絶縁膜と同じ材料のゲート絶縁膜を有する薄
膜トランジスタを備え、前記第１の保護層が、該ゲート
絶縁膜の直上の層と同じ材料で形成され、前記第２の保
護層が、該薄膜トランジスタのソース電極及びドレイン
電極と、該ゲート絶縁膜の直上の層との間に位置する層
と同じ材料で形成されている構成とすることもできる。

更に、本発明のアクティブマトリクス基板は、絶縁性基
板上に、マトリクス状に配された絵素電極と、該絵素電
極に対向する付加容量用電極と、該付加容量用電極に接
続された付加容量用配線と、該付加容量用配線を被覆す
る少なくとも１層の絶縁膜と、該付加容量用配線と少な
くとも該絶縁膜を介して交差する信号線と、を備えたア
クティブマトリクス基板であって、該付加容量用配線上
に該絶縁膜を介して形成された第１の保護層と、該第１
の保護層の該信号線が交差しない領域の上に形成された
第２の保護層と、を有しており、そのことによっても上
記目的が達成される。

また、前記絶縁膜と同じ材料のゲート絶縁膜を有する薄
膜トランジスタを備え、前記第１の保護層が、該ゲート
絶縁膜の直上の層と同じ材料で形成され、前記第２の保
護層が、該薄膜トランジスタのソース電極及びドレイン
電極と、該ゲート絶縁膜の直上の層との間に位置する層
と同じ材料で形成された構成とすることもできる。

（作用） 本発明のアクティブマトリクス基板では、走査信号を供
給する走査線上に、少なくとも１層の絶縁膜を介して第
１の保護層が形成されている。この第１の保護層上には
信号線が交差し、第１の保護層の信号線と交差しない領
域上には、更に第２の保護層が形成されている。第１の
保護層及び第２の保護層の存在により、エツチング工程
に於いてエッチャントがピンホールを介して走査線を構
成する金属に接し、該金属が浸食されるのを防止するこ
とができる。また、第１の保護層の存在により、第２の
保護層をパターン形成するエツチング工程で、エッチャ
ントがピンホールを介して走査線を構成する金属に接し
、該金属が浸食されるのを防止することができる。

更に、本発明のアクティブマトリクス基板では、付加容
量用配線上に、少なくとも１層の絶縁膜を介して第１の
保護層が形成されている。この第１の保護層上には信号
線が交差し、第１の保護層の信号線と交差しない領域上
には、更に第２の保護層が形成されている。第１の保護
層及び第２の保護層の存在により、エツチング工程に於
いてエッチャントがピンホールを介して付加容量用配線
を構成する金属に接し、該金属が浸食されるのを防止す
ることができる。また、第１の保Ｕの存在により、第２
の保護層をパターン形成するエツチング工程で、エッチ
ャントがピンホールを介して付加容量用配線を構成する
金属に接し、該金属が浸食されるのを防止することがで
きる。

また、本発明のアクティブマトリクス基板では、上記の
絶縁膜と同じ材料のゲート絶縁膜を有するＴＰＴを備え
、上述の第１の保護層を、ＴＰＴのゲート絶縁膜の直上
の層と同じ材料で形成し、更に第２の保護層をＴＰＴの
ソース電極及びドレイン電極と、ゲート絶縁膜の直上の
層との間に位置する層で形成することができる。このよ
うに第１のｖ８８層をＴＦＴのゲート絶縁膜の直上の層
、例えば半導体層と同じ材料で形成で形成すると、第１
の保護層は半導体層と同時にパターン形成され得る。こ
の半導体層のパターン形成時には、ゲートバス配線上及
び付加容量用配線上に、少なくともゲート絶縁膜と、半
導体層と同じ材料の層と、この半導体層と同じ材料の層
を形成するためのレジストとが存在することになる。ま
た、第２の保護層を例えばコンタクト層と同じ材料で形
成すると、第２の保護層はコンタクト層と同時にパター
ン形成され得る。このコンタクト層のパターン形成時に
は、ゲートバス配線上及び付加容量用配線上に、少なく
ともゲート絶縁膜と、半導体層と同じ材料の層と、コン
タクト層と同じ材料の層と、このコンタクト層と同じ材
料の層を形成するためのレジストとが存在することにな
る。このように多くの層が重畳されることになるので、
下層のゲートバス配線及び付加容量用配線を半導体層の
エッチャントから保護することができる。

更に、第１の保護層及び第２の保護層が形成されると、
その後の例えばスイッチング素子を形成するエツチング
工程に於いても、下層のゲートバス配線及び付加容量用
配線をエッチャントから保護することができる。

（実施例） 本発明を実施例について以下に説明する。第１図に本発
明のアクティブマトリクス基板の一実施例の平面図を示
す。第２図に第１図のｎ−ｎ線に沿ったゲートバス配線
２３の断面構成を示す。第１図のｎ’−ｎ’線に沿った
付加容量用配線３１の断面構成も、第２図と同様である
。第１図の■−■線に沿った断面図は、前述の従来例の
説明に用いた第６図と同様である。ガラス基板１上に平
行するゲートバス配線２３が形成され、該配線２３に直
交してソースバス配線１１が形成されている。ケートハ
ス配線２３及びソースバス配線ｌｌの間には、基板全面
に形成されたゲート絶縁膜５が介在している。

ケートハス配線２３及びソースバス配［７１１１の交点
近傍には、スイッチング素子としてＴＰＴ２２が配され
ている。ＴＦＴ２２のゲート電極２６はゲートバス配線
２３に接続され、ＴＦＴ２２のソース電極２７はソース
バス配線１１に接続されている。ＴＦＴ２２のドレイン
電極２８は絵素電極９に接続されている。

絵素電極９のゲートバス配線２３側とは反対側の辺に沿
って、付加容量用配線３１が平行して設けられている。

付加容量用配線３１には付加容量用電極３２が接続され
、該付加容量用電極３２はゲート絶縁膜５を介して絵素
電極９と対向している。付加容量用電極３２と絵素電極
９との間に付加容ｊ１２４が形成されている。

ゲートバス配線２３、付加容量用配線３１、及びＴＦＴ
２２の断面構成について、第２図及び第６図を参照しな
がら製造工程に従って説明する。

まず、下部ゲート配線２（層厚２０００Ａ）及び下部容
量用配線２９（層厚２０００Ａ）を形成し、更に上部ゲ
ート配し’１１３（層厚２５００　Ａ）及び上部容量用
配線３０（層厚２５００Å〉を形成した。

本実施例では、ゲートバス配線２３は下部ゲート配線・
２及び上部ゲート配、ｌ１１３の２層から成る。同様に
付加容量用配線３１は下部容量用配線２９及び上部容量
用配線３０の２層から成る。第１図の■°−■゛線に沿
った断面図では、第２図に於ける下部ゲート配［２、上
部ゲート配線３、及びゲートバス配線２３に代えて、そ
れぞれ下部容量用配線２９、上部容量用配線３０、及び
付加容量用配線３１が配される。下部ゲート配線２及び
下部容量用配線２９は同時にパターン形成される。下部
ゲート配線２及び下部容量用配線２９には、低抵抗のＭ
ｏ金属、ＡＩ金金属が用いられるが、本実施例ではＭｏ
金属を用いた。

上部ゲート配線３及び上部容量用配線３ｏには陽極酸化
膜の形成が可能なＴａ金属が用いられている。上部ゲー
ト配線３は下部ゲート配線２を保護するために、該配線
２を完全に被覆して形成される。同様に、上部容量用配
線３０は下部容量用配線２９を完全に被覆して形成され
る。上部ゲート配線３及び上部容量用配線３０の形成と
同時に、ゲート電極２６及び付加容量用電極３２も形成
した。従って、ゲート電極２６及び付加容量用電極３２
もＴａで形成される。

上部ゲート配線３、ゲート電極２６、上部容量用配線３
０、及び付加容量用電極３２の陽極酸化を行い、Ｔａ２
０６の陽極酸化膜４（層厚３０００Ａ）を形成した。更
に、陽極酸化膜４を覆って全面に、５ＩＮｘのゲート絶
縁膜５（層厚３０００　Ａ）を形成した。

次に、ゲート絶縁膜５上にａ−３ｌ（ｉ）層（層厚１０
００Å）を堆積した。ａ−３ｌ（＋）層は後にＴＦＴ２
２の半導体層６、ゲートバス配線２３上の第１ゲート配
線保護層３３ａ、及び付加容量用配線３１上の第１容量
配線保護層３４ａとなる。更に、ａ−３ｉ（１）層上に
、ａ−３（（ｎ　＋　）層（層厚５００λ）を堆積した
。ａ−８ｌ＜０４）層は後にコンタクト層７．７、第２
ゲート配線保護層３３ｂ、及び第２容量配線保護層３４
ｂとなる。第１図のｎ’−ｎ’線に沿った断面図では、
第２図に於ける第１ゲート配線保護層３３ａ及び第２ゲ
ート配線保護層３３１）に代えて、それぞれ第１容量配
線保護層３４ａ及び第２容量配線保護層３４ｂが配され
る。

次に、半導体層６及びコンタクト層７．７を形成するた
めに、ａ−３ｉ　（１）層及びａ−３ｌ（ｎｏ）層のエ
ツチングを同時に行った。この時、後に半導体層６が形
成される領域のみならず、ゲートバス配！！１Ｉ２３及
び付加容量用配線３１上の、第１ゲート配線保護層３３
ａ及び第１容量配線保護層３４ａが形成される領域にも
、ａ−３ｊ（１）層及びａ−８１（ｎ”）層を残した。

従って、このエツチング工程では、ＭＯ金金属下部ゲー
ト配線２の上方には、上部ゲート配線３、陽極酸化膜４
、ゲート絶縁膜５、ａ−３ｉ（ｉ）の第１ゲート配線保
護層３３ａ、ａ−３ｌ　（ｎ”）の第２ゲート配線保ｙ
Ｊ層３３ｔ）、及びレジストが存在することになる。同
様に、下部容量用配線２９の上方には、上部容量用配線
３０．陽極酸化膜４、ゲート絶縁膜５、ａ−８ｌ　　（
１）の第１容量配線保護層３４８％　　ａ−３ｉ　（ｎ
”）の第２容量配線保護層３４ｂ、及びレジストが存在
することになる。

このように多くの層が重畳されているため、これらの層
にピンホールが生じていても、ＭＯ金金属ら成る下部ゲ
ート配線２及び下部容量用配線２９は容易には浸食され
得ない。

次に、ａ−８ｉ　（ｎ”）層のみのエツチングを行い、
コンタクト層７．７のパターニングを行った。

このエツチング工程により、ゲートバス配線２３及び付
加容量用配線３１のソースバス配線１１が交差する領域
上の第１ゲート配線保護層３３ａ及び第１容量配線保護
層３４ａの上に堆積されたａ−８ｌ（ｎ’）層、及びコ
ンタクトＲ７，７の間のａ−Ｓｌ（ｎ”）層が同時に除
去される。

このエツチング工程では、下部ゲート配線２のソースバ
ス配線１１と交差する領域の上方には、上部ゲート配線
３、陽極酸化膜４、ゲート絶縁膜５に加え、ａ−！３１
（１）層の第１ゲート配線保護層３３ａが重畳されてい
る。同様に、下部容量用配線２９のソースバス配線１１
と交差する領域の上方には、上部容量用配置１１３０、
陽極酸化膜４、ゲート絶縁膜５に加え、ａ−Ｓｌ　（１
）層の第１容量配線保護層３４ａが重畳されている。

下部ゲート配ｌｓ２のソースバス配線１１と交差しない
領域の上方には、上部ゲート配線３、陽極酸化Ｍ４４、
ゲート絶縁膜５、ａ−Ｓｉ（ｉ）層の第１ゲート配線保
護層３３ａ、ａ−３ｌ　　（ｎ”）の第２ゲート配線保
護層３３ｂ５及びレジストが重畳されている。同様に、
下部容量用配線２９のソースバス配線１１と交差しない
領域の上方には、上部容量用配線３０３０、陽極酸化膜
４、ゲート絶縁［５、ａ−３ｌ　（１）層の第１容量配
線保護層３４ａ、　　ａ−８１（ｎ”）の第２容量配線
保護層３４ｂが重畳されている。

このエツチング工程に於いても、このように多数の層が
重畳形成されているので、Ｍｏ金属から成る下部ゲート
配線２及び下部容量用配線２９は、容易にはに浸食され
得なくなる。このような第１及び第２ゲート配線保護層
３３ａ、３３ｂ１並びに第１及び第２容量配線保護層３
４ａ、３４ｂのエッチャントに対する保護効果は、以後
のエツチング工程に於いても同様に認められる。

上記基板の全面にＴＩ金属層（層厚３０００Ａ）を堆積
した後、該Ｔ１金属層のエツチングを行い、コンタクト
層７．７上にソース電極２７及びドレイン電極２８、並
びにソースバス配置１１１をパターン形成した。この時
、コンタクト層７．７の間の部分は再度エチャントに曝
され、もしａ−３ｌ（ｎｌ）層が残存していれば、この
時に完全にエツチング除去される。

次に、ドレイン電極２８及びゲート絶縁膜５上に、ＩＴ
Ｏから成る絵素電極９（層厚１０００大）をパターン形
成した。更に、基板全面を覆って、前述の保護膜１６及
び配向膜１７が堆積され、本実施例のアクティブマトリ
クス基板が得られる。

基板１に対向するガラス基板１２上には、カラーフィル
タ１４及びブラックストライプ１５が設けられる。更に
、ＩＴＯの対向電極１３及び配向膜１７が全面に形成さ
れ、アクティブマトリクス表示装置が構成される。

本実施例ではゲートバス配線が２層構造を有するアクテ
ィブマトリクス基板について述べたが、本発明は他の例
えば１層のみからなるゲートバス配線を有する基板にも
、適用することができる。

（発明の効果） 本発明によれば、断線或いは剥離等の発生が少ない走査
線又は付加容量用配線を有するアクティブマトリクス基
板が提供され得る。従って、本発明のアクティブマトリ
クス基板を用いれば、表示装置を高い歩留りで製造する
ことができ、表示装置のコスト低減に寄与することがで
きる。

４、′　　の、　な言Ｈ 第１図は本発明のアクティブマトリクス基板の一実施例
を示す平面図、第２図は第１図の■−■線に沿った断面
図、第３図はアクティブマトリクス表示装置の概略回路
図、第４図は従来のアクティブマトリクス基板の平面図
、第５図は第４図のＶ−Ｖ線に沿った断面図、第６図は
第１図及び第４図のＶｌ−ＶＴ線に沿った断面図である
。

１．１２・・・ガラス基板、２・・・下部ゲート配線、
３・・・上部ゲート配線、４・・・陽極酸化膜、５・・
・ゲート絶縁膜、６・・・半導体層、７・・・コンタク
ト層、９・・・絵素電極、１１・・・ソースバス配線、
１３・・・対向電極、１４・・・カラーフィルタ、１５
・・・ブラックストライプ、１６・・・保護膜、１７・
・・配向膜、２２・・・ＴＦＴ、２３・・・ゲートバス
配線、２６・・・ゲート電極、２７・・・ソース電極、
２８・・・ドレイン電極、２９・・・下部容量用配線、
３０・・・上部容量用配線、３１・・・付加容量用配線
、３２・・・付加容量用電極、３３ａ・・・第１ゲート
配線保護層、３３ｂ・・・第２ゲート配線保護層、３４
ａ・・・第１容量配線保護層、３４ｂ・・・第２容量配
線保護層。

以上 第６図

Claims (1)

1. 【特許請求の範囲】 １、絶縁性基板上に、マトリクス状に配された絵素電極
   と、該絵素電極間に並行する走査線と、該走査線を被覆
   する少なくとも１層の絶縁膜と、該走査線と少なくとも
   該絶縁膜を介して交差する信号線と、を備えたアクティ
   ブマトリクス基板であって、 該走査線上に該絶縁膜を介して形成された第１の保護層
   と、該第１の保護層の該信号線が交差しない領域の上に
   形成された第２の保護層と、を有するアクティブマトリ
   クス基板。２、前記絶縁膜と同じ材料のゲート絶縁膜を
   有する薄膜トランジスタを備え、前記第１の保護層が、
   該ゲート絶縁膜の直上の層と同じ材料で形成され、前記
   第２の保護層が、該薄膜トランジスタのソース電極及び
   ドレイン電極と、該ゲート絶縁膜の直上の層との間に位
   置する層と同じ材料で形成されている、請求項１に記載
   のアクティブマトリクス基板。 ３、絶縁性基板上に、マトリクス状に配された絵素電極
   と、該絵素電極に対向する付加容量用電極と、該付加容
   量用電極に接続された付加容量用配線と、該付加容量用
   配線を被覆する少なくとも１層の絶縁膜と、該付加容量
   用配線と少なくとも該絶縁膜を介して交差する信号線と
   、を備えたアクティブマトリクス基板であって、 該付加容量用配線上に該絶縁膜を介して形成された第１
   の保護層と、該第１の保護層の該信号線が交差しない領
   域の上に形成された第２の保護層と、を有するアクティ
   ブマトリクス基板。 ４、前記絶縁膜と同じ材料のゲート絶縁膜を有する薄膜
   トランジスタを備え、前記第１の保護層が、該ゲート絶
   縁膜の直上の層と同じ材料で形成され、前記第２の保護
   層が、該薄膜トランジスタのソース電極及びドレイン電
   極と、該ゲート絶縁膜の直上の層との間に位置する層と
   同じ材料で形成されている、請求項３に記載のアクティ
   ブマトリクス基板。