JP2922007B2 - アクティブマトリックス液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示装置に係わり、特に、表示欠陥の少ない表示
装置が得られる構成のアクティブマトリックス液晶表示
装置に関する。

【０００２】近年、液晶表示装置は、薄型、計量、小電
力といった特長をもつため、ワードプロセッサやラップ
トップコンピュータ等の小型情報処理装置や端末装置あ
るいは映像装置などの表示装置としてに多く採用されて
きている。これらの表示パネルは細かい文字や数字が表
示されるために、欠陥のない表示画面が要求される。特
に、情報処理装置のディスプレイにはこの無欠陥パネル
の要求が強い。

【０００３】アクティブマトリックス液晶表示装置のパ
ネルとしてはカラー表示用で例えば横６４０ドット（×
３色）×縦４８０ドットで計１０万画素におよぶものが
製造されている。このように多くの画素を形成する場合
無欠陥で製造することは技術的に困難といえる。

【０００４】

【従来の技術】図１９に従来の技術による液晶表示装置
の無欠陥表示パネルの一画素における平面図を示す。表
示パネルは薄膜トランジスタによるアクティブマトリッ
クスで構成される。図において、１０，１１はアクティ
ブマトリックスを構成するゲートバスラインで、２０は
同じくドレインバスライン、３０は、画素電極で図示し
ない液晶に電圧を与える。４０，４１は薄膜トランジス
タであり、Ｇ，Ｄ，Ｓはそれぞれ薄膜トランジスタのゲ
ート電極、ドレイン電極及びソース電極を示す。二つの
ゲート電極Ｇは、ゲートバスライン１０と１１にそれぞ
れ接続され、ドレイン電極Ｄはドレインバスライン２０
に接続され、ソース電極Ｓは画素電極３０に接続され
る。図示のように、画素電極には二つの薄膜トランジス
タ４０，４１接続された冗長構成となっている。

【０００５】この冗長構成をとったことにより、製造工
程で、二つの薄膜トランジスタ４０、４１の内、一方が
オープン（開放）不良となった場合には、もう一方の薄
膜トランジスタにより画素電極３０を駆動して書込が可
能となり、特に不良修正を施すことなく自動的に欠陥を
防止する。二つの薄膜トランジスタ４０、４１が同時に
オープン不良となる確率は実質的に無視できるほど非常
に少ないと考えられる。

【０００６】

【発明が解決しようとする課題】この一画素に二つの薄
膜トランジスタを設けた冗長構成は、上で述べたように
オープン不良に対しては有効であるが、薄膜トランジス
タの短絡によるショート不良の場合には、一方の薄膜ト
ランジスタが正常でもそのままでは画素の電位が常にゲ
ート電位やドレイン電位となり、点欠陥やゲートバス・
ドレインバスがショートした薄膜トランジスタを介して
介渉する線欠陥を生じる。そのために、不良トランジス
タの特定と、そのトランジスタのレーザ等による修正が
不可欠となる。

【０００７】不良トランジスタの検出を完全に行うとす
れば、複数の薄膜トランジスタのゲート、ドレインをそ
れぞれ別のバスライン電極にも接続しなければならない
が、それではそのための電極引き回しの面積を必要と
し、開口率の点で不利である。現状では複数の薄膜トラ
ンジスタが同一のゲートバスラインやドレインバスライ
ンに接続されており、ショート不良のトランジスタを完
全に検出することは不可能であり、したがって、レーザ
による不良修正もできない。

【０００８】本発明の目的は、一画素が複数のトランジ
スタで駆動される構成のアクティブマトリックス表示装
置において、一方のトランジスタのショート不良を検出
して、不良修正を行うことのできる無欠陥パネル構成の
アクティブマトリックス液晶表示装置を提供することに
ある。

【０００９】

【課題を解決するための手段】本発明のアクティブマト
リックス液晶表示装置は、１つの画素電極に対して第1
の画素駆動用薄膜トランジスタと第2の画素駆動用薄膜
トランジスタとが接続されるアクティブマトリックス液
晶表示装置において、前記第1の画素駆動用薄膜トラン
ジスタ及び前記第2の画素駆動用薄膜トランジスタのゲ
ートバスライン電極とゲート電極、ドレインバスライン
電極とドレイン電極、または前記画素電極とソース電極
とのいずれかの電極間を接続し、レーザ照射により切断
可能な第１の電極と、前記第１の電極と電気的に並列に
配置され、前記第１電極により接続されていた電極間を
レーザ照射により再接続可能とする第２の電極とを含
む。

【００１０】本発明の他のアクティブマトリックス液晶
表示装置は、接続部で接続され２つに分割された第1の
画素電極及び第2の画素電極と、前記第１の画素電極に
接続される第１の画素駆動用薄膜トランジスタと、前記
第２の画素電極に接続される第２の画素駆動用薄膜トラ
ンジスタと、前記第1の画素電極と前記第2の画素電極と
の間を接続し、レーザ照射を受けて前記接続が切断可能
な電極接続部と、レーザ照射を受けて、前記第1の画素
電極と前記第2の画素電極との間を接続し、レーザ照射
を受けて前記接続が切断可能な電極接続部と、前記電極
接続部と電気的に並列に配置され、前記電極接続部によ
り接続されていた前記第1の画素電極と前記第2の画素電
極との間をレーザ照射により再接続可能とする補助電極
とを備え、前記第1の画素駆動用薄膜トランジスタと前
記第2の画素駆動用薄膜トランジスタとは、前記画素電
極から別個に切り離せるように構成されている。

【００１１】

【作用】図１に発明の基本的な概念図を示す。Ａ，Ｂは
一画素に設けられた薄膜トランジスタであり、Ｃは薄膜
トランジスタＡ，Ｂと接続される対象の画素電極あるい
はゲートバスライン電極あるいはドレインバスライン電
極を示す。薄膜トランジスタＡ，Ｂと電極Ｃとの間には
それぞれ実線で示した第１電極Ｐと、破線で示した第２
電極Ｒとが配置されている。第１電極Ｐは接続された状
態で製造されるが、レーザ照射により溶断可能である。
第２電極Ｒは第１電極Ｐと電気的には並列の状態である
が、製造時には開放状態であり、レーザ照射により接続
可能とする。

【００１２】ここで、二つの薄膜トランジスタＡ，Ｂの
内、一方がショート不良であった場合、どの薄膜トラン
ジスタが不良かを検出する方法は以下の通りである。 （１） まず、どれか一つ任意の薄膜トランジスタたと
えばＡの第１電極Ｐをレーザにより切り離す。切り離し
て表示欠陥が修復されたばあいには、その切り離した薄
膜トランジスタＡがショート不良であるので、薄膜トラ
ンジスタＢについてはなにも行わず修正終了である。 （２） 一方、薄膜トランジスタＡの第１電極Ｐを切り
離しても、欠陥が修復されない場合には、もう一方の薄
膜トランジスタＢが不良であるので、正常な薄膜トラン
ジスタＡの切り離した第１電極Ｐと並列に配置された第
２電極Ｒをレーザ照射により接続して機能を回復し、さ
らに、ショート不良薄膜トランジスタＢの第１電極Ｐを
レーザ照射により切り離す。

【００１３】なお、もう一つの本発明の構成のアクティ
ブマトリックス液晶表示装置によれば、電極Ｃが画素電
極であり、その画素電極Ｃが二分割され、その分割領域
間に第１電極Ｐと第２電極Ｒとを配置する。不良が発生
したときは、分割領域間の第１電極を切断する。する
と、２組の（トランジスタ＋画素）となるので、不良ト
ランジスタがわかる。この不良トランジスタを切離し、
分割領域間を第２電極を用いて接続すれば、不良が修正
される。このようにして、先に述べたものと同様な作用
効果を得ることができる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例につい
て詳しく説明する。

【００１５】図２は本発明によるアクティブマトリック
ス液晶表示装置の第１の実施例の一画素における電極構
造を示す平面図である。図３は図２のＩ−Ｉ線における
断面図であり、アクティブマトリックスの薄膜トランジ
スタの断面図である。図４は図２の構成の等価回路図で
ある。各図において同じ参照番号あるいは記号は同じも
のを示す。１２，１３はアクティブマトリックスを構成
するゲートバスラインで、２１は同じくドレインバスラ
イン、３１は、画素電極で図示しない液晶に電圧を与え
る。４２，４３は薄膜トランジスタであり、Ｇ１，Ｇ
２，Ｄ，Ｓはそれぞれ薄膜トランジスタのゲート電極、
ドレイン電極及びソース電極を示す。ゲート電極Ｇ１，
Ｇ２は、それぞれゲートバスライン１２，１３に接続さ
れ、ドレイン電極Ｄはドレインバスライン２１に接続さ
れ、ソース電極Ｓは画素電極３１に接続されている。５
０，５１は修正用の補助電極である。補助電極５０，５
１はソース電極Ｓと画素電極３１との間の接続部６０，
６１をバイパスするような構造で配置されている。

【００１６】次に、図２と図３を参照して、補助電極５
０，５１の構成を薄膜トランジスタの製造方法と関連さ
せてさらに詳しく説明する。

【００１７】薄膜トランジスタ４２（４３も同様）は以
下のようにして形成する。透明ガラス基板７０の上にＴ
ｉ（チタン）あるいはＣｒ（クロム）材をスパッタによ
り全面に堆積し、ゲートバスライン１２，１３およびゲ
ート電極Ｇ１，Ｇ２ならびに補助電極５０，５１のパタ
ーンでパターニングする。次に、その上からゲート絶縁
膜７１、ａ−Ｓｉ（アモルファスシリコン）材による半
導体層７２をプラズマＣＶＤ（ＰＣＶＤ）法により連続
して堆積し、トランジスタのパターンでパターニングす
る。さらに、ｎ⁺ 型ａ−Ｓｉ層７３とＡｌ材によるソー
ス電極Ｓ（電極６０、６１に接続）並びにドレイン電極
Ｄ（ドレインバスライン２１に接続）をＰＣＶＤ法とス
パッタで堆積して、電極パターンで共通にパターニング
する。最後にＩＴＯ（インジュウム錫酸化物）材をスパ
ッタ法により堆積して画素電極３１のパターンでパター
ニングする。補助電極５０，５１は、図２の平面図では
ソース電極Ｓと画素電極３１との間の接続部６０，６１
をＬ字形にバイパスするような形状であり、製造時には
図４に示すようにソース電極Ｓとはゲート絶縁膜７１で
互いに絶縁されている。

【００１８】図４の等価回路図は以上説明した第１の実
施例の構造を回路的に簡略して示したものである。図４
でソース電極Ｓと画素電極３１との間は実線と点線の二
つのラインで接続されている。実線ラインは電極接続部
６０，６１に相当し、点線ラインは補助電極５０，５１
に相当する。すなわち、接続部６０，６１を切断するこ
とにより薄膜トランジスタを画素電極から切り離すこと
ができ、トランジスタのショート不良の有無を検出でき
る。また補助電極５０，５１を接続することにより、不
良検出で切り離した正常トランジスタの接続回復ができ
る。

【００１９】次に、図５と図６を参照して、接続部６
０，６１の切断方法と、補助電極の接続方法について説
明する。

【００２０】図５は図２のＩＩ−ＩＩ線における断面図
である。図５の左側はレーザを照射する前の状態を示
す。図５の右側はＩＩ−ＩＩ部にレーザ照射を受けた後
の状態を示す。レーザ照射を受けたソース電極材料（ド
レイン電極材と同一）はレーザ照射によって飛散し、接
続部６０は開放状態となる。

【００２１】図６は図２のＩＩＩ−ＩＩＩ線における断
面図である。図６左側はレーザを照射する前の状態を示
す。図６の右側はＩＩＩ−ＩＩＩ部にレーザ照射を受け
た後の状態を示す。レーザ照射を受けた電極材料は中心
部に孔があくが、孔周囲壁面を液状に溶解したソース電
極材が流れて補助電極５０と接触し、電気的接続がされ
る。すなわち、ソース電極Ｓと補助電極５０両端部とが
接続される。なお、補助電極５０、５１の反対側の端部
でソース電極Ｓと重なる部分もＩＩＩ−ＩＩＩと同様の
断面構造であり、同じようにレーザで接続される。いず
れか一方は初めから接続しておいてもよい。

【００２２】以上をまとめると以下の通りである。二つ
の薄膜トランジスタ４２，４３の内、一方がショート不
良であった場合、どの薄膜トランジスタが不良かを検出
する方法は次の手順で行われる。 （１） まず、どれか一つ任意の薄膜トランジスタたと
えば４２の接続部６０をレーザにより切り離す。切り離
して表示欠陥が修復されたばあいには、その切り離した
薄膜トランジスタ４２がショート不良であるので、薄膜
トランジスタ４３についてはなにも行わず修正終了であ
る。 （２） 一方、薄膜トランジスタ４２の接続部６０を切
り離しても、欠陥が修復されない場合には、もう一方の
薄膜トランジスタ４３が不良であるので、正常な薄膜ト
ランジスタ４２の切り離した接続部６０と並列に配置さ
れた補助電極５０の両端部をレーザ照射によりソース電
極と接続して機能を回復し、さらに、ショート不良薄膜
トランジスタ４３の接続部６１をレーザ照射により切り
離す。この第１の実施例の構成では、薄膜トランジスタ
のゲート・ソース間あるいは、ドレイン・ソース間のシ
ョート不良の場合に有効である。

【００２３】なお、照射するレーザとしてはＹＡＧレー
ザが使用できる。切断と接続では必要なレーザ強度が異
なる場合があるので、予め適切な値がそれぞれで設定さ
れるとよい。

【００２４】次に、本発明の第２の実施例を図７〜図１
０に示す。この実施例においては、ドレインバスライン
２１とドレイン電極Ｄとの間にレーザによる切断可能な
電極接続部６２，６３を設け、さらにそれと並列となる
ようにレーザで接続可能な補助電極５２，５３を設け
た。なお、この第２の実施例のＩ−Ｉ線における断面構
造は第１の実施例で説明した図３のものと実質的に同様
な構造である。補助電極５２，５３は第１の実施例と同
様に、ゲートバスライン１２，１３やゲート電極Ｇと同
時に同じ材料でガラス基板７０上に形成される。

【００２５】図８の等価回路図は以上説明した第２の実
施例の構造を簡略化して示したものである。図８でドレ
イン電極Ｄとドレインバスライン２１との間は実線と点
線の二つのラインで接続されている。実線ラインは電極
接続部６２，６３に相当し、点線ラインは補助電極５
２，５３に相当する。すなわち、接続部６２，６３を切
断することによりドレイン電極Ｄをドレインバスライン
２１から切り離すことができ、トランジスタのショート
不良の有無を検出できる。また補助電極５２，５３を接
続することにより、不良検出でドレインを切り離した正
常トランジスタの接続回復ができる。

【００２６】またＩＩ−ＩＩにおける切断方法と、ＩＩ
Ｉ−ＩＩＩにおける接続方法についても第１の実施例で
説明した図５と図６のものと基本的に同一であるが、図
９と図１０にそれらの断面図を示す。切断と接続の手順
は以下の通りである。 （１） まず、どれか一つ任意の薄膜トランジスタたと
えば４２の接続部６２を、図９に示すようにレーザによ
り切り離す。切り離して表示欠陥が修復されたばあいに
は、その切り離した薄膜トランジスタ４２がショート不
良であるので、薄膜トランジスタ４３についてはなにも
行わず修正終了である。 （２） 一方、薄膜トランジスタ４２の接続部６２を切
り離しても、欠陥が修復されない場合には、もう一方の
薄膜トランジスタ４３が不良であるので、正常な薄膜ト
ランジスタ４２の切り離した接続部６２と並列に配置さ
れた補助電極５２の両端部を、図１０に示すようにレー
ザ照射によりドレイン電極と接続して機能を回復し、さ
らに、ショート不良薄膜トランジスタ４３の接続部６３
を、図９に示すようにレーザ照射により切り離す。この
第２の実施例の構成では、薄膜トランジスタのゲート・
ドレイン間あるいは、ドレイン・ソース間のショート不
良の場合に有効である。

【００２７】次に、本発明の第３の実施例を図１１〜図
１４に示す。この実施例においては、ゲートバスライン
１２，１３とゲート電極Ｇ１，Ｇ２との間にレーザによ
る切断可能な電極接続部６４，６５を設け、さらにそれ
と並列となるようにレーザで接続可能な補助電極５４，
５５を設けた。なお、この第３の実施例のＩ−Ｉ線にお
ける断面構造は第１の実施例で説明した図３のものと実
質的に同様な構造である。 図１２は第３の実施例の構
造を回路的に簡略化して示したものである。図１０でゲ
ート電極Ｇ１，Ｇ２とゲートバスライン１２，１３との
間は実線と点線の二つのラインで接続されている。実線
ラインは電極接続部６４，６５に相当し、点線ラインは
補助電極５４，５５に相当する。すなわち、接続部６
４，６５を切断することによりゲート電極をゲートバス
ラインから切り離すことができ、トランジスタのショー
ト不良の有無を検出できる。また補助電極５４，５５を
接続することにより、不良検出のためゲートを切り離し
た正常トランジスタの接続回復ができるの。

【００２８】但し、第１と第２の実施例と異なる点は、
第１と第２の実施例のものはレーザで接続可能な補助電
極はゲート電極材でゲートラインと同時にガラス基板上
に形成されるのに対し、この第３の実施例の補助電極５
４，５５は、ドレインバスライン２１、ドレイン電極
Ｄ、ソース電極Ｓと同時に同一材料にてゲート絶縁膜７
１の上に形成される。しかし、レーザ照射により補助電
極５４，５５とゲート電極とが溶解して図６で示すよう
に接続されるのは第１と第２の実施例と実質的に同様で
ある。

【００２９】図１１のＩＩ−ＩＩ線における切断方法
と、ＩＩＩ−ＩＩＩ線における接続方法についても第１
の実施例で説明した図５と図６のものと実質的に同一で
あるが、それらの断面構造を図１３と図１４に示す。な
お、レーザによる切断と接続の手順は以下のとうりであ
る。 （１） まず、どれか一つ任意の薄膜トランジスタたと
えば４２の接続部６４を、図１３に示すようにレーザに
より切り離す。切り離して表示欠陥が修復されたばあい
には、その切り離した薄膜トランジスタ４２がショート
不良であるので、薄膜トランジスタ４３についてはなに
も行わず修正終了である。 （２） 一方、薄膜トランジスタ４２の接続部６４を切
り離しても、欠陥が修復されない場合には、もう一方の
薄膜トランジスタ４３が不良であるので、正常な薄膜ト
ランジスタ４２の切り離した接続部６４と並列に配置さ
れた補助電極５４の両端部を、図１４に示すようにレー
ザ照射によりドレイン電極と接続して機能を回復し、さ
らに、ショート不良薄膜トランジスタ４３の接続部６５
を、図１３に示すようにレーザ照射により切り離す。こ
の第３の実施例の構成では、薄膜トランジスタのゲート
・ソース間あるいは、ゲート・ドレイン間のショート不
良の場合に有効である。

【００３０】次に、本発明の第４の実施例を図１５〜図
１８を参照して説明する。この実施例では一画素の画素
電極は図１５に示すように２分割されており、分割され
たそれぞれの画素電極３２，３３に薄膜トランジスタ４
４，４５がそれぞれ接続されている。分割画素電極３
２，３３を結ぶ電極接続部６６はレーザで切断可能とし
てある。また、接続部６６と並列関係となるように、分
割画素電極３２と３３をまたぐ補助電極５６が画素電極
の下にゲート絶縁層を介して形成されている。この補助
電極５６は第１と第２の実施例と同様にゲート電極材で
ゲートバスライン１２，１３およびゲート電極Ｇ１，Ｇ
２と同時にガラス基板７０の上に形成される。

【００３１】なお、この第３の実施例のＩ−Ｉにおける
断面構造は第１の実施例で説明した図３のものと実質的
に同様な構造である。

【００３２】図１６は以上説明した第４の実施例の構造
を回路的に簡略化して示したものである。図１６で分割
画素電極３２と３３との間は実線と点線の二つのライン
で接続されている。実線ラインは電極接続部６６に相当
し、点線ラインは補助電極５６に相当する。すなわち、
接続部６６を切断することにより画素を二つの分割画素
電極に分離することができ、どちらのトランジスタがシ
ョート不良かを判定できる。また補助電極５６を接続す
ることにより、分離した分割画素電極３２，３３を再び
電気的に接続できる。

【００３３】図１５のＩＩ−ＩＩ線およびＩＩＩ−ＩＩ
Ｉ線における断面構造を図１７と図１８にそれぞれ示
す。またＩＩ−ＩＩ線における切断方法と、ＩＩＩ−Ｉ
ＩＩ線における接続方法についても第１の実施例で説明
した図５と図６のものと同様であるが、手順は以下のよ
うに若干異なる。 （１） まず、画素電極の接続部６６を、図１７に示す
ようにレーザにより切り離して分割画素３２と３３とが
別々の薄膜トランジスタ４４と４５でそれぞれ独立に駆
動されるようにする。ここで分割した上下の画素のう
ち、表示欠陥の分割画素に接続するトランジスタがショ
ート不良であるので、そのトランジスタを画素電極から
切り離す。 （２） さらに、分割した画素電極３２と３３の補助電
極５６の両端部を、図１８に示すようにレーザで接続し
て再結合する。

【００３４】この第４の実施例の構成では、薄膜トラン
ジスタのゲート・ソース間あるいは、ソース・ドレイン
間のショート不良の場合に特に有効である。

【００３５】以上四つの実施例では、補助電極の両端は
当初はゲート絶縁膜によりその上の画素電極あるいはバ
スラインとはいずれも絶縁されていたが、補助電極の一
端部のみを絶縁としておき、他端部は始めから接続して
おけば、レーザ照射による接続処理は１ケ所ですむので
処理時間が短縮される。

【００３６】以上の実施例の内、二つ以上の実施例を組
み合わせてもよい。適当な組合せにより薄膜トランジス
タのゲート・ドレイン・ソースのどの電極間のショート
不良でも検出と修正が対応可能である。言うまでもな
く、オープン不良については従来のものと同様に二つの
薄膜トランジスタで一画素電極を駆動するので自動的に
欠陥修正される。

【００３７】

【発明の効果】以上説明した本発明の構成によれば、薄
膜トランジスタの電極とマトリックスのバスラインある
いは画素電極との間にレーザで溶断可能な接続電極とレ
ーザで接続可能な補助電極とを並列的に設けるか、ある
いは、一つの画素を二つの分割された領域に分割し、分
割領域間を接続しレーザ照射を受けて接続が切断可能な
接続電極と、レーザ照射を受けて分割画素間を接続可能
な補助電極とを並列的に設けて構成したことにより、シ
ョート不良のトランジスタの特定とその表示欠陥の修正
が可能となり、ショート不良とオープン不良のいずれに
も対応可能な無欠陥のアクティブマトリックス液晶表示
装置が提供できる。

【図面の簡単な説明】

【図１】本発明の原理説明のための概念図である。

【図２】本発明によるアクティブマトリックス表示装置
の第１の実施例の１画素における平面図である。

【図３】図２の実施例の断面図である。

【図４】図２の実施例の等価回路図である。

【図５】図２の実施例における電極切断を説明する断面
図である。

【図６】図２の実施例の電極接続を説明する断面図であ
る。

【図７】本発明によるアクティブマトリックス表示装置
の第２の実施例の１画素における平面図である。

【図８】図７の実施例の等価回路図である。

【図９】図７の実施例の電極切断を説明する図である。

【図１０】図７の実施例の電極接続を説明する図であ
る。

【図１１】本発明によるアクティブマトリックス表示装
置の第３の実施例の１画素における平面図である。

【図１２】図１１の実施例の原理説明のための概念図で
ある。

【図１３】図１１の実施例の電極切断を説明する図であ
る。

【図１４】図１１の実施例の電極接続を説明する図であ
る。

【図１５】本発明によるアクティブマトリックス表示装
置の第４の実施例の１画素における平面図である。

【図１６】図１５の実施例の原理説明のための概念図で
ある。

【図１７】図１５の実施例の電極切断を説明する図であ
る。

【図１８】図１５の電極接続を説明する図である。

【図１９】従来の技術によるアクティブマトリックス液
晶表示装置の一画素における電極接続構成を示す平面図
である。

【符号の説明】

１０，１１，１２，１３・・・・ゲートバスライン ２０，２１・・・・・ドレインバスライン ３０，３１，３２，３３・・・・画素電極 ４０，４１，４２，４３，４４，４５・・・・薄膜トラ
ンジスタ ５０，５１，５２，５３，５４，５５，５６・・・補助
電極 ６０，６１，６２，６３，６４，６５，６６・・・電極
接続部 ７０・・・・・透明基板 ７１・・・・・ゲート絶縁膜 ７２・・・・・ａ−Ｓｉ半導体層 ７３・・・・・ｎ⁺ 型ａ−Ｓｉ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉岡 浩史 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−6533（ＪＰ，Ａ) 特開 平２−153324（ＪＰ，Ａ) 特開 平２−151836（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/1343 G02F 1/136 500

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 １つの画素電極に対して第1の画素駆動
   用薄膜トランジスタと第2の画素駆動用薄膜トランジス
   タとが接続されるアクティブマトリックス液晶表示装置
   において、 ゲートバスライン電極と前記第1の画素駆動用薄膜トラ
   ンジスタ及び前記第2の画素駆動用薄膜トランジスタの
   それぞれのゲート電極、またはドレインバスライン電極
   と前記第1の画素駆動用薄膜トランジスタ及び前記第2の
   画素駆動用薄膜トランジスタのそれぞれのドレイン電
   極、または前記画素電極と前記第1の画素駆動用薄膜ト
   ランジスタ及び前記第2の画素駆動用薄膜トランジスタ
   のそれぞれのソース電極との、いずれかの電極間を接続
   し、レーザ照射により切断可能な第１の電極と、 前記第１の電極と電気的に並列に配置され、前記第１電
   極により接続されていた電極間をレーザ照射により再接
   続可能とする第２の電極とを含むアクティブマトリック
   ス液晶表示装置。
2. 【請求項２】 前記第1の画素駆動用薄膜トランジスタ
   と前記第2の画素駆動用薄膜トランジスタとは、基板上
   に形成したゲート電極と、該ゲート電極を覆うゲート絶
   縁層と、該ゲート絶縁層の上に積層した半導体層と、該
   半導体層の上に形成したソース及びドレイン電極とを含
   み、 前記画素電極は前記ゲート絶縁層上に形成されており、 前記第2の電極は、前記基板上に前記ゲートバスライン
   電極と前記第1の画素駆動用薄膜トランジスタ及び前記
   第2の画素駆動用薄膜トランジスタのそれぞれのゲート
   電極、または前記ドレインバスライン電極と前記第1の
   画素駆動用薄膜トランジスタ及び前記第2の画素駆動用
   薄膜トランジスタのそれぞれのドレイン電極、または前
   記画素電極と前記第1の画素駆動用薄膜トランジスタ及
   び前記第2の画素駆動用薄膜トランジスタのそれぞれの
   ソース電極との、いずれかの電極間を前記ゲート絶縁層
   を介してまたぐように形成されている請求項１に記載さ
   れたアクティブマトリックス液晶表示装置。
3. 【請求項３】 接続部で接続され２つに分割された第1
   の画素電極及び第2の画素電極と、 前記第１の画素電極に接続される第１の画素駆動用薄膜
   トランジスタと、 前記第２の画素電極に接続される第２の画素駆動用薄膜
   トランジスタと、 前記第1の画素電極と前記第2の画素電極との間を接続
   し、レーザ照射を受けて前記接続が切断可能な電極接続
   部と、 前記電極接続部と電気的に並列に配置され、前記電極接
   続部により接続されていた前記第１の画素電極と前記第
   2の画素電極との間をレーザ照射により再接続可能とす
   る補助電極とを備え、 前記第１の画素駆動用薄膜トランジスタと前記第２の画
   素駆動用薄膜トランジスタとは、画素電極から別個に切
   り離せるように構成されているアクティブマトリックス
   液晶表示装置。
4. 【請求項４】 前記第1の画素駆動用薄膜トランジスタ
   と前記第2の画素駆動用薄膜トランジスタとは、基板上
   に形成したゲート電極と、該ゲート電極を覆うゲート絶
   縁層と、該ゲート絶縁層の上に積層した半導体層と、該
   半導体層の上に形成したソース及びドレイン電極とを含
   み、 前記画素電極は前記ゲート絶縁層上に形成されており、 前記補助電極は、前記第1の画素電極との間及び前記第2
   の画素電極との間を前記ゲート絶縁層を介して別個にま
   たぐように形成されている請求項３に記載されたアクテ
   ィブマトリックス液晶表示装置。