JP2003005220A - ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法 - Google Patents
２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Abstract
(57)【要約】
【目的】 本発明は画質を向上させることができる２層
構造のソース及びドレイン電極を有する液晶表示素子及
びその製造方法に関するものである。 【解決手段】 本発明による液晶表示装置は基板上に形
成されるゲート電極と、前記基板の上部に形成される第
１半導体層と、前記第１半導体層の上部に所定の間隔に
離隔されるように形成されて、同一のパターンの第１及
び第２金属層に形成されるソース及びドレイン電極とを
具備する。
構造のソース及びドレイン電極を有する液晶表示素子及
びその製造方法に関するものである。 【解決手段】 本発明による液晶表示装置は基板上に形
成されるゲート電極と、前記基板の上部に形成される第
１半導体層と、前記第１半導体層の上部に所定の間隔に
離隔されるように形成されて、同一のパターンの第１及
び第２金属層に形成されるソース及びドレイン電極とを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示素子に関す
るもので、特に画質を向上させることができる２層構造
のソース電極及びドレイン電極を有する液晶表示素子及
びその製造方法に関するものである。
るもので、特に画質を向上させることができる２層構造
のソース電極及びドレイン電極を有する液晶表示素子及
びその製造方法に関するものである。
【０００２】
【従来の技術】通常の液晶表示素子は電界を利用して液
晶の光透過率を調節することで画像を表示する。このた
めに、液晶表示素子は液晶セルなどがマトリックス形態
で配列された液晶パネルと、液晶パネルを駆動するため
の駆動回路とを具備する。液晶パネルには液晶セルなど
それぞれに電界を印加するための画素電極などと共通電
極が設けられる。通常、画素電極は下部基板上に液晶セ
ル別に形成される反面、共通電極は上部基板の全面に一
体化されて形成される。画素電極などそれぞれはスイッ
チ素子として使用される薄膜トランジスタ（Thin Film
Transistor：以下、″ＴＦＴ″という）に接続される。
画素電極は薄膜トランジスタを通して供給されるデータ
信号により共通電極と共に液晶セルを駆動する。
晶の光透過率を調節することで画像を表示する。このた
めに、液晶表示素子は液晶セルなどがマトリックス形態
で配列された液晶パネルと、液晶パネルを駆動するため
の駆動回路とを具備する。液晶パネルには液晶セルなど
それぞれに電界を印加するための画素電極などと共通電
極が設けられる。通常、画素電極は下部基板上に液晶セ
ル別に形成される反面、共通電極は上部基板の全面に一
体化されて形成される。画素電極などそれぞれはスイッ
チ素子として使用される薄膜トランジスタ（Thin Film
Transistor：以下、″ＴＦＴ″という）に接続される。
画素電極は薄膜トランジスタを通して供給されるデータ
信号により共通電極と共に液晶セルを駆動する。
【０００３】図１及び図２を参照すると、液晶表示素子
の下部基板（１）は、データライン（１３）とゲートラ
イン（１１）の交差部に位置するＴＦＴ（Ｔ）と、ＴＦ
Ｔ（Ｔ）のドレイン電極（７）に接続される画素電極
（２３）と、画素電極（２３）と以前段のゲートライン
（１１）との重畳部分に位置するストレージ・キャパシ
ティ（Ｓ）とを具備する。
の下部基板（１）は、データライン（１３）とゲートラ
イン（１１）の交差部に位置するＴＦＴ（Ｔ）と、ＴＦ
Ｔ（Ｔ）のドレイン電極（７）に接続される画素電極
（２３）と、画素電極（２３）と以前段のゲートライン
（１１）との重畳部分に位置するストレージ・キャパシ
ティ（Ｓ）とを具備する。
【０００４】ＴＦＴ（Ｔ）は、ゲートライン（１１）に
接続されたゲート電極（３）、データライン（１３）に
接続されたソース電極（５）及びドレイン接触ホール
（１９ａ）を通して画素電極（２３）に接続されたドレ
イン電極（７）とを具備する。また、ＴＦＴ（Ｔ）はゲ
ート電極（３）に供給されるゲート電圧によりソース電
極（５）及びドレイン電極（７）間にチャンネルを形成
するための半導体層（１５、１７）とを更に具備する。
このようなＴＦＴ（Ｔ）はゲートライン（１１）からの
ゲート信号に応答してデータライン（１３）からのデー
タ信号を選択的に画素電極（２３）に供給する。
接続されたゲート電極（３）、データライン（１３）に
接続されたソース電極（５）及びドレイン接触ホール
（１９ａ）を通して画素電極（２３）に接続されたドレ
イン電極（７）とを具備する。また、ＴＦＴ（Ｔ）はゲ
ート電極（３）に供給されるゲート電圧によりソース電
極（５）及びドレイン電極（７）間にチャンネルを形成
するための半導体層（１５、１７）とを更に具備する。
このようなＴＦＴ（Ｔ）はゲートライン（１１）からの
ゲート信号に応答してデータライン（１３）からのデー
タ信号を選択的に画素電極（２３）に供給する。
【０００５】画素電極（２３）は、データライン（１
３）とゲートライン（１１）により分割されたセル領域
に位置して光透過率が高い透明電導性物質からなる。こ
の画素電極（２３）は、ドレイン接触ホール（１９ａ）
を経由して供給されるデータ信号により上部基板（図示
しない）に形成される共通電極（図示しない）と電位差
を発生させるようになる。この電位差により下部基板
（１）と上部基板（図示しない）の間に位置する液晶は
誘電率異方性により回転するようになる。これにより、
光源から画素電極（２３）を経由して供給される光が上
部基板側に透過されるようにする。
３）とゲートライン（１１）により分割されたセル領域
に位置して光透過率が高い透明電導性物質からなる。こ
の画素電極（２３）は、ドレイン接触ホール（１９ａ）
を経由して供給されるデータ信号により上部基板（図示
しない）に形成される共通電極（図示しない）と電位差
を発生させるようになる。この電位差により下部基板
（１）と上部基板（図示しない）の間に位置する液晶は
誘電率異方性により回転するようになる。これにより、
光源から画素電極（２３）を経由して供給される光が上
部基板側に透過されるようにする。
【０００６】ストレージ・キャパシティ（Ｓ）は以前段
ゲートライン（１１）にゲートハイ電圧が印加される期
間に電圧を充電して、画素電極（２３）にデータ信号が
供給される期間に充電された電圧を放電して画素電極
（２３）の電圧変動を防止する役割をする。このような
ストレージ・キャパシティ（Ｓ）はゲートライン（１
１）と、ゲート絶縁膜（９）を間に置いてそのゲートラ
イン（１１）と重畳的に形成された保護膜（２１）に形
成されたストレージ接触ホール（１９ｂ）を通して、画
素電極（２３）と電気的に接続されるストレージ電極
（２５）により形成されている。
ゲートライン（１１）にゲートハイ電圧が印加される期
間に電圧を充電して、画素電極（２３）にデータ信号が
供給される期間に充電された電圧を放電して画素電極
（２３）の電圧変動を防止する役割をする。このような
ストレージ・キャパシティ（Ｓ）はゲートライン（１
１）と、ゲート絶縁膜（９）を間に置いてそのゲートラ
イン（１１）と重畳的に形成された保護膜（２１）に形
成されたストレージ接触ホール（１９ｂ）を通して、画
素電極（２３）と電気的に接続されるストレージ電極
（２５）により形成されている。
【０００７】このような構成を有する液晶表示素子の下
部基板（１）の製造方法を見ると次のようである。
部基板（１）の製造方法を見ると次のようである。
【０００８】先に、下部基板（１）上にゲート金属層を
蒸着した後、パターンニングすることで図３Ａに図示さ
れたようにゲートライン（１１）とゲート電極（３）が
形成される。ゲートライン（１１）及びゲート電極
（３）を囲むように下部基板（１）上に絶縁膜（９）が
形成される。ゲート絶縁膜（９）上に第１及び第２半導
体物質を順次的に蒸着した後にパターンニングすること
で活性層（１５）とオーミック接触層（１７）が形成さ
れる。続いて、ゲート絶縁膜（９）上にデータ金属層を
蒸着した後にパターンニングすることで図３Ｃに図示さ
れたようにストレージ電極（２５）、ソース電極（５）
及びドレイン電極（７）が形成される。その次に、ゲー
ト絶縁膜（９）上に保護膜（２１）を形成した後にパタ
ーンニングすることで図３Ｄに図示されたようにドレイ
ン電極（７）及びストレージ電極（２５）が露出される
ようにドレイン接触ホール（１９ａ）及びストレージ接
触ホール（１９ｂ）が形成される。以後、保護膜（２
１）上に透明電導性物質を蒸着した後にパターンニング
することで図３Ｅに図示したようにドレイン電極（７）
及びストレージ電極（２５）と電気的に接続される画素
電極（２３）が形成される。
蒸着した後、パターンニングすることで図３Ａに図示さ
れたようにゲートライン（１１）とゲート電極（３）が
形成される。ゲートライン（１１）及びゲート電極
（３）を囲むように下部基板（１）上に絶縁膜（９）が
形成される。ゲート絶縁膜（９）上に第１及び第２半導
体物質を順次的に蒸着した後にパターンニングすること
で活性層（１５）とオーミック接触層（１７）が形成さ
れる。続いて、ゲート絶縁膜（９）上にデータ金属層を
蒸着した後にパターンニングすることで図３Ｃに図示さ
れたようにストレージ電極（２５）、ソース電極（５）
及びドレイン電極（７）が形成される。その次に、ゲー
ト絶縁膜（９）上に保護膜（２１）を形成した後にパタ
ーンニングすることで図３Ｄに図示されたようにドレイ
ン電極（７）及びストレージ電極（２５）が露出される
ようにドレイン接触ホール（１９ａ）及びストレージ接
触ホール（１９ｂ）が形成される。以後、保護膜（２
１）上に透明電導性物質を蒸着した後にパターンニング
することで図３Ｅに図示したようにドレイン電極（７）
及びストレージ電極（２５）と電気的に接続される画素
電極（２３）が形成される。
【０００９】このような液晶表示素子の下部基板（１）
上に形成されるソース電極（５）及びドレイン電極
（７）はデータ金属層であるクロム（Ｃｒ）またはモリ
ブデン（Ｍｏ）などを利用して断層に形成される。この
ようなデータ金属層は液晶表示素子が高精細化されてい
くほど図４Ａに図示されたように２層構造である第１及
び第２金属層（６ａ、６ｂ）に形成される。この中、第
１金属層（６ａ）はモリブデン（Ｍｏ）またはチタニウ
ム（Ｔｉ）で形成されて、第２金属層（６ｂ）はアルミ
ニウム（Ａｌ）またはアルミニウム合金で形成される。
この２層構造のデータ金属層を湿式蝕刻でパターンニン
グの際、データ金属層がフォトレジストパターン（２
７）より所定領域（Ｄ１）程度過蝕刻される場合があ
る。このフォトレジストパターン（２７）を利用してゲ
ート電極（３）と対応する部分のオーミック接触層（１
７）を乾式蝕刻にパターンニングすると、図４Ｂに図示
されたように活性層（１５）が露出される。これによ
り、過蝕刻されるデータ金属層によりゲート金属層とデ
ータ金属層の間の寄生容量（Ｃｇｄ）にＤ２程度の偏差
が発生するようになり均一な画質が得られにくい問題点
がある。
上に形成されるソース電極（５）及びドレイン電極
（７）はデータ金属層であるクロム（Ｃｒ）またはモリ
ブデン（Ｍｏ）などを利用して断層に形成される。この
ようなデータ金属層は液晶表示素子が高精細化されてい
くほど図４Ａに図示されたように２層構造である第１及
び第２金属層（６ａ、６ｂ）に形成される。この中、第
１金属層（６ａ）はモリブデン（Ｍｏ）またはチタニウ
ム（Ｔｉ）で形成されて、第２金属層（６ｂ）はアルミ
ニウム（Ａｌ）またはアルミニウム合金で形成される。
この２層構造のデータ金属層を湿式蝕刻でパターンニン
グの際、データ金属層がフォトレジストパターン（２
７）より所定領域（Ｄ１）程度過蝕刻される場合があ
る。このフォトレジストパターン（２７）を利用してゲ
ート電極（３）と対応する部分のオーミック接触層（１
７）を乾式蝕刻にパターンニングすると、図４Ｂに図示
されたように活性層（１５）が露出される。これによ
り、過蝕刻されるデータ金属層によりゲート金属層とデ
ータ金属層の間の寄生容量（Ｃｇｄ）にＤ２程度の偏差
が発生するようになり均一な画質が得られにくい問題点
がある。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、画質を向上させることができる２層構造のソース電
極及びドレイン電極を有する液晶表示素子及びその製造
方法を提供することにある。
は、画質を向上させることができる２層構造のソース電
極及びドレイン電極を有する液晶表示素子及びその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明による２層構造のソース電極及びドレイン電
極を有する液晶表示装置は、基板上に形成されるゲート
電極と、前記基板の上部に形成される第１半導体層と、
前記第１半導体層の上部に所定の間隔に離隔されるよう
に形成されて、同一のパターンの第１及び第２金属層に
形成されるソース及びドレイン電極とを具備する。
に、本発明による２層構造のソース電極及びドレイン電
極を有する液晶表示装置は、基板上に形成されるゲート
電極と、前記基板の上部に形成される第１半導体層と、
前記第１半導体層の上部に所定の間隔に離隔されるよう
に形成されて、同一のパターンの第１及び第２金属層に
形成されるソース及びドレイン電極とを具備する。
【００１２】前記基板と第１半導体層の間の前記ゲート
電極を覆うように形成されるゲート絶縁膜と、前記第１
半導体層と第１金属層の間に形成されて、前記第１及び
第２金属層と同一のパターンに所定間隔に離隔されるよ
うに形成される第２半導体層と、前記ソース及びドレイ
ン電極を覆うように形成される保護層と、前記保護層の
上に形成される画素電極を更に具備することを特徴とす
る。
電極を覆うように形成されるゲート絶縁膜と、前記第１
半導体層と第１金属層の間に形成されて、前記第１及び
第２金属層と同一のパターンに所定間隔に離隔されるよ
うに形成される第２半導体層と、前記ソース及びドレイ
ン電極を覆うように形成される保護層と、前記保護層の
上に形成される画素電極を更に具備することを特徴とす
る。
【００１３】前記第１金属層はモリブデン（Ｍｏ）また
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
【００１４】前記データ金属層はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金で形
成されることを特徴とする。
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金で形
成されることを特徴とする。
【００１５】前記目的を達成するために、本発明による
２層構造のソース電極及びドレイン電極を有する液晶表
示素子は基板上に形成されるゲート電極と、前記ゲート
電極の上部に形成される第１半導体層と、前記第１半導
体層の上に所定間隔に離隔されるように形成されて、第
１及び第２金属層に形成されるソース及びドレイン電極
と、前記第１金属層の下部に前記第１金属層と同一のパ
ターンに形成される第２半導体層とを具備する。
２層構造のソース電極及びドレイン電極を有する液晶表
示素子は基板上に形成されるゲート電極と、前記ゲート
電極の上部に形成される第１半導体層と、前記第１半導
体層の上に所定間隔に離隔されるように形成されて、第
１及び第２金属層に形成されるソース及びドレイン電極
と、前記第１金属層の下部に前記第１金属層と同一のパ
ターンに形成される第２半導体層とを具備する。
【００１６】前記ゲート電極を覆うように形成されるゲ
ート絶縁膜と、前記ソース及びドレイン電極を覆うよう
に形成される保護層と、前記保護層の上に形成される画
素電極を更に具備することを特徴とする。
ート絶縁膜と、前記ソース及びドレイン電極を覆うよう
に形成される保護層と、前記保護層の上に形成される画
素電極を更に具備することを特徴とする。
【００１７】前記第１金属層はモリブデン（Ｍｏ）また
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
【００１８】前記第２金属層はアルミニウム（Ａｌ）、
アルミニウム合金、銅（Ｃｕ）または銅合金で形成され
ることを特徴とする。
アルミニウム合金、銅（Ｃｕ）または銅合金で形成され
ることを特徴とする。
【００１９】前記目的を達成するために、本発明による
２層構造のソース電極及びドレイン電極を有する液晶表
示素子の製造方法は、基板上にゲート電極を形成する段
階と、前記基板の上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上に第１半導体層を形成する段階
と、前記第１半導体層の上に第１金属層と、前記第１金
属層の上に第２金属層を形成する段階と、前記第１金属
層と第２金属層をパターンニングして所定の間隔に離隔
されるソース及びドレイン電極を形成する段階と、前記
第１金属層と前記第１半導体層を同一のパターンにパタ
ーンニングする段階を含む。
２層構造のソース電極及びドレイン電極を有する液晶表
示素子の製造方法は、基板上にゲート電極を形成する段
階と、前記基板の上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上に第１半導体層を形成する段階
と、前記第１半導体層の上に第１金属層と、前記第１金
属層の上に第２金属層を形成する段階と、前記第１金属
層と第２金属層をパターンニングして所定の間隔に離隔
されるソース及びドレイン電極を形成する段階と、前記
第１金属層と前記第１半導体層を同一のパターンにパタ
ーンニングする段階を含む。
【００２０】前記ゲート絶縁膜と第１半導体層の間に第
２半導体層を形成して、前記ゲート電極と対応する領域
の第２半導体層の一部が露出されるように前記第１半導
体層をパターンニングする段階と、前記ソース及びドレ
イン電極の上に保護層を形成する段階と、前記保護層の
上に画素電極を形成する段階を含むことを特徴とする。
２半導体層を形成して、前記ゲート電極と対応する領域
の第２半導体層の一部が露出されるように前記第１半導
体層をパターンニングする段階と、前記ソース及びドレ
イン電極の上に保護層を形成する段階と、前記保護層の
上に画素電極を形成する段階を含むことを特徴とする。
【００２１】前記第１半導体層と第１金属層は乾式蝕刻
にパターンニングして形成されることを特徴とする。
にパターンニングして形成されることを特徴とする。
【００２２】前記ソース及びドレイン電極は第２金属層
を湿式蝕刻でパターンニングして形成されて、前記第１
半導体層と前記第１金属層は湿式蝕刻の際に利用された
マスクを利用して乾式蝕刻でパターンニングして形成さ
れることを特徴とする。
を湿式蝕刻でパターンニングして形成されて、前記第１
半導体層と前記第１金属層は湿式蝕刻の際に利用された
マスクを利用して乾式蝕刻でパターンニングして形成さ
れることを特徴とする。
【００２３】前記第１半導体層と前記第１金属層は前記
第２金属層をマスクで利用してパターンニングすること
を特徴とする。
第２金属層をマスクで利用してパターンニングすること
を特徴とする。
【００２４】前記第１金属層はモリブデン（Ｍｏ）また
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
【００２５】前記第２金属層はアルミニウム（Ａｌ）、
アルミニウム合金、銅（Ｃｕ）または銅合金で形成され
ることを特徴とする。
アルミニウム合金、銅（Ｃｕ）または銅合金で形成され
ることを特徴とする。
【００２６】前記目的を達成するために、本発明による
２層構造のソース電極及びドレイン電極を有する液晶表
示素子の製造方法は基板上にゲート電極を形成する段階
と、前記基板の上にゲート絶縁膜を形成する段階と、前
記ゲート絶縁膜の上に第１半導体層を形成する段階と、
前記第１半導体層の上に第１金属層と、第１金属層の上
に第２金属層を形成する段階と、所定間隔を間に置いて
同一のパターンに形成されるように第１及び第２金属層
をパターンニングしてソース及びドレイン電極を形成す
る段階を含む。
２層構造のソース電極及びドレイン電極を有する液晶表
示素子の製造方法は基板上にゲート電極を形成する段階
と、前記基板の上にゲート絶縁膜を形成する段階と、前
記ゲート絶縁膜の上に第１半導体層を形成する段階と、
前記第１半導体層の上に第１金属層と、第１金属層の上
に第２金属層を形成する段階と、所定間隔を間に置いて
同一のパターンに形成されるように第１及び第２金属層
をパターンニングしてソース及びドレイン電極を形成す
る段階を含む。
【００２７】前記ソース及びドレイン電極を形成する段
階は前記第２金属層を湿式蝕刻した後、前記第１金属層
を乾式蝕刻することを特徴とする。
階は前記第２金属層を湿式蝕刻した後、前記第１金属層
を乾式蝕刻することを特徴とする。
【００２８】前記ゲート絶縁膜と第１半導体層の間に第
２半導体層を形成する段階と、前記ゲート絶縁膜の上に
保護層を形成する段階と、前記保護層の上に画素電極を
形成する段階を含むことを特徴とする。
２半導体層を形成する段階と、前記ゲート絶縁膜の上に
保護層を形成する段階と、前記保護層の上に画素電極を
形成する段階を含むことを特徴とする。
【００２９】前記第１金属層はモリブデン（Ｍｏ）また
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
はチタニウム（Ｔｉ）などで形成されることを特徴とす
る。
【００３０】前記第２金属層はアルミニウム（Ａｌ）、
アルミニウム合金、銅（Ｃｕ）または銅合金で形成され
ることを特徴とする。
アルミニウム合金、銅（Ｃｕ）または銅合金で形成され
ることを特徴とする。
【００３１】
【作用】本発明による液晶表示素子及びその製造方法は
基板上に形成されるゲート電極と、基板上部に形成され
る第１半導体層と、第１半導体層の上部に所定間隔に離
隔されるように形成されて、同一のパターンの第１及び
第２金属層に形成されるソース及びドレイン電極とを具
備する。これにより、ＴＦＴの寄生容量の分布が均一に
なり、フリッカ及びクロストークが減少されて均一な画
質が得られる。
基板上に形成されるゲート電極と、基板上部に形成され
る第１半導体層と、第１半導体層の上部に所定間隔に離
隔されるように形成されて、同一のパターンの第１及び
第２金属層に形成されるソース及びドレイン電極とを具
備する。これにより、ＴＦＴの寄生容量の分布が均一に
なり、フリッカ及びクロストークが減少されて均一な画
質が得られる。
【００３２】
【発明の実施態様】以下、本発明の実施例を添付した図
５乃至図８を参照して詳細に説明する。
５乃至図８を参照して詳細に説明する。
【００３３】図５は本発明の第１実施例による液晶表示
素子の下部基板（５１）を図示した断面図として、特に
薄膜トランジスタ（ＴＰ）とストレージ・キャパシティ
（ＳＰ）を図示したものである。
素子の下部基板（５１）を図示した断面図として、特に
薄膜トランジスタ（ＴＰ）とストレージ・キャパシティ
（ＳＰ）を図示したものである。
【００３４】薄膜トランジスタ（ＴＰ）はゲート電極
（３３）とゲート電極（３３）とゲート絶縁膜（３９）
を間に置いて積層された活性層（４５）及びオーミック
接触層（４７）と、オーミック接触層（４７）と同一の
パターンに形成されるバッファ金属層（３６ａ）と、バ
ッファ金属層（３６ａ）上に分離されて形成されるデー
タ金属層（３６ｂ）となったソース電極（３５）及びド
レイン電極（３７）で構成される。
（３３）とゲート電極（３３）とゲート絶縁膜（３９）
を間に置いて積層された活性層（４５）及びオーミック
接触層（４７）と、オーミック接触層（４７）と同一の
パターンに形成されるバッファ金属層（３６ａ）と、バ
ッファ金属層（３６ａ）上に分離されて形成されるデー
タ金属層（３６ｂ）となったソース電極（３５）及びド
レイン電極（３７）で構成される。
【００３５】ソース及びドレイン電極（３５、３７）の
それぞれはバッファ金属層（３６ａ１、３６ａ２）の上
に分離されて形成されるデータ金属層（３６ｂ１、３６
ｂ２）を含む。
それぞれはバッファ金属層（３６ａ１、３６ａ２）の上
に分離されて形成されるデータ金属層（３６ｂ１、３６
ｂ２）を含む。
【００３６】バッファ金属層（３６ａ１、３６ａ２）は
オーミック接触層（４７）と同一のパターンに形成され
る。データ金属層（３６ｂ１、３６ｂ２）はゲート絶縁
膜（３９）と各バッファ金属層（３６ａ１、３６ａ２）
の上に形成される。バッファ金属層（３６ａ１、３６ａ
２）はモリブデン（Ｍｏ）またはチタニウム（Ｔｉ）な
どで形成されて、データ金属層（３６ｂ１、３６ｂ２）
はアルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃ
ｕ）または銅合金で形成される。
オーミック接触層（４７）と同一のパターンに形成され
る。データ金属層（３６ｂ１、３６ｂ２）はゲート絶縁
膜（３９）と各バッファ金属層（３６ａ１、３６ａ２）
の上に形成される。バッファ金属層（３６ａ１、３６ａ
２）はモリブデン（Ｍｏ）またはチタニウム（Ｔｉ）な
どで形成されて、データ金属層（３６ｂ１、３６ｂ２）
はアルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃ
ｕ）または銅合金で形成される。
【００３７】このような薄膜トランジスタ（ＴＰ）を保
護するための保護層（５１）が形成される。この保護層
（５１）上には保護層（５１）を貫通するドレイン接触
ホール（４９ａ）を通してドレイン電極（３７）と接触
する画素電極（５３）が形成される。
護するための保護層（５１）が形成される。この保護層
（５１）上には保護層（５１）を貫通するドレイン接触
ホール（４９ａ）を通してドレイン電極（３７）と接触
する画素電極（５３）が形成される。
【００３８】画素電極（５３）はドレイン接触ホール
（４９ａ）を経由して供給されるデータ信号により上部
基板（図示しない）に形成される共通電極（図示しな
い）と電位差を発生させるようになる。この電位差によ
り下部基板（３１）と上部基板（図示しない）の間に位
置する液晶は誘電率異方性により回転するようになる。
これにより、光源から画素電極（５３）を経由して供給
される光が上部基板側に透過されるようにする。
（４９ａ）を経由して供給されるデータ信号により上部
基板（図示しない）に形成される共通電極（図示しな
い）と電位差を発生させるようになる。この電位差によ
り下部基板（３１）と上部基板（図示しない）の間に位
置する液晶は誘電率異方性により回転するようになる。
これにより、光源から画素電極（５３）を経由して供給
される光が上部基板側に透過されるようにする。
【００３９】ストレージ・キャパシティ部（ＳＰ）は以
前段ゲートライン（４１）にゲートハイ電圧が印加され
る期間に電圧を充電して、画素電極（５３）にデータ信
号が供給される期間に充電された電圧を放電して画素電
極（５３）の電圧変動を防止する役割をするようにな
る。
前段ゲートライン（４１）にゲートハイ電圧が印加され
る期間に電圧を充電して、画素電極（５３）にデータ信
号が供給される期間に充電された電圧を放電して画素電
極（５３）の電圧変動を防止する役割をするようにな
る。
【００４０】ストレージ・キャパシティ部（ＳＰ）はゲ
ートライン（４１）と、ゲート絶縁膜（３９）を間に置
いてそのゲートライン（４１）と重畳されるストレージ
電極（５５）により形成される。ストレージ電極（５
５）はデータ金属層（３６ｂ）に形成される。このスト
レージ電極（５５）は保護膜（５１）を貫通するストレ
ージ接触ホール（４９ｂ）を通して画素電極（５３）と
電気的に接続される。
ートライン（４１）と、ゲート絶縁膜（３９）を間に置
いてそのゲートライン（４１）と重畳されるストレージ
電極（５５）により形成される。ストレージ電極（５
５）はデータ金属層（３６ｂ）に形成される。このスト
レージ電極（５５）は保護膜（５１）を貫通するストレ
ージ接触ホール（４９ｂ）を通して画素電極（５３）と
電気的に接続される。
【００４１】図６Ａ乃至図６Ｅは図５に図示された液晶
表示素子の下部基板（３１）の製造方法を段階的に図示
したものである。
表示素子の下部基板（３１）の製造方法を段階的に図示
したものである。
【００４２】図６Ａを参照すると、下部基板（３１）上
にゲートライン（４１）及びゲート電極（３３）が形成
される。
にゲートライン（４１）及びゲート電極（３３）が形成
される。
【００４３】ゲートライン（４１）及びゲート電極（３
３）はスパッタリング（sputtering）などの蒸着方法に
アルミニウム（Ａｌ）または銅（Ｃｕ）などを蒸着した
後にパターンニングすることで形成される。
３）はスパッタリング（sputtering）などの蒸着方法に
アルミニウム（Ａｌ）または銅（Ｃｕ）などを蒸着した
後にパターンニングすることで形成される。
【００４４】図６Ｂを参照すると、ゲート絶縁膜（３
９）上に活性層（４５）、オーミック接触層（４７）及
びバッファ金属層（３６ａ）が形成される。
９）上に活性層（４５）、オーミック接触層（４７）及
びバッファ金属層（３６ａ）が形成される。
【００４５】ゲート絶縁膜（３９）はゲートライン（４
１）及びゲート電極（３３）を囲むように下部基板（３
１）上に絶縁物質をＰＥＣＶＤ（Plasma Enhanced Ch
emical Vapor Deposition）方式に全面蒸着して形成
される。活性層（４５）、オーミック接触層（４７）及
びバッファ金属層（３６ａ）はゲート絶縁膜（３９）上
に第１及び第２半導体層とバッファ金属を蒸着した後に
同時に同一のパターンにパターンニングして形成され
る。
１）及びゲート電極（３３）を囲むように下部基板（３
１）上に絶縁物質をＰＥＣＶＤ（Plasma Enhanced Ch
emical Vapor Deposition）方式に全面蒸着して形成
される。活性層（４５）、オーミック接触層（４７）及
びバッファ金属層（３６ａ）はゲート絶縁膜（３９）上
に第１及び第２半導体層とバッファ金属を蒸着した後に
同時に同一のパターンにパターンニングして形成され
る。
【００４６】ゲート絶縁膜（３９）は窒化シリコン（Ｓ
ｉＮｘ）または酸化シリコン（ＳｉＯｘ）などの絶縁物
質に形成される。活性層（４５）は第１半導体層である
不純物がドーピングされない非晶質シリコンに形成され
る。オーミック接触層（４７）は第２半導体層であるＮ
型またはＰ型の不純物がドーピングされた非晶質シリコ
ンに形成される。バッファ金属層（３６ａ）はバッファ
金属であるモリブデン（Ｍｏ）またはチタニウム（Ｔ
ｉ）などで形成される。
ｉＮｘ）または酸化シリコン（ＳｉＯｘ）などの絶縁物
質に形成される。活性層（４５）は第１半導体層である
不純物がドーピングされない非晶質シリコンに形成され
る。オーミック接触層（４７）は第２半導体層であるＮ
型またはＰ型の不純物がドーピングされた非晶質シリコ
ンに形成される。バッファ金属層（３６ａ）はバッファ
金属であるモリブデン（Ｍｏ）またはチタニウム（Ｔ
ｉ）などで形成される。
【００４７】図６Ｃを参照すると、ゲート絶縁膜（３
９）上にストレージ電極（５５）、データ金属層（３６
ｂ１、３６ｂ２）のソース電極（３５）及びドレイン電
極（３７）が形成される。
９）上にストレージ電極（５５）、データ金属層（３６
ｂ１、３６ｂ２）のソース電極（３５）及びドレイン電
極（３７）が形成される。
【００４８】ストレージ電極（５５）、ソース電極（３
５）及びドレイン電極（３７）を形成するデータ金属層
（３６ｂ１、３６ｂ２）はＣＶＤ方法またはスパッタリ
ング（sputtering）方法で蒸着される。以後、湿式蝕刻
を利用してソース及びドレイン電極（３５、３７）のデ
ータ金属層（３６ｂ１、３６ｂ２）をパターンニングし
て分離領域を形成する。パターンニングの際に分離領域
がゲート電極（３３）と対応される領域に形成されるよ
うにする。分離領域の間のゲート電極（３３）と対応す
るバッファ金属層（３６ａ１、３６ａ２）とオーミック
接触層（４７）を活性層（４５）が露出されるように乾
式蝕刻を利用してパターンニングする。乾式蝕刻はデー
タ金属層（３６ｂ、３６ｂ２）の湿式蝕刻の際に使用さ
れたマスクまたはデータ金属層をマスクに利用して実行
する。活性層（４５）でソース及びドレイン電極（３
５、３７）の間のゲート電極（３３）と対応する部分は
チャンネルになる。
５）及びドレイン電極（３７）を形成するデータ金属層
（３６ｂ１、３６ｂ２）はＣＶＤ方法またはスパッタリ
ング（sputtering）方法で蒸着される。以後、湿式蝕刻
を利用してソース及びドレイン電極（３５、３７）のデ
ータ金属層（３６ｂ１、３６ｂ２）をパターンニングし
て分離領域を形成する。パターンニングの際に分離領域
がゲート電極（３３）と対応される領域に形成されるよ
うにする。分離領域の間のゲート電極（３３）と対応す
るバッファ金属層（３６ａ１、３６ａ２）とオーミック
接触層（４７）を活性層（４５）が露出されるように乾
式蝕刻を利用してパターンニングする。乾式蝕刻はデー
タ金属層（３６ｂ、３６ｂ２）の湿式蝕刻の際に使用さ
れたマスクまたはデータ金属層をマスクに利用して実行
する。活性層（４５）でソース及びドレイン電極（３
５、３７）の間のゲート電極（３３）と対応する部分は
チャンネルになる。
【００４９】ストレージ電極（５５）、ソース電極（３
５）及びドレイン電極（３７）はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金など
で形成される。
５）及びドレイン電極（３７）はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金など
で形成される。
【００５０】図６Ｄを参照すると、ゲート絶縁膜（３
９）上に保護層（５１）が形成される。
９）上に保護層（５１）が形成される。
【００５１】保護層（５１）はストレージ電極（５
５）、ソース電極（３５）及びドレイン電極（３７）を
囲むようにゲート絶縁膜（３９）上に蒸着した後にパタ
ーンニングすることで形成される。保護層（５１）を貫
通してドレイン電極（３７）とストレージ電極（５５）
の表面が一部露出されるようにドレイン接触ホール（４
９ａ）とストレージ接触ホール（４９ｂ）が形成され
る。
５）、ソース電極（３５）及びドレイン電極（３７）を
囲むようにゲート絶縁膜（３９）上に蒸着した後にパタ
ーンニングすることで形成される。保護層（５１）を貫
通してドレイン電極（３７）とストレージ電極（５５）
の表面が一部露出されるようにドレイン接触ホール（４
９ａ）とストレージ接触ホール（４９ｂ）が形成され
る。
【００５２】保護層（５１）は窒化シリコン（ＳｉＮ
ｘ）または酸化シリコン（ＳｉＯｘ）などの無機絶縁物
質またはアクリル系（acryl）有機化合物、ＢＣＢ（ben
zocyclobutene）、フルオロ樹脂（fluoro resin）また
はＰＦＣＢ（perfiuorocyclobutane）などの有機絶縁物
で形成される。
ｘ）または酸化シリコン（ＳｉＯｘ）などの無機絶縁物
質またはアクリル系（acryl）有機化合物、ＢＣＢ（ben
zocyclobutene）、フルオロ樹脂（fluoro resin）また
はＰＦＣＢ（perfiuorocyclobutane）などの有機絶縁物
で形成される。
【００５３】図６Ｅを参照すると、保護層（５１）上に
画素電極（５３）が形成される。
画素電極（５３）が形成される。
【００５４】画素電極（５３）は保護層（５１）上に透
明電導性物質を蒸着した後にパターンニングすることで
形成される。
明電導性物質を蒸着した後にパターンニングすることで
形成される。
【００５５】画素電極（５３）はドレイン接触ホール
（４９ａ）を通してドレイン電極（３７）と電気的に接
触されて、ストレージ接触ホール（４９ｂ）を通してス
トレージ電極（５５）と電気的に接続される。
（４９ａ）を通してドレイン電極（３７）と電気的に接
触されて、ストレージ接触ホール（４９ｂ）を通してス
トレージ電極（５５）と電気的に接続される。
【００５６】画素電極（５３）は透明電導性物質である
インジウム−スズ−オキサイド（Indium−Tin−Oxide：
以下″ＩＴＯ″という）、インジウム−亜鉛−オキサイ
ド（Indium−Zinc−Oxide：以下″ＩＺＯ″という）、
またはインジウム−スズ−亜鉛−オキサイド（Indium−
Tin−Zinc−Oxide：以下″ＩＴＺＯ″という）の中のい
ずれか一つに形成される。
インジウム−スズ−オキサイド（Indium−Tin−Oxide：
以下″ＩＴＯ″という）、インジウム−亜鉛−オキサイ
ド（Indium−Zinc−Oxide：以下″ＩＺＯ″という）、
またはインジウム−スズ−亜鉛−オキサイド（Indium−
Tin−Zinc−Oxide：以下″ＩＴＺＯ″という）の中のい
ずれか一つに形成される。
【００５７】上述したように、ソース及びドレイン電極
（３５、３７）はデータ金属層（３６ｂ１、３６ｂ２）
を湿式蝕刻を利用してパターンニングすることにより形
成される。その後、ゲート電極（３３）と対応される領
域のオーミック接触層（４７）とバッファ金属層（３６
ａ１、３６ａ２）は乾式蝕刻を利用することで形成され
る。結局、従来の湿式蝕刻だけでパターンニングするこ
とで発生される過蝕刻を防ぐことができる。これはＴＦ
Ｔのゲート端子とドレイン端子の寄生容量（Cgd）の位
相偏差を防ぐことができる。
（３５、３７）はデータ金属層（３６ｂ１、３６ｂ２）
を湿式蝕刻を利用してパターンニングすることにより形
成される。その後、ゲート電極（３３）と対応される領
域のオーミック接触層（４７）とバッファ金属層（３６
ａ１、３６ａ２）は乾式蝕刻を利用することで形成され
る。結局、従来の湿式蝕刻だけでパターンニングするこ
とで発生される過蝕刻を防ぐことができる。これはＴＦ
Ｔのゲート端子とドレイン端子の寄生容量（Cgd）の位
相偏差を防ぐことができる。
【００５８】図７は本発明の第２実施例による液晶表示
素子の下部基板を図示した断面図として、特に薄膜トラ
ンジスタ（ＴＰ）とストレージ・キャパシティ部（Ｓ
Ｐ）を図示したものである。
素子の下部基板を図示した断面図として、特に薄膜トラ
ンジスタ（ＴＰ）とストレージ・キャパシティ部（Ｓ
Ｐ）を図示したものである。
【００５９】図７に図示された液晶表示素子は図５に図
示された液晶表示素子と比較してストリッジ（５５）が
２層構造で形成されて、ソース及びドレイン電極（３
５、３７）が２層の相互に異なる金属層を同一パターン
に形成されることを除いては同一の構成要素を有する。
この構造は、データ金属層を湿式蝕刻でパターンニング
した後、データ金属層（３６ｂ）をマスクとしてバッフ
ァ金属層（３６ａ）とオーミック接触層（４７）を乾式
蝕刻でパターンニングすることを除いては同一の要素を
有する。
示された液晶表示素子と比較してストリッジ（５５）が
２層構造で形成されて、ソース及びドレイン電極（３
５、３７）が２層の相互に異なる金属層を同一パターン
に形成されることを除いては同一の構成要素を有する。
この構造は、データ金属層を湿式蝕刻でパターンニング
した後、データ金属層（３６ｂ）をマスクとしてバッフ
ァ金属層（３６ａ）とオーミック接触層（４７）を乾式
蝕刻でパターンニングすることを除いては同一の要素を
有する。
【００６０】即ち、ソース及びドレイン電極（３５、３
７）をなすデータ金属層（３６ｂ１、３６ｂ２）とバッ
ファ金属層（３６ａ１、３６ａ２）は同一のパターンで
形成される。また、チャンネル領域でデータ金属層（３
６ｂ１、３６ｂ２）とバッファ金属層（３６ａ１、３６
ａ２）の一番縁側の領域（ａ、ｂ）は同一の長さを有す
るようになる。それだけではなく、データ金属層（３６
ｂ１、３６ｂ２）とバッファ金属層（３６ａ１、３６ａ
２）は活性層（４５）より幅が相対的に伸張されて形成
される。
７）をなすデータ金属層（３６ｂ１、３６ｂ２）とバッ
ファ金属層（３６ａ１、３６ａ２）は同一のパターンで
形成される。また、チャンネル領域でデータ金属層（３
６ｂ１、３６ｂ２）とバッファ金属層（３６ａ１、３６
ａ２）の一番縁側の領域（ａ、ｂ）は同一の長さを有す
るようになる。それだけではなく、データ金属層（３６
ｂ１、３６ｂ２）とバッファ金属層（３６ａ１、３６ａ
２）は活性層（４５）より幅が相対的に伸張されて形成
される。
【００６１】図８Ａ乃至図８Ｆは図７に図示された液晶
表示素子の下部基板（３１）の製造方法を段階的に図示
したものである。
表示素子の下部基板（３１）の製造方法を段階的に図示
したものである。
【００６２】図８Ａを参照すると、下部基板（３１）上
にゲートライン（４１）及びゲート電極（３３）が形成
される。
にゲートライン（４１）及びゲート電極（３３）が形成
される。
【００６３】ゲートライン（４１）及びゲート電極（３
３）はスパッタリング（sputtering）などの蒸着方法に
アルミニウム（Ａｌ）または銅（Ｃｕ）などを蒸着した
後にパターンニングすることで形成される。
３）はスパッタリング（sputtering）などの蒸着方法に
アルミニウム（Ａｌ）または銅（Ｃｕ）などを蒸着した
後にパターンニングすることで形成される。
【００６４】図８Ｂを参照すると、ゲート絶縁膜（３
９）上に活性層（４５）、オーミック接触層（４７）が
形成される。
９）上に活性層（４５）、オーミック接触層（４７）が
形成される。
【００６５】ゲート絶縁膜（３９）はゲートライン（４
１）及びゲート電極（３３）を囲むように下部基板（３
１）上に絶縁物質をＰＥＣＶＤ（Plasma Enhanced Ch
emical Vapor Deposition）方式で全面蒸着して形成
される。活性層（４５）、オーミック接触層（４７）は
ゲート絶縁膜（３９）上に第１及び第２半導体層とバッ
ファ金属を蒸着した後にパターンにパターンニングして
形成される。
１）及びゲート電極（３３）を囲むように下部基板（３
１）上に絶縁物質をＰＥＣＶＤ（Plasma Enhanced Ch
emical Vapor Deposition）方式で全面蒸着して形成
される。活性層（４５）、オーミック接触層（４７）は
ゲート絶縁膜（３９）上に第１及び第２半導体層とバッ
ファ金属を蒸着した後にパターンにパターンニングして
形成される。
【００６６】ゲート絶縁膜（３９）は窒化シリコン（Ｓ
ｉＮｘ）または酸化シリコン（ＳｉＯｘ）などの絶縁物
質で形成される。活性層（４５）は第１半導体層である
不純物がドーピングされない非晶質シリコンに形成され
る。オーミック接触層（４７）は第２半導体層であるＮ
型またはＰ型の不純物がドーピングされた非晶質シリコ
ンに形成される。バッファ金属層（３６ａ）はバッファ
金属であるモリブデン（Ｍｏ）またはチタニウム（Ｔ
ｉ）などで形成される。
ｉＮｘ）または酸化シリコン（ＳｉＯｘ）などの絶縁物
質で形成される。活性層（４５）は第１半導体層である
不純物がドーピングされない非晶質シリコンに形成され
る。オーミック接触層（４７）は第２半導体層であるＮ
型またはＰ型の不純物がドーピングされた非晶質シリコ
ンに形成される。バッファ金属層（３６ａ）はバッファ
金属であるモリブデン（Ｍｏ）またはチタニウム（Ｔ
ｉ）などで形成される。
【００６７】図８Ｃを参照すると、ゲート絶縁膜（３
９）の上にバッファ金属物質（３６ａ）及びデータ金属
物質を順次的に全面蒸着する。ここで、バッファ金属層
（３６ａ）はモリブデン（Ｍｏ）またはチタニウム（Ｔ
ｉ）などで形成される。データ金属物質はアルミニウム
（Ａｌ）、アルミニウム合金、銅（Ｃｕ）または層合金
で形成される。以後、データ金属物質を湿式蝕刻を利用
してパターンニングすることでデータ金属層（３６ｂ
１、３６ｂ２、３６ｂ３）が形成される。
９）の上にバッファ金属物質（３６ａ）及びデータ金属
物質を順次的に全面蒸着する。ここで、バッファ金属層
（３６ａ）はモリブデン（Ｍｏ）またはチタニウム（Ｔ
ｉ）などで形成される。データ金属物質はアルミニウム
（Ａｌ）、アルミニウム合金、銅（Ｃｕ）または層合金
で形成される。以後、データ金属物質を湿式蝕刻を利用
してパターンニングすることでデータ金属層（３６ｂ
１、３６ｂ２、３６ｂ３）が形成される。
【００６８】図８Ｄを参照すると、ゲート絶縁膜（３
９）の上にストレージ電極（５５）、ソース電極（３
５）及びドレイン電極（３７）が形成される。
９）の上にストレージ電極（５５）、ソース電極（３
５）及びドレイン電極（３７）が形成される。
【００６９】ストレージ電極（５５）、ソース電極（３
５）及びドレイン電極（３７）はデータ金属層（３６ｂ
１、３６ｂ２、３６ｂ３）と、データ金属層（３６ｂ
１、３６ｂ２、３６ｂ３）をマスクにして乾式蝕刻にパ
ターンニングされるバッファ金属層（３６ａ１、３６ａ
２、３６ａ３）に形成される。この際、データ金属層
（３６ｂ１、３６ｂ２、３６ｂ３）とバッファ金属層
（３６ａ１、３６ａ２、３６ａ３）は同一のパターンに
形成されて、ゲート電極（３３）と対応される部分のオ
ーミック接触層（４７）も乾式蝕刻にパターンニングさ
れることにより活性層（４５）が露出される。活性層
（４５）でソース及びドレイン電極（３５、３７）の間
のゲート電極（３３）と対応する部分はチャンネルにな
る。
５）及びドレイン電極（３７）はデータ金属層（３６ｂ
１、３６ｂ２、３６ｂ３）と、データ金属層（３６ｂ
１、３６ｂ２、３６ｂ３）をマスクにして乾式蝕刻にパ
ターンニングされるバッファ金属層（３６ａ１、３６ａ
２、３６ａ３）に形成される。この際、データ金属層
（３６ｂ１、３６ｂ２、３６ｂ３）とバッファ金属層
（３６ａ１、３６ａ２、３６ａ３）は同一のパターンに
形成されて、ゲート電極（３３）と対応される部分のオ
ーミック接触層（４７）も乾式蝕刻にパターンニングさ
れることにより活性層（４５）が露出される。活性層
（４５）でソース及びドレイン電極（３５、３７）の間
のゲート電極（３３）と対応する部分はチャンネルにな
る。
【００７０】図８Ｅを参照すると、ゲート絶縁膜（３
９）上に保護層（５１）が形成される。
９）上に保護層（５１）が形成される。
【００７１】保護層（５１）はストレージ電極（５
５）、ソース電極（３５）及びドレイン電極（３７）を
囲むようにゲート絶縁膜（３９）上に蒸着した後にパタ
ーンニングすることで形成される。保護層（５１）を貫
通してドレイン電極（３７）とストレージ電極（５５）
の表面が一部露出されるようにドレイン接触ホール（４
９ａ）とストレージ接触ホール（４９ｂ）が形成され
る。
５）、ソース電極（３５）及びドレイン電極（３７）を
囲むようにゲート絶縁膜（３９）上に蒸着した後にパタ
ーンニングすることで形成される。保護層（５１）を貫
通してドレイン電極（３７）とストレージ電極（５５）
の表面が一部露出されるようにドレイン接触ホール（４
９ａ）とストレージ接触ホール（４９ｂ）が形成され
る。
【００７２】保護層（５１）は窒化シリコン（ＳｉＮ
ｘ）または酸化シリコン（ＳｉＯｘ）などの無機絶縁物
質またはアクリル系（acryl）有機化合物、テフロン
（登録商標）（Ｔｅｆｌｏｎ（登録商標））、ＢＣＢ
（benzocyclobutene）、フロオル樹脂（fluoro resin）
またはＰＦＣＢ（perfiuorocyclobutane）などの有機絶
縁物で形成される。
ｘ）または酸化シリコン（ＳｉＯｘ）などの無機絶縁物
質またはアクリル系（acryl）有機化合物、テフロン
（登録商標）（Ｔｅｆｌｏｎ（登録商標））、ＢＣＢ
（benzocyclobutene）、フロオル樹脂（fluoro resin）
またはＰＦＣＢ（perfiuorocyclobutane）などの有機絶
縁物で形成される。
【００７３】図６Ｆを参照すると、保護層（５１）上に
画素電極（５３）が形成される。
画素電極（５３）が形成される。
【００７４】画素電極（５３）は保護層（５１）上に透
明電導性物質を蒸着した後にパターンニングすることで
形成される。
明電導性物質を蒸着した後にパターンニングすることで
形成される。
【００７５】画素電極（５３）はドレイン接触ホール
（４９ａ）を通してドレイン電極（３７）と電気的に接
触されて、ストレージ接触ホール（４９ｂ）を通してス
トレージ電極（５５）と電気的に接続される。
（４９ａ）を通してドレイン電極（３７）と電気的に接
触されて、ストレージ接触ホール（４９ｂ）を通してス
トレージ電極（５５）と電気的に接続される。
【００７６】画素電極（５３）は透明電導性物質である
ＩＴＯ、ＩＺＯまたはＩＴＺＯに形成される。
ＩＴＯ、ＩＺＯまたはＩＴＺＯに形成される。
【００７７】上述したように、本発明による液晶表示素
子及びその製造方法はソース及びドレイン電極（３５、
３７）をバッファ金属層（３６ａ１、３６ａ２）とデー
タ金属層（３６ｂ１、３６ｂ２）で形成する。本発明に
よる液晶表示装置及びその製造方法はデータ金属層（３
６ｂ１、３６ｂ２）を湿式蝕刻でパターンニングした
後、バッファ金属層（３６ａ１、３６ａ２）とオーミッ
ク接触層（４７）を湿式蝕刻際に使用したマスクで乾式
蝕刻してパターンニングすることでソース電及びドレイ
ン電極（３５、３７）を形成する。これにより、バッフ
ァ金属層（３６ａ１、３６ａ２）はデータ金属層（３６
ｂ１、３６ｂ２）と同一のパターンに形成されて、ゲー
ト電極（３３）と対応される領域のオーミック接触層
（４７）は活性層（４５）が露出されるように乾式蝕刻
にパターンニングされる。結局、従来の湿式蝕刻だけで
パターンニングすることにより発生する過蝕刻を防ぐこ
とができる。
子及びその製造方法はソース及びドレイン電極（３５、
３７）をバッファ金属層（３６ａ１、３６ａ２）とデー
タ金属層（３６ｂ１、３６ｂ２）で形成する。本発明に
よる液晶表示装置及びその製造方法はデータ金属層（３
６ｂ１、３６ｂ２）を湿式蝕刻でパターンニングした
後、バッファ金属層（３６ａ１、３６ａ２）とオーミッ
ク接触層（４７）を湿式蝕刻際に使用したマスクで乾式
蝕刻してパターンニングすることでソース電及びドレイ
ン電極（３５、３７）を形成する。これにより、バッフ
ァ金属層（３６ａ１、３６ａ２）はデータ金属層（３６
ｂ１、３６ｂ２）と同一のパターンに形成されて、ゲー
ト電極（３３）と対応される領域のオーミック接触層
（４７）は活性層（４５）が露出されるように乾式蝕刻
にパターンニングされる。結局、従来の湿式蝕刻だけで
パターンニングすることにより発生する過蝕刻を防ぐこ
とができる。
【００７８】
【発明の効果】上述したように、本発明による液晶表示
素子及びその製造方法は、２層構造のソース電極及びド
レイン電極のパターンニングの際に第２金属層を湿式蝕
刻にパターンニングした後に第１金属層とオーミック接
触層を乾式蝕刻する。
素子及びその製造方法は、２層構造のソース電極及びド
レイン電極のパターンニングの際に第２金属層を湿式蝕
刻にパターンニングした後に第１金属層とオーミック接
触層を乾式蝕刻する。
【００７９】従って、本発明による液晶表示素子及びそ
の製造方法はＴＦＴの寄生容量の分布が均一になる。こ
れによりプリッカ及びクロストークが減少されて均一な
画質が得られる。
の製造方法はＴＦＴの寄生容量の分布が均一になる。こ
れによりプリッカ及びクロストークが減少されて均一な
画質が得られる。
【００８０】以上説明した内容を通して当業者であれば
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正の可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正の可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
【図１】従来の技術による液晶表示素子の下部基板を表
す平面図である。
す平面図である。
【図２】図１で線Ａ−Ａ′により切り取った液晶表示素
子の下部基板を表した断面図である。
子の下部基板を表した断面図である。
【図３Ａ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図３Ｂ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図３Ｃ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図３Ｄ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図３Ｅ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図４Ａ】ソース及びドレイン電極の形成過程を表した
断面図である。
断面図である。
【図４Ｂ】ソース及びドレイン電極の形成過程を表した
断面図である。
断面図である。
【図５】本発明の第１実施例による液晶表示素子の下部
基板を表した断面図である。
基板を表した断面図である。
【図６Ａ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図６Ｂ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図６Ｃ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図６Ｄ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図６Ｅ】図２に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図７】本発明の第２実施例による液晶表示素子の下部
基板を表した断面図である。
基板を表した断面図である。
【図８Ａ】図７に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図８Ｂ】図７に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図８Ｃ】図７に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図８Ｄ】図７に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図８Ｅ】図７に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
【図８Ｆ】図７に図示された液晶表示素子の下部基板の
製造方法を表した断面図である。
製造方法を表した断面図である。
１、３１：下部基板
３、３３：ゲート電極
５、３５：ソース電極
６ａ：第１金属層
６ｂ：第２金属層
７、３７：ドレイン電極
９、３９：ゲート絶縁膜
１１、４１：ゲートライン
１３、４３：データライン
１５、４５：活性層
１７、４７：オーミック接触層
１９ａ：ドレイン接触ホール
１９ｂ：ストレージ接触ホール
２１：保護膜
２３、５３：画素電極
２５、５５：ストレージ電極
３６ａ：バッファ金属層
３６ｂ：データ金属層
４９ａ：ドレイン接触ホール
５１：保護層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H092 JA26 JA27 JA29 JA44 JA46
KA05 KA18 KB25 MA04 MA17
NA01 NA23 NA24
4M104 AA01 BB02 BB04 BB14 BB16
BB36 CC01 CC05 DD08 DD09
DD16 DD17 DD20 DD26 DD37
DD43 DD64 DD65 DD71 DD72
FF13 GG09 GG10 GG14 GG20
5F110 AA02 BB01 CC07 EE02 EE03
EE44 FF02 FF03 FF30 GG02
GG15 GG35 GG42 HK02 HK03
HK04 HK06 HK09 HK16 HK22
HK32 HK33 HK34 HL07 NN02
NN23 NN24 NN27 NN73 QQ03
Claims (20)
- 【請求項１】 基板上に形成されるゲート電極と、前記
基板の上部に形成される第１半導体層と、前記第１半導
体層の上部に所定の間隔に離隔されるように形成され
て、同一のパターンの第１及び第２金属層に形成される
ソース及びドレイン電極とを具備することを特徴とする
２層構造のソース電極及びドレイン電極を有する液晶表
示素子。 - 【請求項２】 前記基板と第１半導体層の間の前記ゲー
ト電極を覆うように形成されるゲート絶縁膜と、前記第
１半導体層と第１金属層の間に形成されて、前記第１及
び第２金属層と同一のパターンに所定間隔に離隔される
ように形成される第２半導体層と、前記ソース及びドレ
イン電極を覆うように形成される保護層と、前記保護層
の上に形成される画素電極を更に具備することを特徴と
する請求項１記載の２層構造のソース電極及びドレイン
電極を有する液晶表示素子。 - 【請求項３】 前記第１金属層はモリブデン（Ｍｏ）ま
たはチタニウム（Ｔｉ）などで形成されることを特徴と
する請求項１記載の２層構造のソース電極及びドレイン
電極を有する液晶表示素子。 - 【請求項４】 前記データ金属層はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金に形
成されることを特徴とする請求項１記載の２層構造のソ
ース電極及びドレイン電極を有する液晶表示素子。 - 【請求項５】 基板上に形成されるゲート電極と、前記
ゲート電極の上部に形成される第１半導体層と、前記第
１半導体層の上に所定間隔に離隔されるように形成され
て、第１及び第２金属層に形成されるソース及びドレイ
ン電極と、前記第１金属層の下部二前記第１金属層と同
一のパターンに形成される第２半導体層とを具備するこ
とを特徴とする２層構造のソース電極及びドレイン電極
を有する液晶表示素子。 - 【請求項６】 前記ゲート電極を覆うように形成される
ゲート絶縁膜と、前記ソース及びドレイン電極を覆うよ
うに形成される保護層と、前記保護層の上に形成される
画素電極を更に具備することを特徴とする請求項５記載
の２層構造のソース電極及びドレイン電極を有する液晶
表示素子。 - 【請求項７】 前記第１金属層はモリブデン（Ｍｏ）ま
たはチタニウム（Ｔｉ）などで形成されることを特徴と
する請求項５記載の２層構造のソース電極及びドレイン
電極を有する液晶表示素子。 - 【請求項８】 前記第２金属層はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金に形
成されることを特徴とする請求項５記載の２層構造のソ
ース電極及びドレイン電極を有する液晶表示素子。 - 【請求項９】基板上にゲート電極を形成する段階と、前
記基板の上にゲート絶縁膜を形成する段階と、前記ゲー
ト絶縁膜の上に第１半導体層を形成する段階と、前記第
１半導体層の上に第１金属層と、前記第１金属層の上に
第２金属層を形成する段階と、前記第１金属層と第２金
属層をパターンニングして所定の間隔に離隔されるソー
ス及びドレイン電極を形成する段階と、前記第１金属層
と前記第１半導体層を同一のパターンにパターンニング
する段階を含むことを特徴とする２層構造のソース電極
及びドレイン電極を有する液晶表示素子の製造方法。 - 【請求項１０】 前記ゲート絶縁膜と第１半導体層の間
に第２半導体層を形成して、前記ゲート電極と対応する
領域の第２半導体層の一部が露出されるように前記第１
半導体層をパターンニングする段階と、前記ソース及び
ドレイン電極の上に保護層を形成する段階と、前記保護
層の上に画素電極を形成する段階を含むことを特徴とす
る請求項９記載の２層構造のソース電極及びドレイン電
極を有する液晶表示素子の製造方法。 - 【請求項１１】 前記第１半導体層と第１金属層は乾式
蝕刻でパターンニングして形成されることを特徴とする
請求項９記載の２層構造のソース電極及びドレイン電極
を有する液晶表示素子の製造方法。 - 【請求項１２】 前記ソース及びドレイン電極は第２金
属層を湿式蝕刻にパターンニングして形成されて、前記
第１半導体層と前記第１金属層は湿式蝕刻の際に利用さ
れたマスクを利用して乾式蝕刻でパターンニングして形
成されることを特徴とする請求項９記載の２層構造のソ
ース電極及びドレイン電極を有する液晶表示素子の製造
方法。 - 【請求項１３】 前記第１半導体層と前記第１金属層は
前記第２金属層をマスクで利用してパターンニングする
ことを特徴とする請求項９記載の２層構造のソース電極
及びドレイン電極を有する液晶表示素子の製造方法。 - 【請求項１４】 前記第１金属層はモリブデン（Ｍｏ）
またはチタニウム（Ｔｉ）などで形成されることを特徴
とする請求項９記載の２層構造のソース電極及びドレイ
ン電極を有する液晶表示素子の製造方法。 - 【請求項１５】 前記第２金属層はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金に形
成されることを特徴とする請求項９記載の２層構造のソ
ース電極及びドレイン電極を有する液晶表示素子の製造
方法。 - 【請求項１６】 基板上にゲート電極を形成する段階
と、前記基板の上にゲート絶縁膜を形成する段階と、前
記ゲート絶縁膜の上に第１半導体層を形成する段階と、
前記第１半導体層の上に第１金属層と、第１金属層の上
に第２金属層を形成する段階と、所定間隔を間に置いて
同一のパターンに形成されるように第１及び第２金属層
をパターンニングしてソース及びドレイン電極を形成す
る段階を含むことを特徴とする２層構造のソース電極及
びドレイン電極を有する液晶表示素子の製造方法。 - 【請求項１７】 前記ソース及びドレイン電極を形成す
る段階は前記第２金属層を湿式蝕刻した後、前記第１金
属層を乾式蝕刻することを特徴とする請求項１６記載の
２層構造のソース電極及びドレイン電極を有する液晶表
示素子の製造方法。 - 【請求項１８】 前記ゲート絶縁膜と第１半導体層の間
に第２半導体層を形成する段階と、前記ゲート絶縁膜の
上に保護層を形成する段階と、前記保護層の上に画素電
極を形成する段階を含むことを特徴とする請求項１５記
載の２層構造のソース電極及びドレイン電極を有する液
晶表示素子の製造方法。 - 【請求項１９】 前記第１金属層はモリブデン（Ｍｏ）
またはチタニウム（Ｔｉ）などで形成されることを特徴
とする請求項１５記載の２層構造のソース電極及びドレ
イン電極を有する液晶表示素子の製造方法。 - 【請求項２０】 前記第２金属層はアルミニウム（Ａ
ｌ）、アルミニウム合金、銅（Ｃｕ）または銅合金に形
成されることを特徴とする請求項１５記載の２層構造の
ソース電極及びドレイン電極を有する液晶表示素子の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-014651 | 2001-03-21 | ||
| KR1020010014651A KR100799464B1 (ko) | 2001-03-21 | 2001-03-21 | 액정표시장치 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002079429A Expired - Fee Related JP4499337B2 (ja) | 2001-03-21 | 2002-03-20 | ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP4499337B2 (ja) |
| KR (1) | KR100799464B1 (ja) |
| CN (1) | CN100501540C (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299833A (ja) * | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法 |
| JP2008028395A (ja) * | 2006-07-20 | 2008-02-07 | Samsung Electronics Co Ltd | アレイ基板、これを有する表示装置及びその製造方法 |
| JP2008282887A (ja) * | 2007-05-09 | 2008-11-20 | Tohoku Univ | 液晶表示装置及びその製造方法 |
| US7811868B2 (en) | 2007-02-22 | 2010-10-12 | Samsung Electronics Co., Ltd. | Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel |
| JP2012033877A (ja) * | 2010-07-30 | 2012-02-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板の製造方法 |
| US8451394B2 (en) | 2007-05-09 | 2013-05-28 | Altiam Services Ltd. Llc | Liquid crystal display device and manufacturing method therefor |
| KR20130140814A (ko) | 2010-12-27 | 2013-12-24 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그 제조방법, 그리고 표시패널 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866976B1 (ko) * | 2002-09-03 | 2008-11-05 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 제조방법 |
| KR100904270B1 (ko) * | 2002-12-31 | 2009-06-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100652214B1 (ko) * | 2003-04-03 | 2006-11-30 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
| KR20070009013A (ko) * | 2005-07-14 | 2007-01-18 | 삼성전자주식회사 | 평판표시장치 및 평판표시장치의 제조방법 |
| KR100670379B1 (ko) * | 2005-12-15 | 2007-01-16 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 유기발광 디스플레이 장치 |
| KR101284697B1 (ko) * | 2006-06-30 | 2013-07-23 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| KR101257811B1 (ko) * | 2006-06-30 | 2013-04-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| KR100937173B1 (ko) | 2006-12-26 | 2010-01-15 | 엘지디스플레이 주식회사 | 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 |
| KR100920483B1 (ko) | 2007-07-20 | 2009-10-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| JP4844767B2 (ja) * | 2008-10-03 | 2011-12-28 | ソニー株式会社 | 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器 |
| TWI416498B (zh) | 2010-12-30 | 2013-11-21 | Au Optronics Corp | 液晶顯示裝置與其驅動方法 |
| WO2012108301A1 (ja) * | 2011-02-07 | 2012-08-16 | シャープ株式会社 | アクティブマトリクス基板、表示パネル及び表示装置 |
| US9040416B2 (en) * | 2013-05-10 | 2015-05-26 | Samsung Display Co., Ltd. | Manufacturing method of metal wire and thin transistor array panel |
| KR102130139B1 (ko) * | 2013-07-30 | 2020-07-03 | 엘지디스플레이 주식회사 | 산화물 반도체를 이용한 박막 트랜지스터 기판을 포함하는 유기발광 다이오드 표시장치 및 그 제조 방법 |
| KR102248645B1 (ko) * | 2013-12-02 | 2021-05-04 | 엘지디스플레이 주식회사 | 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| TWI572020B (zh) | 2016-01-19 | 2017-02-21 | 友達光電股份有限公司 | 陣列基板以及其製作方法 |
| US10446632B2 (en) | 2017-12-28 | 2019-10-15 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Organic light-emitting diode display panel |
| CN108183125B (zh) * | 2017-12-28 | 2020-12-29 | 武汉华星光电半导体显示技术有限公司 | 有机发光二极管显示面板 |
| CN108231674A (zh) * | 2018-02-05 | 2018-06-29 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管阵列基板及其制造方法 |
| US10553614B2 (en) | 2018-02-05 | 2020-02-04 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Thin-film transistor array substrate and manufacturing method for the same |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191347A (ja) * | 1993-12-27 | 1995-07-28 | Casio Comput Co Ltd | 薄膜トランジスタアレイの製造方法 |
| JPH07263700A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH08328041A (ja) * | 1995-05-30 | 1996-12-13 | Xerox Corp | 活性マトリックス液晶装置を製造する方法 |
| JPH1027910A (ja) * | 1996-07-11 | 1998-01-27 | Hitachi Ltd | Ｔｆｔ基板の製造方法 |
| JPH11510271A (ja) * | 1995-07-31 | 1999-09-07 | イメージ クエスト テクノロジーズ インコーポレイテッド | アクティブマトリクスｅｓｄ保護及び試験方法 |
| JP2000505602A (ja) * | 1996-03-27 | 2000-05-09 | ヒュンダイ エレクトロニクス アメリカ | アクティブマトリックスディスプレイとその製造方法 |
| JP2000208773A (ja) * | 1999-01-13 | 2000-07-28 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2000241832A (ja) * | 1999-02-23 | 2000-09-08 | Sharp Corp | 液晶表示装置およびその製造方法 |
| JP2000307118A (ja) * | 1999-04-21 | 2000-11-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198694A (en) * | 1990-10-05 | 1993-03-30 | General Electric Company | Thin film transistor structure with improved source/drain contacts |
| JP3316566B2 (ja) | 1993-12-17 | 2002-08-19 | 財団法人石油産業活性化センター | 窒素酸化物含有排ガスの還元浄化方法 |
| US5539219A (en) * | 1995-05-19 | 1996-07-23 | Ois Optical Imaging Systems, Inc. | Thin film transistor with reduced channel length for liquid crystal displays |
| JP3413000B2 (ja) * | 1996-01-25 | 2003-06-03 | 株式会社東芝 | アクティブマトリックス液晶パネル |
| JPH1022508A (ja) * | 1996-07-04 | 1998-01-23 | Sharp Corp | 薄膜トランジスタの製造方法 |
| KR100272537B1 (ko) * | 1997-10-09 | 2000-11-15 | 구본준 | 횡전계방식액정표시소자구조및제조방법 |
| US6493048B1 (en) * | 1998-10-21 | 2002-12-10 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same |
| KR100486719B1 (ko) * | 1998-12-12 | 2005-08-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치및그제조방법 |
| TW413949B (en) * | 1998-12-12 | 2000-12-01 | Samsung Electronics Co Ltd | Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same |
| JP2001005038A (ja) * | 1999-04-26 | 2001-01-12 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2000349294A (ja) | 1999-06-03 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| KR20000072230A (ko) * | 2000-08-19 | 2000-12-05 | 장진 | 액정디스플레이용 비정질 실리콘 박막 트랜지스터 제조 방법 |
| KR100799463B1 (ko) * | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
-
2001
- 2001-03-21 KR KR1020010014651A patent/KR100799464B1/ko active IP Right Grant
- 2001-12-28 US US10/028,768 patent/US7170571B2/en not_active Expired - Lifetime
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2002
- 2002-03-18 CN CNB021075727A patent/CN100501540C/zh not_active Expired - Fee Related
- 2002-03-20 JP JP2002079429A patent/JP4499337B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-03 US US11/648,831 patent/US7863120B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191347A (ja) * | 1993-12-27 | 1995-07-28 | Casio Comput Co Ltd | 薄膜トランジスタアレイの製造方法 |
| JPH07263700A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH08328041A (ja) * | 1995-05-30 | 1996-12-13 | Xerox Corp | 活性マトリックス液晶装置を製造する方法 |
| JPH11510271A (ja) * | 1995-07-31 | 1999-09-07 | イメージ クエスト テクノロジーズ インコーポレイテッド | アクティブマトリクスｅｓｄ保護及び試験方法 |
| JP2000505602A (ja) * | 1996-03-27 | 2000-05-09 | ヒュンダイ エレクトロニクス アメリカ | アクティブマトリックスディスプレイとその製造方法 |
| JPH1027910A (ja) * | 1996-07-11 | 1998-01-27 | Hitachi Ltd | Ｔｆｔ基板の製造方法 |
| JP2000208773A (ja) * | 1999-01-13 | 2000-07-28 | Fujitsu Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2000241832A (ja) * | 1999-02-23 | 2000-09-08 | Sharp Corp | 液晶表示装置およびその製造方法 |
| JP2000307118A (ja) * | 1999-04-21 | 2000-11-02 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299833A (ja) * | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法 |
| JP2008028395A (ja) * | 2006-07-20 | 2008-02-07 | Samsung Electronics Co Ltd | アレイ基板、これを有する表示装置及びその製造方法 |
| US7811868B2 (en) | 2007-02-22 | 2010-10-12 | Samsung Electronics Co., Ltd. | Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel |
| JP2008282887A (ja) * | 2007-05-09 | 2008-11-20 | Tohoku Univ | 液晶表示装置及びその製造方法 |
| US8451394B2 (en) | 2007-05-09 | 2013-05-28 | Altiam Services Ltd. Llc | Liquid crystal display device and manufacturing method therefor |
| JP2012033877A (ja) * | 2010-07-30 | 2012-02-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板の製造方法 |
| KR20130140814A (ko) | 2010-12-27 | 2013-12-24 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판 및 그 제조방법, 그리고 표시패널 |
| US9087749B2 (en) | 2010-12-27 | 2015-07-21 | Sharp Kabushiki Kaisha | Active matrix substrate, and display panel |
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