JP2008028395A - アレイ基板、これを有する表示装置及びその製造方法 - Google Patents

アレイ基板、これを有する表示装置及びその製造方法 Download PDF

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Abstract

【課題】配線抵抗及び不良が減少したアレイ基板を提供する。
【解決手段】絶縁基板１２０上にバリア層を形成する。その後、バリア層上に銅または銅合金を含むゲートライン１３１及びゲートラインに電気的に接続されるゲート電極１１８を形成する。その後、ゲートライン１３１及びゲート電極１１８の表面を窒化プラズマ処理する。続いて、絶縁基板１２０上にゲートライン１３１及びゲート電極１１８をカバーするゲート絶縁膜１２６を蒸着する。続いて、ゲート絶縁膜１２６上にデータライン１３３、データライン１３３に電気的に接続されるソース電極１１７、ソース電極１１７と離隔されて配置されるドレイン電極１１９、及びゲート電極１１８上でソース電極１１７とドレイン電極１１９との間に配置される半導体パターンを形成する。
【選択図】図２

Description

本発明は、アレイ基板、これを有する表示装置及びその製造方法に係り、より詳細には配線抵抗及び不良が減少したアレイ基板、前記アレイ基板を有して画質の向上された表示装置、及び製造工程が単純化され製造コストが減少するアレイ基板の製造方法に関する。
平板表示装置のアレイ基板は、薄膜蒸着工程によって形成された多様な種類の配線を含む。前記配線は信号を伝送する。
平板表示装置においては、配線の長さが増加し厚さが減少して、配線抵抗が増加する。
また、前記配線が隣接する絶縁基板、絶縁層、酸素などと化学的に反応し配線の抵抗がさらに増加して画質が低下する。
さらに、金属層をエッチングして前記配線を形成する場合、エッチング速度（Ｅｔｃｈｉｎｇ Ｒａｔｅ）が不均一になってエッチングプロファイルが不良になる。
したがって、本発明はこのような問題点を考慮してなされたものであって、本発明は、前記アレイ基板の製造方法を用いて配線抵抗及び不良が減少したアレイ基板を提供する。
また、本発明の目的は、前記アレイ基板を有して画質が向上した表示装置を提供することにある。
また、本発明は、製造工程が単純化し、製造コストが減少するアレイ基板の製造方法を提供する。
本発明の一特徴によるアレイ基板は、絶縁基板、スイッチング素子、信号伝送配線、保護絶縁膜、及び画素電極を含む。前記スイッチング素子は、前記絶縁基板上に配置される。前記信号伝送配線は、 前記絶縁基板上に配置されるバリア層、前記バリア層上に形成された銅または銅合金を含む導電性ライン、前記導電性ラインをカバーする窒化銅膜を含み、前記スイッチング素子と電気的に接続される。
前記保護絶縁膜は、前記スイッチング素子及び前記信号伝送配線をカバーし、前記スイッチング素子のドレイン電極を部分的に露出する。前記画素電極は、前記絶縁基板上に配置され、前記コンタクトホールを通じて前記スイッチング素子のドレイン電極と電気的に接続される。
本発明の他の特徴による表示装置は、絶縁基板、スイッチング素子、信号伝送配線、画素電極、保護絶縁膜、液晶層、対向電極、及び対向絶縁基板を含む。前記スイッチング素子は、前記絶縁基板上に配置される。前記信号伝送配線は、前記絶縁基板上に配置されるバリア層、前記バリア層上に形成された銅または銅合金を含む導電性ラインと、前記導電性ラインをカバーする窒化銅膜を含み、前記スイッチング素子と電気的に接続される。前記画素電極は、前記絶縁基板上に配置され、前記スイッチング素子のドレイン電極と電気的に接続される。前記保護絶縁膜は、前記スイッチング素子及び前記信号伝送配線をカバーする。前記液晶層は、前記保護絶縁膜上に配置される。前記対向電極は、前記液晶層上に配置され、前記画素電極に向い合う。前記対向絶縁基板は、前記対向電極上に配置され、前記絶縁基板に向い合う。
本発明の他の特徴によるアレイ基板の製造方法において、まず、絶縁基板上にバリア層を形成する。その後、前記バリア層上に銅または銅合金を含むゲートライン及び前記ゲートラインに電気的に接続されるゲート電極を形成する。その後、前記ゲートライン及び前記ゲート電極の表面を窒化プラズマ処理する。続いて、前記絶縁基板上に前記ゲートライン及び前記ゲート電極をカバーするゲート絶縁膜を蒸着する。続いて、前記ゲート絶縁膜上にデータライン、前記データラインに電気的に接続されるソース電極、前記ソース電極と離隔されて配置されるドレイン電極、及び前記ゲート電極上で前記ソース電極と前記ドレイン電極との間に配置される半導体パターンを形成する。
本発明の他の特徴によるアレイ基板の製造方法において、まず、絶縁基板上にゲートライン、前記ゲートラインに電気的に接続されるゲート電極、及び前記ゲートライン及び前記ゲート電極をカバーするゲート絶縁膜を形成する。その後、前記ゲート電極に対応する前記ゲート絶縁膜上に半導体パターンを形成する。その後、前記ゲート絶縁膜上に銅または銅合金を含むデータライン、前記データラインに電気的に接続されたソース電極、及び前記半導体パターンを基準に前記ソース電極に離隔されたドレイン電極を形成する。続いて、前記データライン、前記ソース電極、及び前記ドレイン電極の表面を窒化プラズマ処理する。その後、前記半導体パターン、前記データライン、前記ソース電極、及び前記ドレイン電極の形成された前記ゲート絶縁膜上に保護絶縁層を蒸着する。
本発明の他の特徴によるアレイ基板の製造方法において、まず、絶縁基板上に第１バリア層、銅または銅合金を含む第１導電層及び第１窒化銅層を順次蒸着する。その後、前記第１バリア層、前記第１導電層、及び前記第１窒化銅層をパターニングしてゲートライン及び前記ゲートラインに電気的に接続されたゲート電極を形成する。その後、前記絶縁基板上に前記ゲートライン及び前記ゲート電極をカバーするゲート絶縁膜を蒸着する。続いて、前記ゲート絶縁膜上にデータライン、前記データラインに電気的に接続されるソース電極、前記ソース電極と離隔して配置されるドレイン電極、及び前記ゲート電極上で前記ソース電極と前記ドレイン電極との間に配置される半導体パターンを形成する。
本発明の他の特徴によるアレイ基板の製造方法において、まず、絶縁基板上にバリア層を形成する。その後、前記バリア層上に銅または銅合金を含むゲートライン及び前記ゲートラインに電気的に接続されたゲート電極を形成する。その後、前記ゲートライン及び前記ゲート電極の表面を水素プラズマ処理する。続いて、シランガスが、窒素及びアンモニアの第１混合ガスを基準に６．４３体積％以下であるガスを前記チャンバ内に注入して前記絶縁基板上に第１ゲート絶縁層を蒸着する。その後、シランガスが、窒素及びアンモニアの第２混合ガスを基準に６．４３％体積％以上であるガスを前記チャンバ内に注入して前記第１ゲート絶縁層上に第２ゲート絶縁層を蒸着する。その後、シランガスが、窒素及びアンモニアの第３混合ガスを基準に６．４３体積％以下であるガスを前記チャンバ内に注入して前記第２ゲート絶縁層上に第３ゲート絶縁層を蒸着する。
その後、前記第３ゲート絶縁層上にデータライン、前記データラインに電気的に接続されるソース電極、前記ソース電極と離隔して配置されるドレイン電極、及び前記ゲート電極上で前記ソース電極と前記ドレイン電極との間に配置される半導体パターンを形成する。
このようなアレイ基板、これを有する表示装置及びアレイ基板の製造方法によると、前記導電性パターンの上面及び側面に前記窒化銅パターンが配置され、銅配線を保護するための別途の保護層を蒸着する必要がないので、工程時間が短縮されて製造コストが減少する。
また、前記窒化銅パターンは、前記導電性パターンと類似なエッチング速度を有して前記導電性パターンのエッチングプロファイルが向上する。さらに、前記導電性パターンの抵抗が減少して、前記表示装置の画質が向上される。
前記のような本発明によると、前記導電性パターンの上面及び側面に前記窒化銅パターンが配置され、銅配線を保護するための別途の保護層を蒸着する必要がないので、工程時間が短縮され製造コストが減少する。
なお、前記スパッタリング工程を通じて形成された前記窒化銅パターンは、前記導電性パターンと類似なエッチング速度を有するので、前記導電性パターンのエッチングプロファイルが向上する。
さらに、前記窒化プラズマ工程を通じて形成された前記窒化銅パターンが前記導電性パターンの側面をカバーして、後のｎ＋アモルファスシリコンパターンのエッチング工程中のエッチング不良を防止する。
なお、前記導電性パターンの抵抗が減少して、前記表示装置の画質が向上する。
ここで、前記ゲート絶縁膜を多層構造に形成して、前記半導体パターンの電気的特性を向上させることができる。
以下、添付する図面を参照して本発明の望ましい実施形態をより詳細に説明する。
図１は、本発明の一実施形態によるアレイ基板を示す平面図である。図２は、前記図１のＩ−Ｉラインの断面図である。図３は、前記図２のＡ部分を拡大した断面図である。図４は、前記図１のＩＩ−ＩＩラインの断面図である。
図１、２及び図４を参照すると、前記アレイ基板は、絶縁基板１２０、ゲートライン１３１、データライン１３３、ゲート絶縁膜１２６、保護絶縁膜１１６、及び画素電極１１２を含む。
前記絶縁基板１２０は、光を通過させることができる透明な材質のガラスを用いる。前記ガラスは無アルカリ特性である。前記ガラスがアルカリ特性である場合、前記ガラスからアルカリイオンが液晶セルの中に溶出されると、比抵抗が低下して表示特性が変わり、前記シールとガラスとの付着力を低下させ、スイッチング素子の動作に悪影響を与える。
ここで、前記絶縁基板１２０がトリアセチルセルロース（Ｔｒｉａｃｅｔｙｌｃｅｌｌｕｌｏｓｅ；ＴＡＣ）、ポリカーボネート（Ｐｏｌｙｃａｒｂｏｎａｔｅ；ＰＣ）、ポリエーテルスルホン（Ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ；ＰＥＳ）、ポリエチレンテレフタレート；ＰＥＴ）、ポリエチレンナフタレート（Ｐｏｌｙｅｔｈｙｌｅｎｅｎａｐｈｔｈａｌａｔｅ；ＰＥＮ）、ポリビニルアルコール（Ｐｏｌｙｖｉｎｙｌａｌｃｏｈｏｌ；ＰＶＡ）、ポリメチルメタクリレート（Ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ；ＰＭＭＡ）、シクロオレフィンポリマー（Ｃｙｃｌｏ−Ｏｌｅｆｉｎ Ｐｏｌｙｍｅｒ；ＣＯＰ）などを含むこともできる。
本実施形態で、前記絶縁基板１２０は光学的に等方性である。ここで、前記絶縁基板１２０が異方性であってもよい。
前記ゲートライン１３１は、前記絶縁基板１２０上に配置され、ゲートバリア層１３１ａ、ゲート導電層１３１ｂ、及びゲート窒化銅層１３１ｃを含む。
前記ゲートバリア層１３１ａは、前記絶縁基板１２０上に配置される。前記ゲートバリア層１３１ａは、前記絶縁基板１２０との接着力を増加させる。本実施形態で、前記ゲートバリア層１３１ａは、モリブデン（Ｍｏ）、モリブデンチタニウム（Ｍｏ−Ｔｉ）合金、モリブデン−タングステン（Ｍｏ−Ｗ）合金、モリブデン−クロム（Ｍｏ−Ｃｒ）合金、モリブデン−ニオブ（Ｍｏ−Ｎｂ）合金などを含む。
ここで、前記ゲートバリア層１３１ａの側部に窒化金属を配置することもできる。
前記ゲート導電層１３１ｂは、前記ゲートバリア層１３１ａ上に配置される。前記ゲート導電層１３１ｂは銅または銅合金を含む。前記ゲート導電層１３１ｂが銅を含む場合、比抵抗が２．１μΩｃｍ〜２．３μΩｃｍである。したがって、比抵抗が３．１μΩｃｍであるアルミニウム層に比べて前記ゲート導電層１３１ｂは、３０％以上小さい比抵抗を有する。また、前記ゲート導電層１３１ｂは、前記アルミニウム層に比べて低い電気的移動性（ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）を有する。
前記ゲート窒化銅層１３１ｃは、前記ゲート導電層１３１ｂの上面及び側面に配置される。前記ゲート窒化銅層１３１ｃは、窒化銅を含む。本実施形態で、前記ゲート窒化銅層１３１ｃは、銅配線に窒化プラズマを注入して形成される。ここで、前記窒化プラズマは、アンモニア（ＮＨ３）プラズマ、窒素（Ｎ２）プラズマなどを含む。
前記ゲート窒化銅層１３１ｃは、前記ゲート導電層１３１ｂの銅が酸素、シリコンなどの不純物と結合することを防止する。また、前記ゲート窒化銅層１３１ｃは、前記ゲート導電層１３１ｂより高いエッチング抵抗性を有して、以後のエッチング工程など後続工程によるゲート導電層１３１ｂの損傷を防止する。
スイッチング素子として機能する薄膜トランジスタ１５５のゲート電極１１８は、前記絶縁基板１２０上に配置される。前記ゲート電極１１８は、前記ゲートライン１３１と同一の層からなり、ゲートバリアパターン１１８ａ、ゲート導電パターン１１８ｂ、及びゲート窒化銅パターン１１８ｃを含む。
前記ゲートバリアパターン１１８ａは、前記絶縁基板１２０上に配置され、前記ゲートライン１３１の前記ゲートバリア層１３１ａと同一の物質を含む。
前記ゲート導電パターン１１８ｂは、前記ゲートバリアパターン１１８ａ上に配置され、前記ゲートライン１３１の前記ゲート導電層１３１ｂと同一の物質を含む。
前記ゲート窒化銅パターン１１８ｃは、前記ゲート導電パターン１１８ｂの上面及び側面に配置され、前記ゲートライン１３１の前記ゲート窒化銅層１３１ｃと同一の物質を含む。
前記ゲート絶縁膜１２６は、前記絶縁基板１２０上に配置され、前記ゲートライン１３１及び前記ゲート電極１１８をカバーする。
図３を参照すると、前記ゲート絶縁膜１２６は、第１ゲート絶縁層１２６ａ、第２ゲート絶縁層１２６ｂ、及び第３ゲート絶縁層１２６ｃを含む。前記ゲート絶縁膜１２６は、シランガス及び窒素混合ガスを用いる化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）を通じて形成される。ここで、前記化学気相蒸着がプラズマ化学気相蒸着（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ）であってもよい。前記窒素混合ガスは、窒素（Ｎ２）ガス、アンモニア（ＮＨ３）ガスなどを含む。
前記第１ゲート絶縁層１２６ａは、前記ゲートライン１３１及び前記ゲート電極１１８が形成された前記絶縁基板１２０上に配置される。本実施形態において、前記第１ゲート絶縁層１２６ａは、低密度窒化シリコンを含む。前記低密度窒化シリコンは、シリコン密度が低く、第１混合ガスに対するシランガスの割合が６．４３体積％以下で蒸着される。前記低密度窒化シリコンは、シリコン原子が窒素原子と安定的に結合された状態で存在する。例えば、前記低密度窒化シリコンは、電子がトラップされるダングリングボンドの数が少ない。前記低密度窒化シリコンは、蒸着速度が遅く、膜質が密であり、絶縁特性が優秀である。
前記第２ゲート絶縁層１２６ｂは、前記第１ゲート絶縁層１２６ａ上に配置される。本実施形態で、前記第２ゲート絶縁層１２６ｂは、高密度窒化シリコンを含む。前記高密度窒化シリコンは、シリコンの密度が高く、第２混合ガスに対するシランガスの割合が６．４３体積％以上で蒸着される。前記第２混合ガスは、前記第１混合ガスに比べて高いシランガスの割合を有する。前記高密度窒化シリコンは、シリコン原子が窒素原子と安定的に結合されない可能性もある。例えば、前記高密度窒化シリコンは、前記ダングリングボンドの数が前記低密度シリコンより多いので、電子がトラップされる可能性がある。前記高密度窒化シリコンは、蒸着速度が速くて膜質がゆるく、絶縁特性が低い。
前記第３ゲート絶縁層１２６ｃは、前記第２ゲート絶縁層１２６ｂ上に配置される。本実施形態で、前記第３ゲート絶縁層１２６ｃは、前記第１ゲート絶縁層１２６ａと同一の低密度窒化シリコンを含む。したがって、低密度窒化シリコンについての詳細な説明は省略する。したがって、前記第３ゲート絶縁層１２６ｃは、前記低密度窒化シリコンを含み、上部に配置された前記半導体パターン１３７のアモルファスシリコンパターン１３７ａの電気的な特性を向上させる。
本実施形態で、前記第１ゲート絶縁層１２６ａは、前記第２ゲート絶縁層１２６ｂより窒素の密度が高くて、前記ゲートライン１３１及び前記ゲート電極１１８の銅原子がシリコン原子と結合することを防止する。前記第２ゲート絶縁層１２６ｂは、前記第１ゲート絶縁層１２６ｂより速い速度で蒸着され、工程時間を短縮する。前記第３ゲート絶縁層１２６ｃは、密な分子構造を有するので、前記第２ゲート絶縁層１２６ｂより電気的に安定的である。したがって、前記第３ゲート絶縁層１２６ｃは、前記アモルファスシリコンパターン１３７ａの電気的特性を向上させる。
図１、２、及び図４を再び参照すると、前記薄膜トランジスタ１５５の前記半導体パターン１３７は、前記ゲート電極１１８に対応する前記ゲート絶縁膜１２６上に配置される。前記半導体パターン１３７は、前記アモルファスシリコンパターン１３７ａ及び前記ｎ＋アモルファスシリコンパターン１３７ｂを含む。
前記アモルファスシリコンパターン１３７ａは、前記ゲート電極１１８に対応する前記ゲート絶縁膜１２６上に配置される。本実施形態で、前記アモルファスシリコンパターン１３７ａは、下部アモルファスシリコンパターン（図示せず）及び上部アモルファスシリコンパターン(図示せず)を含む。前記下部アモルファスシリコンパターンは、前記上部アモルファスシリコンパターンより高い温度で遅い速度で蒸着されて膜質が密である。
一般的に、前記ゲート電極１１８と前記ソース電極１１７との間に電界が印加される場合、前記ゲート絶縁膜１２６に隣接する前記下部アモルファスシリコンパターン内にチャンネルが形成される。本実施形態で、前記下部アモルファスシリコンパターンは、前記上部アモルファスシリコンパターンより密な構造を有するので、電子をトラップするダングリングボンドの数が前記上部アモルファスシリコンパターンより少ない。したがって、前記半導体パターン１３７の電気的な特性が向上する。また、前記上部アモルファスシリコンパターンは、前記下部アモルファスシリコンパターンより速い速度で蒸着されるので、工程時間を短縮することができる。
前記ｎ＋アモルファスシリコンパターン１３７ｂは、前記アモルファスシリコンパターン１３７ａ上に互いに離隔され配置された二つのパターンを含む。
前記データライン１３３は、前記ゲート絶縁膜１２６上に配置され、データバリア層１３３ａ、データ導電層１３３ｂ、及びデータ窒化銅層１３３ｃを含む。
前記データバリア層１３３ａは、前記ゲート絶縁膜１２６、前記アモルファスシリコンパターン１３７ａ、及びｎ＋アモルファスシリコンパターン１３７ｂ上に配置される。前記データバリア層１３３ａは、前記ゲート絶縁膜１２６内のシリコンが前記データ導電層１３３ｂ内に拡散され、前記データ導電層１１３ｂの抵抗が増加することを防止する。本実施形態で、前記データバリア層１３３ａは、モリブデン（Ｍｏ）、モリブデン−チタニウム（Ｍｏ−Ｔｉ）合金、モリブデン−タングステン（Ｍｏ−Ｗ）合金、モリブデン−クロム（Ｍｏ−Ｃｒ）合金、モリブデン−ニオブ（Ｍｏ−Ｎｂ）合金などを含む。ここで、前記データバリア層１３３ａの側部に窒化金属を配置することもできる。
前記データ導電層１３３ｂは、前記データバリア層１３３ａ上に配置される。本実施形態で、前記データ導電層１３３ｂは、前記ゲート導電層１３１ｂのように銅または銅合金を含む。したがって、比抵抗や電気的移動性についての説明は重複するので省略する。
前記データ窒化銅層１３３ｃは、前記データ導電層１３３ｂの上面及び側面に配置される。本実施形態で、前記データ窒化銅層１３３ｃは、前記ゲート窒化銅層１３１ｃと同一の窒化銅を含む。ここで、前記データ導電層１３３ｂの上面及び側面にデータ水素化銅層を形成することもできる。
前記薄膜トランジスタ１５５のソース電極１１７は、前記ｎ＋アモルファスシリコンパターン上に配置される。前記ソース電極１１７は、前記データライン１３３と同一の層から形成され、前記データライン１３３に電気的に接続される。前記ソース電極１１７は、ソースバリアパターン１１７ａ、ソース導電パターン１１７ｂ、及びソース窒化銅パターン１１７ｃを含む。
前記ソースバリアパターン１１７ａは、前記ｎ＋アモルファスシリコンパターン上に配置され、前記データライン１３３の前記データバリア層１３３ａと同一の物質を含む。本実施形態で、前記ソースバリアパターン１１７ａは、モリブデン（Ｍｏ）、モリブデン−チタニウム（Ｍｏ−Ｔｉ）合金、モリブデン−タングステン（Ｍｏ−Ｗ）合金、モリブデン−クロム（Ｍｏ−Ｃｒ）合金などのような導電性物質を含む。
前記ソース導電パターン１１７ｂは、前記ソースバリアパターン１１７ａ上に配置され、前記データライン１３３の前記データ導電層１３３ｂと同一の物質を含む。
前記ソース窒化銅パターン１１７ｃは、前記ソース導電パターン１１７ｂの上面及び側面に配置され、前記データライン１３３の前記データ窒化銅層１３３ｃと同一の物質を含む。
前記薄膜トランジスタ１５５のドレイン電極１１９は、前記ｎ＋アモルファスシリコンパターンの残りの一つの上に配置される。前記ドレイン電極１１９は、前記データライン１３３と同一の層から形成され、前記画素電極１１２と電気的に接続される。前記ドレイン電極１１９は、ドレインバリアパターン１１９ａ、ドレイン導電パターン１１９ｂ及びドレイン窒化銅パターン１１９ｃを含む。
前記ドレインバリアパターン１１９ａは、前記ｎ＋アモルファスシリコンパターンの前記残りの一つの上に配置され、前記データライン１３３の前記データバリア層１１７ａと同一の導電性物質を含む。
前記ドレイン導電パターン１１９ｂは、前記ドレインバリアパターン１１９ａ上に配置され、前記データライン１３３の前記データ導電層１３３ｂと同一の物質を含む。
前記ドレイン窒化銅パターン１１９ｃは、前記ドレイン導電パターン１１９ｂの上面及び側面に配置され、前記データライン１３３の前記データ窒化銅層１３３ｃと同一の物質を含む。
前記保護絶縁膜１１６は、前記ゲート絶縁膜１２６上に配置され、前記半導体パターン１３７、前記データライン１３３、前記ソース電極１１７、及び前記ドレイン電極１１９をカバーする。本実施形態で、前記保護絶縁膜１１６は窒化シリコンを含む。ここで、前記保護絶縁膜１１６が低密度窒化シリコン層及び高密度窒化シリコン層の積層構造を有することもできる。前記保護絶縁膜１１６は、前記ドレイン電極１１９を部分露出するコンタクトホール１５１を含む。
前記画素電極１１２は、前記保護絶縁膜１１６上に配置され、前記コンタクトホール１５１を通じて前記ドレイン電極１１９に電気的に接続される。前記画素電極１１２は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アモルファスインジウムスズ酸化物（ａ−ＩＴＯ）などの透明な導電性物質を含む。
前記のような本実施形態によると、前記ゲートライン１３１、前記ゲート電極１１８、前記データライン１３３、前記ソース電極１１７、及び前記ドレイン電極１１９がそれぞれ前記ゲート窒化銅ライン１３１ｃ、前記ゲート窒化銅パターン１１８ｃ、前記データ窒化銅ライン１３３ｃ、前記ソース窒化銅パターン１１７ｃ及び前記ドレイン窒化銅パターン１１９ｃを含み、不良が減少する。また、前記ゲート絶縁膜１２６が三層構造を有するので、工程時間が短縮され、前記アモルファスシリコンパターン１３７ａの電気的な特性が向上する。
図５乃至図１９は、前記図１に示したアレイ基板の製造方法を示す図である。
図１及び図５を参照すると、前記絶縁基板１２０上に原始ゲートバリア層１４１及び原始ゲート導電層１４２を順次形成する。ここで、前記原始ゲート導電層１４２上にスパッタリング工程を通じて窒化銅層（図示せず）を蒸着することもできる。その後、前記原始ゲート導電層１４２上にゲートフォトレジストフィルム１４３を含む。
その後、ゲートマスク１７１を用いて前記ゲートフォトレジストフィルム１４３を露光する。前記ゲートマスク１７１は、遮光部１７１ａ及び透明部１７１ｂを含む。前記遮光部１７１ａは、前記ゲートライン１３１及び前記ゲート電極１１８に対応する。
図１及び図６を参照すると、前記露光されたゲートフォトレジストフィルム１４３を現像し、前記原始ゲート導電層１４２上にゲートフォトレジストパターン１４３ａを形成する。
図１及び図７を参照すると、前記ゲートフォトレジストパターン１４３ａをエッチングマスクに用いて前記原始ゲート導電層１４２及び前記原始ゲート配線バリア層１４１を部分エッチングして、前記絶縁基板１２０上に前記ゲートバリア層１３１ａ、原始ゲート導電層１３１ｄ、前記ゲートバリアパターン１１８ａ及び原始ゲート導電パターン１１８ｄを形成する。その後、前記ゲートフォトレジストパターン１４３ａを前記原始ゲート導電層１３１ｄ及び前記原始ゲート導電パターン１１８ｃから除去する。
図１及び図８を参照すると、前記原始ゲート導電層１３１ｄ、前記ゲートバリア層１３１ａ、前記ゲートバリアパターン１１８ａ及び前記原始ゲート導電パターン１１８ｄが形成された前記絶縁基板１２０上に前記窒化プラズマを注入する。本実施形態で、チャンバ（図示せず）内にアンモニアガス及び窒素ガスを注入（Ｉｎｊｅｃｔ）し、３００Ｗ以上の電力を２０秒以上印加する。
図１及び図９を参照すると、前記原始ゲート導電層１３１ｄの上面及び側面に前記窒化プラズマ（図８の１８８ａ）が注入され、前記ゲートバリア層１３１ａ上に前記ゲート導電層１３１ｂ及び前記ゲート窒化銅層１３１ｃを形成する。また、前記原始ゲート導電パターン１１８ｄの上面及び側面に前記窒化プラズマ１１８ａが注入され、前記ゲートバリアパターン１１８ａ上に前記ゲート導電パターン１１８ｂ及び前記ゲート窒化銅パターン１１８ｃを形成する。
なお、前記窒化プラズマ１１８ａによって前記原始ゲート導電層１３１ｄ及び前記ゲート導電パターン１１８ｄの表面に配置された酸化銅が窒化銅に置換される。前記窒化銅は、前記酸化銅に比べて電気的特性及び工程特性が優秀である。
その後、前記ゲート電極１１８及び前記ゲートライン１３１が形成された前記絶縁基板１２０上に前記シランガス及び前記窒素混合ガスを注入し、化学気相蒸着（ＣＶＤ）を通じて前記ゲート絶縁膜（図２の１２６）を形成する。本実施形態で、前記混合ガスは、前記窒素ガス、前記アンモニアガスなどを含み、前記化学気層蒸着はプラズマ化学気相蒸着（ＰＥＣＶＤ）であってもよい。
図１０乃至図１３は、前記ゲート絶縁膜の形成方法を示す断面図である。
図９及び図１０を参照すると、前記窒素混合ガスに対する前記シランガスの割合が、６．４３体積％以下である第１混合ガスを前記チャンバ内に注入し、所定の電力を印加して、前記ゲート電極１１８及び前記ゲートライン１３１が形成された前記絶縁基板１２０上に低密度窒化シリコンプラズマ１８９ａを印加する。したがって、前記ゲート電極１１８及び前記ゲートライン１３１が形成された前記絶縁基板１２０上に前記低密度窒化シリコンを含む前記第１ゲート絶縁層（図３の１２６ａ）を蒸着する。本実施形態で、前記ゲート絶縁膜１２６は、前記窒化プラズマ処理と同一のチャンバ内で形成される。
前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％以下である第１混合ガスを用いて前記第１ゲート絶縁層１２６ａを蒸着する場合、前記シランガス内のシリコン原子と前記窒素混合ガス内の窒素原子と十分反応する。したがって、前記第１ゲート絶縁層１２６ａは密であり、絶縁特性が優秀である。しかし、前記第１ゲート絶縁層１２６ａの蒸着速度は遅い。
前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％を超過している場合、前記シランガス内の一部シリコン原子が前記窒素原子と反応せず、前記ゲートライン１３１及び前記ゲート電極１１８の銅原子と反応してシリコン銅（Ｓｉｌｉｃｏｎ−Ｃｏｐｐｅｒ；ＣｕＳｉ）を形成する。前記シリコン銅は、後の工程中に前記シリコン原子が前記銅原子から分離して前記ゲートライン１３１及び前記ゲート電極１１８の内部に浸透する。前記シリコン原子が前記ゲートライン１３１及び前記ゲート電極１１８の内部に浸透する場合、前記ゲートライン１３１及び前記ゲート電極１１８の抵抗が増加する。しかし、本実施形態では、前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％以下であるため、前記ゲート窒化銅層１３１ｃ及び前記ゲート窒化銅パターン１１８ｃの窒化銅は、前記シリコン原子と反応しない。
本実施形態で、前記窒素混合ガスに対する前記シランガスの割合は、２．２４％であり、前記チャンバ内に９００Ｗの電力が供給され、前記第１ゲート絶縁層１２６ａは、１０Å以上の厚さを有する。
図９及び図１１を参照すると、前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％以上である第２混合ガスを前記チャンバ内に注入し、所定の電力を印加して、前記第１ゲート絶縁層１２６ａ上に高密度窒化シリコンプラズマ１８９ｂを印加する。したがって、前記第１ゲート絶縁層１２６ａ上に前記高密度窒化シリコンを含む前記第２ゲート絶縁層（図３の１２６ｂ）を蒸着する。本実施形態では、前記第１及び第２ゲート絶縁層（１２６ａ，１２６ｂ）は、同一のチャンバ内で形成される。
前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％を超過している第２混合ガスを用いて前記第２ゲート絶縁層１２６ｂを蒸着する場合、前記シランガス内のシリコン原子が前記窒素混合ガス内の窒素原子と十分反応しない。したがって、前記第２ゲート絶縁層１２６ｂはゆるく、絶縁特性が不良である。しかし、前記第２ゲート絶縁層１２６ｂの蒸着速度は、前記第１ゲート絶縁層１２６ａの蒸着速度より速い。
本実施形態では、前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％以上であっても、前記第１ゲート絶縁層１２６ａが前記ゲート電極１１８及び前記ゲートライン１３１を保護し、前記シリコン原子が前記ゲートライン１３１及び前記ゲート電極１１８内部に浸透することを防止する。
本実施形態で、前記窒素混合ガスに対する前記シランガスの割合は、６．４３体積％であり、前記チャンバ内に１２００Ｗの電力が供給される。
図９及び図１２を参照すると、前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％以下である第３混合ガスを前記チャンバ内に注入し、所定の電力を印加して、前記第２ゲート絶縁層１２６ｂ上に低密度窒化シリコンプラズマ１８９ｃを印加する。したがって、前記第２ゲート絶縁層１２６ｂ上に前記低密度窒化シリコンを含む前記第３ゲート絶縁層（図３の１２６ｃ）を蒸着する。
前記窒素混合ガスに対する前記シランガスの割合が６．４３体積％以下である第３混合ガスを用いて前記第３ゲート絶縁層１２６ｃを蒸着する場合、前記第３ゲート絶縁層１２６ｃは密であり、絶縁特性が優秀である。しかし、前記第３ゲート絶縁層１２６ｃの蒸着速度は、前記第２ゲート絶縁層１２６ｂの蒸着速度より遅い。
本実施形態で、前記窒素混合ガスに対する前記シランガスの割合は、２．２４体積％であり、前記チャンバ内に９００Ｗの電力が供給される。
図１３及び図１４を参照すると、前記ゲート電極１１８及び前記ゲートライン１３１の形成された前記絶縁基板１２０上に前記第１ゲート絶縁層１２６ａ、前記第２ゲート絶縁層１２６ｂ及び前記第３ゲート絶縁層１２６ｃを含む前記ゲート絶縁膜１２６が形成される。
図１５を参照すると、前記ゲート絶縁膜１２６上に下部アモルファスシリコン層（図示せず）及び前記下部アモルファスシリコン層より膜質がゆるい上部アモルファスシリコン層（図示せず）を順次蒸着する。
前記下部アモルファスシリコン層は、低い電力で遅い速度で蒸着され、膜質が密であり、電気的特性が優秀である。前記上部アモルファスシリコン層は、高い電極で前記下部アモルファスシリコン層より速く蒸着され、前記下部アモルファスシリコン層より膜質がゆるい。例えば、前記下部アモルファスシリコン層は、１５０Ｗの電力で形成され、前記上部アモルファスシリコン層は、３００Ｗの電力で形成される。したがって、前記ゲート絶縁膜１２６上に前記下部アモルファスシリコン層及び前記上部アモルファスシリコン層を有するアモルファスシリコン層が形成される。
その後、前記アモルファスシリコン層の表面にｎ＋不純物を注入してｎ＋アモルファスシリコン層（図示せず）を形成する。
続いて、前記ｎ＋アモルファスシリコンパターン１３７ｃ及び前記アモルファスシリコンパターン１３７ａを形成する。
図１６を参照すると、前記原始ｎ＋アモルファスシリコンパターン１３７ｃ及び前記アモルファスシリコンパターン１３７ａの形成された前記ゲート絶縁膜１２６上に原始データバリア層（図示せず）及び原始データ導電層（図示せず）を順次形成する。ここで、前記原始データ導電層上にスパッタリング工程を通じて窒化銅層（図示せず）を蒸着することもできる。その後、前記原始データ導電層上にデータフォトレジストフィルム（図示せず）を形成する。
その後、データマスク（図示せず）を用いるフォトリソグラフィ工程を通じて、前記原始データバリア層及び前記原始データ導電層を部分エッチングして前記データバリア層１３３ａ、原始データ導電層１３３ｂ、前記ソースバリアパターン１１７ａ、原始ソース導電パターン１１７ｂ、前記ドレインバリアパターン１１９ａ及び原始ドレイン導電パターン１１９ｂを形成する。
その後、前記原始ｎ＋アモルファスシリコンパターン１３７ｃ、前記アモルファスシリコンパターン１３７ａ、前記データバリア層１３３ａ、原始データ導電層１３３ｂ、前記ソースバリアパターン１１７ａ、原始ソース導電パターン１１７ｂ、前記ドレインバリアパターン１１９ａ及び原始ドレイン導電パターン１１９ｂが形成された前記ゲート絶縁膜１２６上に前記窒化プラズマ１８８ｂを注入する。
図１６及び図１７を参照すると、前記原始データ導電層１３３ｂ、前記原始ソース導電パターン１１７ｂ及び前記原始ドレイン導電パターン１１９ｂの上面及び側面に前記窒化プラズマ１８８ｂが注入され、前記データ導電層１３３ｂ、前記データ窒化銅層１３３ｃ、前記ソース導電パターン１１７ｂ、前記ソース窒化銅パターン１１７ｃ、前記ドレイン導電パターン１１９ｂ及び前記ドレイン窒化銅パターン１１９ｃが形成される。例えば、チャンバ（図示せず）内にアンモニアガス及び窒素ガスを注入し、３００Ｗ以上の電力を２０秒以上供給する。
図１７を参照すると、続いて前記ソース電極１１７及び前記ドレイン電極１１９をエッチングマスクに用いて、前記ソース電極１１７と前記ドレイン電極１１９との間に配置された前記ｎ＋原始アモルファスシリコンパターン（図１６の１３７ｃ）を部分エッチングして前記ｎ＋アモルファスシリコンパターン１３７ｂ及び前記アモルファスシリコンパターン１３７ａを有する前記半導体パターン１３７を形成する。
前記データ窒化銅層１３３ｃ、前記ソース窒化銅パターン１１７ｃ及び前記ドレイン窒化銅パターン１１９ｃは、前記ｎ＋原始アモルファスシリコンパターン１３７ｃをエッチングするエッチング液から、前記データライン１３３、前記ソース電極１１７及び前記ドレイン電極１１９を保護する。
本実施形態では、２枚のフォトマスクを用いて前記半導体パターン１３７、前記データライン１３３、前記ソース電極１１７、及び前記ドレイン電極１１９を形成したが、他の実施形態で、１枚のフォトマスクを用いて半導体パターン、データライン、ソース電極、及びドレイン電極を形成することもできる。
図１８を参照すると、続いて前記ゲート絶縁膜１２６上に前記半導体パターン１３７、前記データライン１３３、前記ソース電極１１７、及び前記ドレイン電極１１９をカバーする前記保護絶縁膜１１６を形成する。本実施形態で、前記ゲート絶縁膜１２６上に前記シランガス及び前記窒素混合ガスを注入し、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）を通じて前記保護絶縁膜１１６を形成する。
本実施形態で、前記保護絶縁膜１１６は、第１保護絶縁層（図示せず）及び前記第１保護絶縁層上に配置される第２保護絶縁層（図示せず）を含む。
前記第１保護絶縁層は、前記低密度窒化シリコンを含む。前記低密度窒化シリコンの形成方法は、図１０と同一であるので、詳細な説明は省略する。
前記第２保護絶縁層は、前記高密度窒化シリコンを含む。前記高密度窒化シリコンの形成方法は、図１１と同一であるので、詳細な説明を省略する。
本実施形態では、前記保護絶縁膜１１６が前記第１保護絶縁層、及び前記第２保護絶縁層を含む。他の実施形態で、前記保護絶縁膜が単一層を含むか、あるいは３層以上の層を含むこともできる。
図１９を参照すると、前記保護絶縁膜１１６を部分エッチングして前記ドレイン電極１１９の一部を露出する前記コンタクトホール１５１を形成する。ここで、前記画素電極１１２が形成された後、前記ドレイン電極１１９に対応する前記画素電極１１２上にレーザーを照射して前記コンタクトホール１５１を形成することもできる。
その後、前記コンタクトホール１５１が形成された前記保護絶縁膜１１６上に前記ドレイン電極１１９と電気的に接続される前記画素電極１１２を形成する。
前記のような本発明の実施形態によると、前記ゲートライン１３１、前記ゲート電極１１８、前記データライン１３３、前記ソース電極１１７、及び前記ドレイン電極１１９の上部を保護するための別途の保護層を形成する必要がないので、工程時間が短縮される。
また、窒化銅層で、前記データライン１３３、前記ソース電極１１７、及び前記ドレイン電極１１９の側面をカバーでき、前記原始ｎ＋アモルファスシリコンパターン１３７ｃをエッチングするエッチング液によって前記データライン１３３、前記ソース電極１１７及び前記ドレイン電極１１９がエッチングされることを防止できる。
実験例
本実験例で、原始ゲート導電パターン（図８の１８８ｄ）に窒化プラズマ処理をし、前記原始ゲート導電パターン１８８ｄ上に低密度窒化シリコン及び高密度窒化シリコンを含む積層構造のゲート絶縁膜を蒸着した。前記窒化プラズマまたは前記水素プラズマ処理は、６００Ｗの電力で２０秒間行われた。前記低密度窒化シリコンは、窒素混合ガスに対するシランガスの割合が２．２４体積％である混合ガスに９００Ｗの電力を供給して形成し、前記高密度窒化シリコンは、窒素混合ガスに対するシランガスの割合が６．４３体積％である混合ガスに１２００Ｗの電力を供給して形成した。
前記窒化プラズマ処理の後、第１低密度窒化シリコン層、高密度窒化シリコン層、及び第２低密度窒化シリコン層を順次形成する場合、ゲートラインの比抵抗は２．１μΩｃｍ〜２．３μΩｃｍであった。
他の実施例で、前記水素プラズマ処理を経た後、第１低密度窒化シリコン層、高密度窒化シリコン層、及び第２低密度窒化シリコン層を順次形成する場合、ゲートラインの比抵抗は、２．５μΩｃｍ〜２．８μΩｃｍであった。
さらに他の実施例で、前記窒化プラズマ処理を経た後、高密度窒化シリコン層及び低密度窒化シリコン層を順次形成する場合、ゲートラインの比抵抗は２．９μΩｃｍ〜３．０μΩｃｍであった。
さらに他の実施例で、前記水素プラズマ処理を経た後、高密度窒化シリコン層及び低密度シリコン層を順次形成する場合、ゲートラインの比抵抗は３．０μΩｃｍ〜３．１μΩｃｍであった。
したがって、前記窒化プラズマ処理を経た後、前記第１低密度窒化シリコン層、前記高密度窒化シリコン層、及び前記第２低密度窒化シリコン層を順次形成する場合、前記ゲートラインの比抵抗がもっとも低かった。
図２０は、本発明の一実施形態による表示装置を示す断面図である。
図２０を参照すると、前記表示装置は、アレイ基板１８０、対向基板１７０、及び液晶層１０８を含む。本実施形態で、前記アレイ基板１８０は、図１〜図４に示したアレイ基板と同一であるので、同一な図面符号について詳細な説明を省略する。
前記対向基板１７０は、対向絶縁基板１００、ブラックマトリクス１０２、カラーフィルタ１０４、及び共通電極１０６を含む。
前記対向絶縁基板１００は、ガラス、石英などのような透明な絶縁物質を含む。ここで、前記対向絶縁基板１００が透明な合成樹脂を含んでもよい。
前記ブラックマトリクス１０２は、前記対向絶縁基板１００上に配置され、液晶が制御不可能な領域に入射される光を遮断する。
前記カラーフィルタ基板１０４は、前記ブラックマトリクス１０２が形成された前記対向絶縁基板１００上に配置され、所定の波長を有する光のみを選択的に透過させる。前記カラーフィルタ１０４は、前記アレイ基板１８０の画素電極１１２に対応する。
前記共通電極１０６は、前記ブラックマトリクス１０２及び前記カラーフィルタ１０４が形成された前記対向絶縁基板１００上に形成される。前記共通電極１０６は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アモルファスインジウムスズ酸化物（ａ−ＩＴＯ）などのような透明な導電性物質を含む。
前記アレイ基板１８０と前記対向基板１７０との間にスペーサ（図示せず）が配置され、前記アレイ基板１８０と前記対向基板１７０との距離を維持する。
前記液晶層１０８は、前記アレイ基板１８０と前記対向基板１７０との間に介在される。前記液晶層１０８内の液晶は、前記共通電極１０６と前記画素電極１１２との間に印加された電界によって配列が変更される。したがって、前記液晶層１０８の光透過度が変わって画像が表示される。
シラント（図示せず）は、前記アレイ基板１８０と前記対向基板１７０との間で前記液晶層１０８を密封する。
前記のような本実施形態によると、前記アレイ基板１８０の不良が減少し製造工程が単純になるので、前記表示装置の画質が向上し、製造コストが減少する。
図２１は、本発明の他の実施形態によるアレイ基板を示す断面図である。本実施形態で、ゲートライン、ゲート電極、データライン、ソース電極、及びドレイン電極を除いた構成要素は、図１乃至図４と同一であるので、同一の構成要素に対する重複される説明は省略する。
図２１を参照すると、前記ゲートライン１１３１は、絶縁基板１２０上に配置され、ゲートバリア層１１３１ａ、ゲート導電層１１３１ｂ、及びゲート窒化銅１１３１ｃを含む。
前記ゲートバリア層１１３１ａは、前記絶縁基板１２０上に配置され、前記ゲート導電層１１３１ａと前記絶縁基板１２０との接着力を増加させる。
前記ゲート導電層１１３１ｂは、前記ゲートバリア層１１３１ａ上に配置される。前記ゲート導電層１１３１ｂは、銅または銅合金を含む。
前記ゲート窒化銅層１１３１ｃは、前記ゲート導電層１１３１ｂの上面に配置され、ゲート絶縁膜１２６内のシリコンが前記ゲート導電層１１３１ｂ内の銅と結合することを防止する。前記ゲート窒化銅層１１３１ｃは、窒化銅を含む。本実施形態で、前記ゲート窒化銅層１１３１ｃは、窒素雰囲気で銅スパッタリング工程を通じて形成される。
薄膜トランジスタ１１５５のゲート電極１１１８は、前記絶縁基板１２０上に配置される。前記ゲート電極１１１８は、前記ゲートライン１１３１と同一の層から形成され、ゲートバリアパターン１１１８ａ、ゲート導電パターン１１１８ｂ及びゲート窒化銅パターン１１１８ｃを含む。
前記ゲートバリアパターン１１１８ａは、前記絶縁基板１２０上に配置され、前記ゲートライン１１３１の前記ゲートバリア層１１３１ａと同一の物質を含む。
前記ゲート導電パターン１１１８ｂは、前記ゲートバリアパターン１１１８ａ上に配置され、前記ゲートライン１１３１の前記ゲート導電層１１３１ｂと同一の物質を含む。
前記ゲート窒化銅パターン１１１８ｃは、前記ゲート導電パターン１１１８ｂの上面に配置され、前記ゲートライン１１３１の前記ゲート窒化銅層１１３１ｃと同一の物質を含む。
前記データライン１１３３は、ゲート絶縁膜１２６上に配置され、データバリア層１１３３ａ、データ導電層１１３３ｂ、及びデータ窒化銅層１１３３ｃを含む。
前記データライン１１３３ａは、ゲート絶縁膜１２６、アモルファスシリコンパターン１３７ａ及びｎ＋アモルファスシリコンパターン１３７ｂ上に配置される。前記データバリア層１１３３ａは、前記ゲート絶縁膜１２６内のシリコンが前記データ導電層１１３３ｂ内に拡散されることを防止する。
前記データ導電層１１３３ｂは、前記データバリア層１１３３ａ上に配置される。本実施形態で、前記データ導電層１１３３ｂは、前記ゲート導電層１１３１ｂのように銅または銅合金を含む。したがって、比抵抗や電気的移動性についての説明は重複するので省略する。
前記データ窒化銅層１１３３ｃは、前記データ導電層１１３３ｂの上面に配置される。本実施形態で、前記データ窒化銅層１１３３ｃは、前記ゲート窒化銅層１１３１ｃと同一の物質を含む。
前記薄膜トランジスタ１１５５のソース電極１１１７は、前記ｎ＋アモルファスシリコンパターンのいずれかの上に配置される。前記ソース電極１１１７は、前記データライン１１３３と同一の層から形成され、前記データライン１１３３に電気的に接続される。前記ソース電極１１１７は、ソースバリアパターン１１１７ａ、ソース導電パターン１１１７ｂ、及びソース窒化銅パターン１１１７ｃを含む。
前記ソースバリアパターン１１１７ａは、前記ｎ＋アモルファスシリコンパターンの前記いずれかの上に配置され、前記データライン１１３３の前記データバリア層１１１７ａと同一の物質を含む。
前記ソース導電パターン１１１７ｂは、前記ソースバリアパターン１１１７ａ上に配置され、前記データライン１１３３の前記データ導電層１１３３ｂと同一の物質を含む。
前記ソース窒化銅パターン１１１７ｃは、前記ソース導電パターン１１１７ｂの上面に配置され、前記データライン１１３３の前記データ窒化銅層１１３３ｃと同一の物質を含む。
前記薄膜トランジスタ１１５５のドレイン電極１１１９は、前記ｎ＋アモルファスシリコンパターンの残りの一つの上に配置される。前記ドレイン電極１１１９は、前記データライン１１３３と同一の層から形成され、画素電極１１１２と電気的に接続される。前記ドレイン電極１１１９は、ドレインバリアパターン１１１９ａ、ドレイン導電パターン１１１９ｂ、及びドレイン窒化銅パターン１１１９ｃを含む。
前記ドレインバリアパターン１１１９ａは、前記ｎ＋アモルファスシリコンパターンの残りの一つの上に配置され、前記データライン１１３３の前記データバリア層１１１７ａと同一の導電性物質を含む。
前記ドレイン導電パターン１１１９ｂは、前記ドレインバリアパターン１１１９ａ上に配置され、前記データライン１１３３の前記データ導電層１１３３ｂと同一の物質を含む。
前記ドレイン窒化銅パターン１１１９ｃは、前記ドレイン導電パターン１１１９ｂの上面に配置され、前記データライン１１３３の前記データ窒化銅層１１３３ｃと同一の物質を含む。
図２２乃至図２６は、前記図２１に示したアレイ基板の製造方法を示す断面図である。本実施形態で、ゲートライン、ゲート電極、データライン、ソース電極、及びドレイン電極を形成する段階を除いた残りの構成要素は、図５乃至図１９と同一であるので、同一の構成要素についての重複する説明は省略する。
図２１及び図２２を参照すると、前記絶縁基板１２０上に原始ゲートバリア層１１４１及び原始ゲート導電層１１４２を順次形成する。その後、前記原始ゲート導電層１１４２上にスパッタリング工程を通じて原始ゲート窒化銅層１１４４を蒸着する。その後、前記原始ゲート窒化銅層１１４４上にゲートフォトレジストフィルム１１４３を形成する。
その後、ゲートマスク１１７１を用いて前記ゲートフォトレジストフィルム１１４３を露光する。前記ゲートマスク１１７１は、遮光部１１７１ａ及び透明部１１７１ｂを含む。前記遮光部１１７１ａは、前記ゲートライン１１３１及び前記ゲート電極１１１８に対応する。
図２３を参照すると、前記露光されたゲートフォトレジストフィルム１１４３を現像し、前記原始ゲート窒化銅層１１４４上にゲートフォトレジストパターン１１４３ａを形成する。
その後、前記ゲートフォトレジストパターン１１４３ａをエッチングマスクに用いて前記原始ゲート導電層１１４２、前記原始ゲートバリア層１１４１、及び前記原始ゲート窒化銅層１１４４を部分エッチングして前記絶縁基板１２０上に前記ゲートライン１１３１及び前記ゲート電極１１１８を形成する。
前記ゲートライン１１３１の前記ゲート窒化銅層１１３１ｃは、前記ゲート導電層１１３１ｂの銅とエッチング速度がほぼ同じであるので、エッチング不良が減少する。例えば、ゲート導電層上にモリブデン層（図示せず）が形成される場合、前記モリブデン層上が前記ゲート導電層よりエッチングしすぎて前記ゲート導電層の上面が部分的に露出されるおそれがある。しかし、本実施形態では、前記ゲート窒化銅層１１３１ｃが、前記ゲート導電層１１３１ｂとほぼ同じエッチング速度を有するので、前記ゲートライン１１３１のエッチングプロファイルが向上する。
その後、前記ゲートフォトレジストパターン１１４３ａを前記ゲートライン１１３１及び前記ゲート電極１１１８から除去する。
図２４を参照すると、前記絶縁基板１２０上にゲート絶縁膜１２６を形成して前記ゲートライン１１３１及び前記ゲート電極１１１８をカバーする。
その後、前記ゲート電極１１１８に対応する前記ゲート絶縁膜１２６上にアモルファスシリコンパターン１３７ａ及び前記アモルファスシリコンパターン１３７ａ上に配置された原始ｎ＋アモルファスシリコンパターン１３７ｃを形成する。
図２５を参照すると、前記アモルファスシリコンパターン１３７ａ及び前記原始ｎ＋アモルファスシリコンパターン（図２４の１３７ｃ）が形成された前記ゲート絶縁膜１２６上に原始データバリア層（図示せず）及び原始データ導電層（図示せず）を順次形成する。その後、前記原始データ導電層上にスパッタリング工程を通じて原始データ窒化銅層（図示せず）を蒸着する。その後、前記原始デー窒化銅層上にデータフォトレジストフィルム（図示せず）を形成する。
その後、データマスク（図示せず）を用いるフォトリソグラフィ工程を通じて、前記原始データバリア層、前記原始データ導電層及び前記原始データ窒化銅層を部分エッチングして前記データライン１１３３、前記ソース電極１１１７及び前記ドレイン電極１１１９を形成する。ここで、前記データライン１１３３、前記ソース電極１１１７、及び前記ドレイン電極１１１９上に窒化プラズマを注入して前記データライン１１３３の前記データ導電層１１３３ｂ、前記ソース電極１１１７の前記ソース導電パターン１１１７ｂ及び前記ドレイン電極１１１９の前記ドレイン導電パターン１１１９ｂの側面に窒化銅層（図示せず）を形成することもできる。
続いて、前記ソース電極１１１７及び前記ドレイン電極１１１９をエッチングマスクに用いて、前記ソース電極１１１７と前記ドレイン電極１１１９との間に配置された前記ｎ＋原始アモルファスシリコンパターン（図２４の１３７ｃ）を部分エッチングして前記アモルファスシリコンパターン１３７ａが部分的に露出される。
図２６を参照すると、続いて前記ゲート絶縁膜１２６上に保護絶縁膜１１６を形成して、前記半導体パターン１３７、前記データライン１１３３、前記ソース電極１１１７、及び前記ドレイン電極１１１９をカバーする。その後、前記保護絶縁膜１１６を部分エッチングして前記ドレイン電極１１１９の一部を露出するコンタクトホール１５１を形成する。
続いて、前記コンタクトホール１５１の形成された保護絶縁膜１１６上に前記ドレイン電極１１１９と電気的に接続される前記画素電極１１２を形成する。
前記のような本発明の実施形態によると、前記ゲートライン１１３１、前記ゲート電極１１１８、前記データライン１１３３、前記ソース電極１１１７及び前記ドレイン電極１１１９が銅とエッチング速度がほぼ同一である窒化銅保護層を含めてエッチングプロファイルが向上する。したがって、前記アレイ基板の不良が減少する。
図２７は、本発明の他の実施形態によるアレイ基板を示す断面図である。本実施形態で、データライン、ソース電極、及びドレイン電極を除いた残りの構成要素は、図２１と同一であるので、同一の構成要素に対する重複する説明は省略する。
図２７を参照すると、前記データライン５３３は、データバリア層５３３ａ、データ導電層５３３ｂ、データ窒化銅層５３３ｃ、及び側面窒化銅層５３３ｄを含む。
前記データ窒化銅層５３３ｃは、前記データ導電層５３３ｂの上面に配置される。
前記側面窒化銅層５３３ｄは、前記データ導電層５３３ｂの側面に配置され、後のｎ＋アモルファスシリコンパターン１３７ｂを形成するエッチング工程にて前記データライン５３３を保護する。
前記ソース電極５１７ｃは、前記データライン５３３と同一層から形成され、ソースバリアパターン５１７ａ、ソース導電パターン５１７ｂ、ソース窒化銅パターン５１７ｃ及び第１側面窒化銅パターン５１７ｄを含む。
前記ソース窒化銅パターン５１７ｃは、前記ソース導電パターン５１７ｂの上面に配置される。
前記第１側面窒化銅パターン５１７ｄは、前記ソース導電パターン５１７ｂの側面に配置され、前記ｎ＋アモルファスシリコンパターン１３７ｂを形成するエッチング工程にて前記ソース電極５１７を保護する。
前記ドレイン電極５１９は、前記データライン５３３と同一の層から形成され、ドレインバリアパターン５１９ａ、ドレイン導電パターン５１９ｂ、ドレイン窒化銅パターン５１９ｃ及び第２側面窒化銅パターン５１９ｄを含む。
前記ドレイン窒化銅パターン５１９ｃは、前記ドレイン導電パターン５１９ｂの上面に配置される。
前記第２側面窒化銅パターン５１９ｄは、前記ドレイン導電パターン５１９ｂの側面に配置され、前記ｎ＋アモルファスシリコンパターン１３７ｂを形成するエッチング工程にて前記ソース電極５１９を保護する。
本実施形態で、前記データ窒化銅層５３３ｃ、前記ソース窒化銅パターン５１７ｃ及び前記ドレイン窒化銅パターン５１９ｃは、図２５に示したスパッタリング方法を用いて形成され、前記側面窒化銅層５３３ｄ、前記第１側面窒化銅パターン５１７ｄ及び前記第２側面窒化銅パターン５１９ｄは、図１６に示した窒化プラズマを用いて形成される。ここで、前記窒化プラズマのみを用いて前記データライン５３３、前記ソース電極５１７、及び前記ドレイン電極５１９の上面及び側面を窒化銅層にカバーすることもできる。
前記のような本実施形態によると、エッチング不良が減少して収率が向上する。
図２８は、本発明の他の実施形態によるアレイ基板を示す断面図である。
図２８を参照すると、前記アレイ基板は、絶縁基板２２０、データライン２３３、ゲートライン２３１、薄膜トランジスタ２５５、ゲート絶縁膜２２６、保護絶縁膜２１６、及び画素電極２１２を含む。
前記データライン２３３は、データバリア層２２３ａ、データ導電層２３３ｂ、及びデータ窒化銅層２３３ｃを含む。前記データバリア層２３３ａは、前記絶縁基板２２０上に配置され、前記データ導電層２３３ｂは、前記データバリア層２３３ａ上に配置される。前記データ窒化銅層２３３ｃは、前記データ導電層２３３ｂの上面及び側面上に配置される。
前記薄膜トランジスタ２５５のソース電極２１７は、前記データライン２３３と同一の層から形成され、前記データライン２３３と電気的に接続される。
前記ソース電極２１７は、ソースバリアパターン２１７ａ、ソース導電パターン２１７ｂ、及びソース窒化銅パターン２１７ｃを含む。前記ソース窒化銅パターン２１７ｃは、前記ソース導電パターン２１７ｂの上面及び側面上に配置される。
前記薄膜トランジスタ２５５のドレイン電極２１９は、前記データライン２３３と同一の層から形成され、前記ソース電極２１７と離隔されて配置される。
前記ドレイン電極２１９は、ドレインバリアパターン２１９ａ、ドレイン導電パターン２１９ｂ、及びドレイン窒化銅パターン２１９ｃを含む。前記ドレイン窒化銅パターン２１９ｃは、前記ドレイン導電パターン２１９ｂの上面及び側面上に配置される。
前記薄膜トランジスタ２５５の半導体パターン２３７は、前記ソース電極２１７と前記ドレイン電極２１９との間に配置され、ｎ＋アモルファスシリコンパターン２３７ｂ及びアモルファスシリコンパターン２３７ａを含む。前記ｎ＋アモルファスシリコンパターン２３７ｂは、前記ソース電極２１７及び前記ドレイン電極２１９上に配置された二つのパターンを含む。前記アモルファスシリコンパターン２３４ａは、前記ｎ＋アモルファスシリコンパターン２３７ｂ、及び前記ソース電極２１７と前記ドレイン電極２１９との間の絶縁基板２２０上に配置される。
前記ゲート絶縁膜２２６は、前記絶縁基板２２０上に配置され、前記データライン２３３、前記ソース電極２１７、前記ドレイン電極２１９及び前記半導体パターン２３７をカバーする。前記ゲート絶縁膜２２６は、前記ドレイン電極２１９を部分的に露出するコンタクトホール２５１を含む。
前記薄膜トランジスタ２５５のゲート電極２１８は、前記半導体パターン２３７に対応する前記ゲート絶縁膜２２６上に配置され、ゲートバリアパターン２１８ａ、ゲート導電パターン２１８ｂ及びゲート窒化銅パターン２１８ｃを含む。前記ゲート窒化銅パターン２１８ｃは、前記ゲート導電パターン２１８ｂの上面及び側面上に配置される。
前記ゲートライン２３１は、前記ゲート電極２１８と同一の層から形成され、前記ゲート電極２１８に電気的に接続される。
前記ゲートライン２３１は、ゲートバリア層２３１ａ、ゲート導電層２３１ｂ及びゲート窒化銅層２３１ａ上に配置され、前記ゲート窒化銅層２３１ｃは、前記ゲート導電層２３１ｂの上面及び側面上に配置される。
前記保護絶縁膜２１６は、前記ゲート絶縁膜２２６上に配置され前記ゲート電極２１８及び前記ゲートライン２３１をカバーする。前記保護絶縁膜２１６は、前記ゲート絶縁膜２２６を通過する前記コンタクトホール２５１を通じて前記ドレイン電極２１９を部分的に露出する。
前記画素電極２１２は、前記保護絶縁膜２１６上に配置され、前記コンタクトホール２５１を通じて前記ドレイン電極２１９に電気的に接続される。
前記のような本実施形態によると、前記絶縁基板２２０上に配置された前記データライン２３３及び前記ゲート絶縁膜２２６上に配置された前記ゲートライン２３１の抵抗が減少して前記アレイ基板を含む表示装置の画質が向上する。
図２９は、本発明の他の実施形態による表示装置を示す断面図である。
図２９を参照すると、前記表示装置は、絶縁基板３２０、ブラックマトリクス３０２、ゲートライン３３１、データライン（図示せず）、駆動電圧ライン３３３、駆動トランジスタ３５５、スイッチングトランジスタ（図示せず）、ゲート絶縁膜３２６、保護絶縁膜３１６、カラーフィルタ３０４、画素電極３１２、有機電界発光層３０８、対向電極３０６、及び上部保護膜３０５を含む。
前記ブラックマトリクス３０２は、前記絶縁基板３２０上に形成され光を遮断し、マトリクス液状に配列された複数個の開口部３４８を含む。
前記ゲートライン３３１は、前記ブラックマトリクス３０２上に配置され、ゲートバリア層３３１ａ、ゲート導電層３３１ｂ、及びゲート窒化銅層３３１ｃを含む。前記ゲート導電層３３１ｂは、前記ゲートバリア層３３１ａ上に配置され、前記ゲート窒化銅層３３１ｃは、前記ゲート導電層３３１ｂの上面及び側面上に配置される。前記ゲートライン３３１は、前記スイッチングトランジスタのゲート電極（図示せず）に電気的に接続される。
前記駆動トランジスタ３５５のゲート電極３１８は、前記ゲートライン３３１と同一の層から形成され、前記スイッチングトランジスタのドレイン電極（図示せず）に電気的に接続される。前記ゲート電極３１８は、ゲートバリアパターン３１８ａ、ゲート導電パターン３１８ｂ、及びゲート窒化銅パターン３１８ｃを含む。前記ゲート窒化銅パターン３１８ｃは、前記ゲート導電パターン３１８ｂの上面及び側面上に配置される。
前記ゲート絶縁膜２３６は、前記ブラックマトリクス３０２、前記ゲートライン３３１、及び前記ゲート電極３１８が形成された 前記絶縁基板３２０上に配置される。本実施形態で、前記ゲート絶縁膜３２６は低密度窒化シリコンを含む第１ゲート絶縁層、高密度窒化シリコンを含む第２ゲート絶縁層、及び低密度窒化シリコンを含む第３ゲート絶縁層を含む。
前記駆動トランジスタ３５５の半導体パターン３３７は、前記ゲート電極３１８に対応する前記ゲート絶縁膜３２６上に配置される。前記半導体パターン３３７は、前記アモルファスシリコンパターン３３７ａ及びｎ＋アモルファスシリコンパターン３３７ｂを含む。
前記駆動電圧ライン３３３は、前記ゲート絶縁膜３２６上に配置され、前記駆動電圧ライン３３３は、駆動電圧バリア層３３３ａ、駆動電圧導電層３３３ｂ、及び駆動電圧窒化銅層３３３ｃを含む。前記駆動電圧導電層３３３ｂは、前記駆動電圧バリア層３３３ａ上に配置され、前記駆動電圧窒化銅層３３３ｃは、前記駆動電圧導電層３３３ｂの上面及び側面上に配置される。
前記駆動トランジスタ３５５のソース電極３１７は、前記半導体パターン３３７上に配置され、前記駆動電圧ライン３３３に電気的に接続される。前記ソース電極３１７は、ソースバリアパターン３１７ａ、ソース導電パターン３１７ｂ、及びソース窒化銅パターン３１７ｃを含む。前記ソース窒化銅パターン３１７ｃは、前記ソース導電パターン３１７ｂの上面及び側面上に配置される。
前記駆動トランジスタ３５５のドレイン電極３１９は、前記半導体パターン３３７上に前記ソース電極３１７と離隔されて配置される。前記ドレイン電極３１９は、ドレインバリアパターン３１９ａ、ドレイン導電パターン３１９ｂ、及びドレイン窒化銅パターン３１９ｃを含む。前記ドレイン窒化銅パターン３１９ｃは、前記ドレイン導電パターン３１９ｂの上面及び側面上に配置される。
前記保護絶縁層３１６は、前記ゲート絶縁膜３２６上に配置されて前記駆動トランジスタ３５５、前記スイッチングトランジスタ及び前記駆動電圧ライン３３３をカバーする。
前記カラーフィルタ３０４は、前記保護絶縁層３１６上に配置され所定の波長を有する光のみを選択的に透過させる。ここで、前記カラーフィルタ３０４上にボーバーコーティング層（図示せず）を形成することもできる。前記保護絶縁層３１６及び前記カラーフィルタ３０４は、前記駆動トランジスタ３５５の前記ドレイン電極３１９を部分的に露出するコンタクトホール３５１を含む。
前記画素電極３１２は、前記カラーフィルタ３０４上に配置され、前記コンタクトホール３５１を通じて前記駆動トランジスタ３５５の前記ドレイン電極３１９に電気的に接続される。本実施形態で、前記画素電極３１２は、透明導電性物質を含む。
前記有機電界発光層３０８は、前記カラーフィルタ３０４上に形成され、前記画素電極３１２をカバーする。
前記対向電極３０６は、前記有機電界発光層３０８上に配置される。本実施形態で、前記対向電極３０６は、金属を含む。
前記上部保護膜３０５は、前記対向電極３０６上に形成され前記対向電極３０６を保護する。
前記有機電界発光層３０８を通じて前記画素電極３１２と前記対向電極３０６との間に電流が流れる場合、前記有機電界発光層３０８は、光を発生させる。前記有機電界発光層３０８で発生した光は前記カラーフィルタ３０４を通過して画像を表示する。
前記のような本実施形態によると、前記ゲートライン３３１、前記駆動電圧ライン３３３、及び前記データライン（図示せず）の抵抗が減少して画質が向上する。なお、前記ソース電極３１７及び前記ドレイン電極３１９の側面に形成された窒化銅パターン（３１７ｃ、３１９ｃ）によって前記ソース電極３１７及び前記ドレイン電極３１９のエッチング抵抗性が増加して前記表示装置の不良が減少する。
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
本発明は、表示装置のアレイ基板に利用することができる。
本発明の一実施形態によるアレイ基板を示す平面図である。 前記図１のＩ−Ｉの断面図である。 前記図２部分を拡大した断面図である。 前記図１のＩＩ−ＩＩの断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 図１に示したアレイ基板の製造方法を示す断面図である。 本発明の一実施形態による表示装置を示す断面図である。 本発明の他の実施形態によるアレイ基板を示す断面図である。 図２１に示したアレイ基板の製造方法を示す断面図である。 図２１に示したアレイ基板の製造方法を示す断面図である。 図２１に示したアレイ基板の製造方法を示す断面図である。 図２１に示したアレイ基板の製造方法を示す断面図である。 図２１に示したアレイ基板の製造方法を示す断面図である。 本発明の他の実施形態によるアレイ基板を示す断面図である。 本発明の他の実施形態によるアレイ基板を示す断面図である。 本発明の他の実施形態による表示装置を示す断面図である。
符号の説明
１１２…画素電極、
１１６…保護絶縁膜、
１１７…ソース電極、
１１８…ゲート電極、
１１９…ドレイン電極、
１２０…絶縁基板、
１２６…ゲート絶縁膜、
１３１…ゲートライン、
１３１ａ、１３３ａ…バリア層、
１３３…データライン、
１５１…コンタクトホール、
１５５…薄膜トランジスタ、
１８８ａ、１８８ｂ…窒化プラズマ、
１８９…シラン混合ガス。

Claims (25)

  1. 絶縁基板上に配置されたスイッチング素子と、
    前記絶縁基板上に配置されるバリア層、前記バリア層上に形成された銅または銅合金を含む導電性ライン、前記導電性ラインをカバーする窒化銅膜を含み、前記スイッチング素子と電気的に接続される信号伝送配線と、
    前記スイッチング素子及び前記信号伝送配線をカバーし、前記スイッチング素子のドレイン電極を部分的に露出するコンタクトホールを有する保護絶縁膜と、
    前記絶縁基板上に配置され、前記コンタクトホールを通じて前記スイッチング素子のドレイン電極と電気的に接続される画素電極と、
    を含むことを特徴とするアレイ基板。
  2. 前記窒化銅膜は、前記導電性ラインの上面をさらにカバーすることを特徴とする請求項１に記載のアレイ基板。
  3. 前記窒化銅膜は、前記導電性ラインの上面及び側面をさらにカバーすることを特徴とする請求項１に記載のアレイ基板。
  4. 前記スイッチング素子は、前記絶縁基板上に配置されたゲート電極、前記ゲート電極上に配置されたゲート絶縁膜、前記ゲート絶縁膜上に配置され、前記ドレイン電極に電気的に接続される半導体パターン、及び前記半導体パターン上に前記ドレイン電極に離隔されて配置されたソース電極をさらに含むことを特徴とする請求項１に記載のアレイ基板。
  5. 前記信号伝送配線は、前記ゲート電極には、前記信号伝送配線が電気的に接続されることを特徴とする請求項４に記載のアレイ基板。
  6. 前記ソース電極には、前記信号伝送配線が電気的に接続されることを特徴とする請求項４に記載のアレイ基板。
  7. 前記ソース電極は、前記半導体パターン上に配置されるソースバリアパターンと、前記ソースバリアパターン上に形成された銅または銅合金を含むソース導電性パターンと、前記ソース導電性パターンの上面及び側面をカバーするソース窒化銅パターンを含むことを特徴とする請求項４に記載のアレイ基板。
  8. 前記ドレイン電極は、前記半導体パターン上に配置されるドレインバリアパターンと、前記ドレインバリアパターン上に形成された銅または銅合金を含むドレイン導電性パターンと、前記ドレイン導電性パターンの上面及び側面をカバーするドレイン窒化銅パターンを含むことを特徴とする請求項４に記載のアレイ基板。
  9. 前記スイッチング素子は、前記絶縁基板上に前記ドレイン電極に離隔されて配置されたソース電極、前記ソース電極と前記ドレイン電極との間に配置された半導体パターン、前記ソース電極、前記ドレイン電極、及び前記半導体パターンをカバーするゲート絶縁膜、及び前記ゲート絶縁膜上に前記半導体パターンに対応して配置されたゲート電極をさらに含むことを特徴とする請求項１に記載のアレイ基板。
  10. 前記スイッチング素子の前記ドレイン電極と前記画素電極との間に配置され、駆動信号を前記画素電極に印加する駆動素子、前記画素電極上に配置される有機電界発光層、及び前記有機電界発光層上に配置される対向電極をさらに含むことを特徴とする請求項１に記載のアレイ基板。
  11. 絶縁基板上に配置されたスイッチング素子と、
    前記絶縁基板上に配置されるバリア層、前記バリア層上に形成された銅または銅合金を含む導電性ライン、
    前記導電性ラインをカバーする窒化銅膜を含み、前記スイッチング素子と電気的に接続される信号伝送配線と、
    前記絶縁基板上に配置され、前記スイッチング素子のドレイン電極と電気的に接続される画素電極と、
    前記スイッチング素子及び前記信号伝送配線をカバーする保護絶縁膜と、
    前記保護絶縁膜上に配置される液晶層と、
    前記液晶層上に配置され、前記画素電極に向い合う対向電極と、
    前記対向電極上に配置され、前記絶縁基板に向い合う対向絶縁基板と、
    を含むことを特徴とする表示装置。
  12. 絶縁基板上にバリア層を形成する段階と、
    前記バリア層上に銅または銅合金を含むゲートライン及び前記ゲートラインに電気的に接続されたゲート電極を形成する段階と、
    前記ゲートライン及び前記ゲート電極の表面を窒化プラズマ処理する段階と、
    前記絶縁基板上に前記ゲートライン及び前記ゲート電極をカバーするゲート絶縁膜を蒸着する段階と、
    前記ゲート絶縁膜上にデータライン、前記データラインに電気的に接続されるソース電極、前記ソース電極と離隔されて配置されるドレイン電極、及び前記ゲート電極上で前記ソース電極と前記ドレイン電極との間に配置される半導体パターンを形成する段階と、
    を含むことを特徴とするアレイ基板の製造方法。
  13. 前記窒化プラズマ処理と前記ゲート絶縁膜の蒸着は、同一のチャンバ内で、インサイチュで行われることを特徴とする請求項１２に記載のアレイ基板の製造方法。
  14. 前記窒化プラズマ処理段階は、アンモニア雰囲気にて３００Ｗ以上の電力で２０秒以上行われることを特徴とする請求項１３に記載のアレイ基板の製造方法。
  15. 前記ゲート絶縁膜を蒸着する段階は、
    シランガスが、窒素及びアンモニアの第１混合ガスを基準に６．４３体積％以下であるガスを前記チャンバ内に注入して前記絶縁基板上に第１ゲート絶縁層を蒸着する段階と、
    シランガスが、窒素及びアンモニアの第２混合ガスを基準に６．４３体積％以上であるガスを前記チャンバないに注入して前記第１ゲート絶縁層上に第２ゲート絶縁層を蒸着する段階と、
    シランガスが、窒素及びアンモニアの第３混合ガスを基準に６．４３体積％以下であるガスを前記チャンバ内に注入して前記第２ゲート絶縁層上に第３ゲート絶縁層を蒸着する段階と、
    を含むことを特徴とする請求項１３に記載のアレイ基板の製造方法。
  16. 前記第１ゲート絶縁層の厚さは、１０Å以上であることを特徴とする請求項１５に記載のアレイ基板の製造方法。
  17. 絶縁基板上にゲートライン、前記ゲートラインに電気的に接続されるゲート電極、及び前記ゲートライン及び前記ゲート電極をカバーするゲート絶縁膜を形成する段階と、
    前記ゲート電極に対応する前記ゲート絶縁膜上に半導体パターンを形成する段階と、
    前記ゲート絶縁膜上に銅または銅合金を含むデータライン、前記データラインに電気的に接続されたソース電極、及び前記半導体パターンを基準に前記ソース電極に離隔されたドレイン電極を形成する段階と、
    前記データライン、前記ソース電極、及び前記ドレイン電極の表面を窒化プラズマ処理する段階と、
    前記半導体パターン、前記データライン、前記ソース電極、及び前記ドレイン電極の形成された前記ゲート絶縁膜上に保護絶縁層を蒸着する段階と、
    を含むことを特徴とするアレイ基板の製造方法。
  18. 前記半導体パターンの形成された前記ゲート絶縁膜上に導電性バリア層を形成する段階をさらに含むことを特徴とする請求項１７に記載のアレイ基板の製造方法。
  19. 前記導電性バリア層は、金属または合金を含むことを特徴とする請求項１８に記載のアレイ基板の製造方法。
  20. 前記半導体パターンを形成する段階は、
    前記ゲート絶縁膜上にアモルファスシリコン層を形成する段階と、
    前記アモルファスシリコン層上にｎ＋アモルファスシリコン層を形成する段階と、
    を含むことを特徴とする請求項１７に記載のアレイ基板の製造方法。
  21. 前記窒化プラズマ処理されたソース及びドレイン電極をエッチングマスクに用いて前記ｎ＋アモルファスシリコン層を部分的にエッチングする段階をさらに含むことを特徴とする請求項２０に記載のアレイ基板の製造方法。
  22. 絶縁基板上に第１バリア層、銅または銅合金を含む第１導電層及び第１窒化銅層を順次蒸着する段階と、
    前記第１バリア層、前記第１導電層、及び前記第１窒化銅層をパターニングしてゲートライン及び前記ゲートラインに電気的に接続されたゲート電極を形成する段階と、
    前記絶縁基板上に前記ゲートライン及び前記ゲート電極をカバーするゲート絶縁膜を蒸着する段階と、
    前記ゲート絶縁膜上にデータライン、前記データラインに電気的に接続されるソース電極、前記ソース電極と離隔して配置されるドレイン電極、及び前記ゲート電極上で前記ソース電極と前記ドレイン電極と間に配置される半導体パターンを形成する段階と、
    を含むことを特徴とするアレイ基板の製造方法。
  23. 前記データライン、前記ソース電極、前記ドレイン電極、及び前記半導体パターンを形成する段階は、
    前記ゲート絶縁膜上に第２バリア層、銅、または銅合金を含む第２導電層及び第２窒化銅層を順次蒸着する段階と、
    前記第２バリア層、前記第２導電層、及び前記第２窒化銅層をパターンする段階と、
    をさらに含むことを特徴とする請求項２２に記載のアレイ基板の製造方法。
  24. 前記データライン、前記ソース電極、前記ドレイン電極、及び前記半導体パターンを形成する段階は、
    前記データライン、前記ソース電極及び前記ドレイン電極の表面を窒化プラズマ処理する段階をさらに含むことを特徴とする請求項２３に記載のアレイ基板の製造方法。
  25. 絶縁基板上にバリア層を形成する段階と、
    前記バリア層上に銅または銅合金を含むゲートライン及び前記ゲートラインに電気的に接続されたゲート電極を形成する段階と、
    前記ゲートライン及び前記ゲート電極の表面を水素プラズマ処理する段階と、
    シランガスが、窒素及びアンモニアの第１混合ガスを基準に６．４３体積％以下であるガスを前記チャンバ内に注入して前記絶縁基板上に第１ゲート絶縁層を蒸着する段階と、
    シランガスが、窒素及びアンモニアの第２混合ガスを基準に６．４３％体積％以上であるガスを前記チャンバ内に注入して前記第１ゲート絶縁層上に第２ゲート絶縁層を蒸着する段階と、
    シランガスが、窒素及びアンモニアの第３混合ガスを基準に６．４３体積％以下であるガスを前記チャンバ内に注入して前記第２ゲート絶縁層上に第３ゲート絶縁層を蒸着する段階と、
    前記第３ゲート絶縁層上にデータライン、前記データラインに電気的に接続されるソース電極、前記ソース電極と離隔して配置されるドレイン電極、及び前記ゲート電極上で前記ソース電極と前記ドレイン電極との間に配置される半導体パターンを形成する段階と、
    を含むことを特徴とするアレイ基板の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251809A (ja) * 2007-03-30 2008-10-16 Ulvac Japan Ltd 薄膜トランジスタ製造方法、液晶表示装置製造方法
JP2011186424A (ja) * 2010-03-10 2011-09-22 Samsung Mobile Display Co Ltd 液晶表示装置のアレイ基板及びその製造方法
JP2012151443A (ja) * 2011-01-19 2012-08-09 Samsung Electronics Co Ltd 薄膜トランジスター表示板およびその製造方法
JP2013153093A (ja) * 2012-01-26 2013-08-08 Hitachi Cable Ltd 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
KR20130094161A (ko) * 2012-02-15 2013-08-23 엘지디스플레이 주식회사 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
JP2014007388A (ja) * 2012-05-10 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置
US8736793B2 (en) 2010-02-24 2014-05-27 Sharp Kabushiki Kaisha Liquid crystal display panel, and liquid crystal display device
JP2016502264A (ja) * 2012-11-02 2016-01-21 京東方科技集團股▲ふん▼有限公司 薄膜トランジスター及びその製作方法、アレイ基板、表示装置及びストップ層

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090080790A (ko) * 2008-01-22 2009-07-27 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 제조하는 방법
KR101449460B1 (ko) * 2008-05-23 2014-10-13 주성엔지니어링(주) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR101253497B1 (ko) * 2008-06-02 2013-04-11 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
CN102213877B (zh) * 2010-04-06 2013-10-02 北京京东方光电科技有限公司 阵列基板、液晶面板及其制造方法
KR101113354B1 (ko) * 2010-04-16 2012-02-29 삼성모바일디스플레이주식회사 표시 장치 및 그 제조방법
KR101702645B1 (ko) 2010-08-18 2017-02-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20130021607A (ko) * 2011-08-23 2013-03-06 삼성디스플레이 주식회사 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
KR101774491B1 (ko) * 2011-10-14 2017-09-13 삼성전자주식회사 유기 포토다이오드를 포함하는 유기 픽셀, 이의 제조 방법, 및 상기 유기 픽셀을 포함하는 장치들
CN102629592A (zh) * 2012-03-23 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
JP6004319B2 (ja) * 2012-04-06 2016-10-05 住友電工デバイス・イノベーション株式会社 半導体装置および半導体装置の製造方法
CN102664194B (zh) * 2012-04-10 2015-01-07 深超光电（深圳）有限公司 薄膜晶体管
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN102738007B (zh) * 2012-07-02 2014-09-03 京东方科技集团股份有限公司 一种薄膜晶体管的制造方法及阵列基板的制造方法
KR102004398B1 (ko) * 2012-07-24 2019-07-29 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP2014032999A (ja) * 2012-08-01 2014-02-20 Panasonic Liquid Crystal Display Co Ltd 薄膜トランジスタ及びその製造方法
KR20140021096A (ko) * 2012-08-07 2014-02-20 한국전자통신연구원 도핑 베리어를 가지는 자기 정렬 박막 트랜지스터 및 그 제조 방법
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
KR102028505B1 (ko) * 2012-11-19 2019-10-04 엘지디스플레이 주식회사 유기발광 표시패널 및 이의 제조방법
CN103000694B (zh) * 2012-12-13 2015-08-19 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
KR102029986B1 (ko) * 2012-12-13 2019-10-10 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR102090460B1 (ko) * 2012-12-31 2020-03-18 엘지디스플레이 주식회사 박막트랜지스터 및 그 제조 방법
US8753975B1 (en) 2013-02-01 2014-06-17 Globalfoundries Inc. Methods of forming conductive copper-based structures using a copper-based nitride seed layer without a barrier layer and the resulting device
US8859419B2 (en) 2013-02-01 2014-10-14 Globalfoundries Inc. Methods of forming copper-based nitride liner/passivation layers for conductive copper structures and the resulting device
KR102290801B1 (ko) 2013-06-21 2021-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN103489902B (zh) * 2013-09-30 2016-01-06 京东方科技集团股份有限公司 一种电极及其制作方法、阵列基板及显示装置
CN103915452B (zh) 2014-03-28 2016-04-06 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
KR102230619B1 (ko) 2014-07-25 2021-03-24 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20160014833A (ko) * 2014-07-29 2016-02-12 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 박막트랜지스터 기판 제조 방법
CN104409516A (zh) * 2014-11-28 2015-03-11 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
TWI651574B (zh) * 2015-01-12 2019-02-21 友達光電股份有限公司 顯示面板及其製造方法
JP2016181332A (ja) 2015-03-23 2016-10-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置および表示装置の製造方法
US10147745B2 (en) 2015-04-01 2018-12-04 Shanghai Tianma Micro-electronics Co., Ltd. Array substrate, display panel and display device
CN104730782B (zh) * 2015-04-01 2018-03-27 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
CN104934330A (zh) * 2015-05-08 2015-09-23 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示面板
KR102494732B1 (ko) 2015-10-16 2023-02-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102629293B1 (ko) * 2015-11-20 2024-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치
KR102617444B1 (ko) * 2015-12-30 2023-12-21 엘지디스플레이 주식회사 박막 트랜지스터 기판
CN107092111B (zh) * 2016-02-17 2021-06-11 群创光电股份有限公司 主动元件阵列基板以及显示面板
CN106653772B (zh) * 2016-12-30 2019-10-01 惠科股份有限公司 一种显示面板及制程
CN107065237A (zh) * 2016-12-30 2017-08-18 惠科股份有限公司 一种显示面板制程
CN107290913A (zh) * 2017-07-31 2017-10-24 武汉华星光电技术有限公司 显示面板、阵列基板及其形成方法
KR102263122B1 (ko) * 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
TWI671913B (zh) * 2018-05-02 2019-09-11 友達光電股份有限公司 半導體裝置及其製造方法
KR102716630B1 (ko) * 2018-11-22 2024-10-15 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US11005079B2 (en) * 2018-11-30 2021-05-11 Wuhan China Star Optoelectronics Technology Co., Ltd. Anti-reflection bottom-emitting type OLED display device and manufacturing method thereof
CN110459607B (zh) * 2019-08-08 2021-08-06 Tcl华星光电技术有限公司 薄膜晶体管阵列基板
TWI719838B (zh) * 2019-08-20 2021-02-21 友達光電股份有限公司 顯示裝置
CN110780497A (zh) * 2019-10-22 2020-02-11 深圳市华星光电技术有限公司 一种显示面板的走线结构、显示面板走线方法及显示面板
TWI719785B (zh) * 2019-12-27 2021-02-21 友達光電股份有限公司 顯示器
CN111403336A (zh) * 2020-03-31 2020-07-10 成都中电熊猫显示科技有限公司 阵列基板、显示面板以及阵列基板的制作方法
CN112874655B (zh) * 2021-02-04 2021-12-24 北京理工大学 可控角度的机器人被动足部及应用该被动足的机器人
CN113161292B (zh) * 2021-04-12 2023-04-25 北海惠科光电技术有限公司 阵列基板的制作方法、阵列基板及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02237039A (ja) * 1989-03-09 1990-09-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2000165002A (ja) * 1998-11-26 2000-06-16 Furontekku:Kk 電子機器用基板及びその製造方法と電子機器
JP2000208773A (ja) * 1999-01-13 2000-07-28 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP2003005220A (ja) * 2001-03-21 2003-01-08 Lg Phillips Lcd Co Ltd ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法
JP2006148040A (ja) * 2004-11-17 2006-06-08 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008110A (en) * 1994-07-21 1999-12-28 Kabushiki Kaisha Toshiba Semiconductor substrate and method of manufacturing same
US6518594B1 (en) * 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
KR100303141B1 (ko) 1999-02-23 2001-09-26 구본준, 론 위라하디락사 박막트랜지스터의 제조방법
JP4243401B2 (ja) * 1999-12-21 2009-03-25 エルジー ディスプレイ カンパニー リミテッド 銅配線基板およびその製造方法ならびに液晶表示装置
US6888586B2 (en) * 2001-06-05 2005-05-03 Lg. Philips Lcd Co., Ltd. Array substrate for liquid crystal display and method for fabricating the same
TW200531284A (en) 2003-07-29 2005-09-16 Samsung Electronics Co Ltd Thin film array panel and manufacturing method thereof
JP2006005190A (ja) * 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置
KR100671640B1 (ko) 2004-06-24 2007-01-18 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판과 이를 이용한 표시장치와그의 제조방법
TWI242289B (en) 2004-11-22 2005-10-21 Au Optronics Corp Fabrication method of thin film transistor
TWI354350B (en) * 2005-05-25 2011-12-11 Au Optronics Corp Copper gate electrode and fabricating method there
KR101199533B1 (ko) * 2005-06-22 2012-11-09 삼성디스플레이 주식회사 식각액, 이를 이용하는 배선 형성 방법 및 박막 트랜지스터기판의 제조 방법
KR101167661B1 (ko) * 2005-07-15 2012-07-23 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
KR101168728B1 (ko) * 2005-07-15 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02237039A (ja) * 1989-03-09 1990-09-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2000165002A (ja) * 1998-11-26 2000-06-16 Furontekku:Kk 電子機器用基板及びその製造方法と電子機器
JP2000208773A (ja) * 1999-01-13 2000-07-28 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
JP2003005220A (ja) * 2001-03-21 2003-01-08 Lg Phillips Lcd Co Ltd ２層構造のソース電極及びドレイン電極を有する液晶表示素子及びその製造方法
JP2006148040A (ja) * 2004-11-17 2006-06-08 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251809A (ja) * 2007-03-30 2008-10-16 Ulvac Japan Ltd 薄膜トランジスタ製造方法、液晶表示装置製造方法
US8736793B2 (en) 2010-02-24 2014-05-27 Sharp Kabushiki Kaisha Liquid crystal display panel, and liquid crystal display device
JP2011186424A (ja) * 2010-03-10 2011-09-22 Samsung Mobile Display Co Ltd 液晶表示装置のアレイ基板及びその製造方法
TWI475643B (zh) * 2010-03-10 2015-03-01 Samsung Display Co Ltd 液晶顯示器之陣列基板及其之製造方法
JP2012151443A (ja) * 2011-01-19 2012-08-09 Samsung Electronics Co Ltd 薄膜トランジスター表示板およびその製造方法
JP2013153093A (ja) * 2012-01-26 2013-08-08 Hitachi Cable Ltd 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
JP2013168632A (ja) * 2012-02-15 2013-08-29 Lg Display Co Ltd 薄膜トランジスタ、薄膜トランジスタアレイ基板及びそれらの製造方法
US8937311B2 (en) 2012-02-15 2015-01-20 Lg Display Co., Ltd. Thin film transistor, thin film transistor array substrate and method of fabricating the same
KR20130094161A (ko) * 2012-02-15 2013-08-23 엘지디스플레이 주식회사 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
KR102068956B1 (ko) * 2012-02-15 2020-01-23 엘지디스플레이 주식회사 박막트랜지스터, 박막트랜지스터 어레이 기판 및 이의 제조방법
JP2014007388A (ja) * 2012-05-10 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2017028311A (ja) * 2012-05-10 2017-02-02 株式会社半導体エネルギー研究所 半導体装置
US9831325B2 (en) 2012-05-10 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2021016008A (ja) * 2012-05-10 2021-02-12 株式会社半導体エネルギー研究所 トランジスタ
JP2016502264A (ja) * 2012-11-02 2016-01-21 京東方科技集團股▲ふん▼有限公司 薄膜トランジスター及びその製作方法、アレイ基板、表示装置及びストップ層

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