KR101257811B1 - 액정표시장치용 어레이 기판과 그 제조방법 - Google Patents

액정표시장치용 어레이 기판과 그 제조방법 Download PDF

Info

Publication number
KR101257811B1
KR101257811B1 KR1020060060901A KR20060060901A KR101257811B1 KR 101257811 B1 KR101257811 B1 KR 101257811B1 KR 1020060060901 A KR1020060060901 A KR 1020060060901A KR 20060060901 A KR20060060901 A KR 20060060901A KR 101257811 B1 KR101257811 B1 KR 101257811B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
gate
metal layer
pad
Prior art date
Application number
KR1020060060901A
Other languages
English (en)
Other versions
KR20080002221A (ko
Inventor
정지현
김동영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060060901A priority Critical patent/KR101257811B1/ko
Priority to US11/808,978 priority patent/US7884362B2/en
Priority to DE102007029421A priority patent/DE102007029421B4/de
Priority to JP2007168247A priority patent/JP4849633B2/ja
Priority to TW096123284A priority patent/TWI368807B/zh
Priority to CNA2007101269091A priority patent/CN101097385A/zh
Publication of KR20080002221A publication Critical patent/KR20080002221A/ko
Priority to US12/984,009 priority patent/US7977175B2/en
Priority to JP2011164438A priority patent/JP5122672B2/ja
Application granted granted Critical
Publication of KR101257811B1 publication Critical patent/KR101257811B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 액정표시장치용 어레이기판을 새로운 4마스크 공정으로 제작하는 것을 특징으로 한다.
본 발명에 따른 액정표시장치용 어레이기판의 제조방법은, 게이트 전극과 게이트 배선 및 게이트 패드를 형성하는 제 1 마스크 공정 단계와, 게이트 전극의 상부에 제 1 절연막과 액티브층과 오믹 콘택층과 버퍼 금속을 형성하고, 상기 게이트 패드를 노출하는 제 2 마스크 공정 단계와; 투명한 금속층과 불투명한 금속층이 적층된 소스 전극과 드레인 전극과, 화소 전극과 게이트 패드 전극과 데이터배선 및 데이터 패드를 형성하고, 상기 오믹 콘택층과 상기 버퍼 금속이 이격되도록 형성하는 제 3 마스크 공정 단계와; 상기 화소 전극과 게이트 패드 전극과, 상기 데이터 패드를 구성하는 상부의 불투명한 금속층을 제거하는 제 4 마스크 공정 단계를 포함하는 것을 특징으로 한다.
저술한 방법으로 제작하면, 상기 액티브층이 상기 게이트 전극의 상부에만 섬형상으로 존재할 뿐 배선의 하부에 존재하지 않게 되어, 상기 데이터 배선의 외부로 연장된 형상이 아니므로 그만큼 개구영역을 확보할 수 있고, 또한 빛에 의해 노출되지 않기 때문에 빛에 노출되었을 때 발생하였던 웨이비 노이즈(wavy noise)를 방지할 수 있다.

Description

액정표시장치용 어레이 기판과 그 제조방법{An array substrate for LCD and method for fabricating thereof}
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,
도 2는 종래에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 3은 도 2의 Ⅱ-Ⅱ와 Ⅴ-Ⅴ를 따라 절단한 단면도이고,
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 절단하여, 종래에 따른 공정순서에 따라 도시한 공정 단면도이고,
도 7은 본 발명에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 8a와 도 8b와 도 8c는 각각 도 7의 Ⅵ-Ⅵ과 Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단한 단면도이고,
도 9a 내지 도 9l과 도 10a 내지 도 10l과 도 11a 내지 도 11l은 도 7의 Ⅵ-Ⅵ과 Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
100 : 기판 102 : 게이트 전극
104 : 게이트 배선 106 : 게이트 패드
122 : 액티브층 126 : 버퍼금속
136 : 소스 전극 138 : 드레인 전극
140 : 화소 전극 142 : 게이트 패드 전극
146 : 데이터 배선 148 : 데이터 패드
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 웨이비 노이즈가 발생하지 않고 개구영역을 개선할 수 있는 액정표시장치용 어레이기판을 새로운 4마스크 공정으로 제작하는 것을 특징으로 한다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 가늘고 긴 형상을 가지며, 분자의 배열에 방향성을 가지고 있는 동시에, 인위적으로 액정에 전기장을 인가하면 상기 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,7b,7c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일 측과 평행하지 않은 타 측을 지나 연장 형성된 데이터 배선(26)이 구성된다.
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배 선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고, 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 형성한다.
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 이를 간략히 소개하면 아래와 같다.
아래 공정은 5 마스크 공정을 예를 들어 설명한 것이며, 마스크 공정만을 나열한 것이다.
제 1 마스크 공정 : 게이트 전극과 게이트 배선(및 게이트 패드) 형성공정.
제 2 마스크 공정 : 게이트 전극 상부의 액티브층 및 오믹 콘택층 형성공정.
제 3 마스크 공정 : 데이터 배선( 및 데이터 패드)과 소스 전극과 드레인 전극 형성공정.
제 4 마스크 공정 : 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하는 공정.
제 5 마스크 공정 : 상기 콘택홀을 통해 접촉하는 화소 전극을 형성하는 공정.
이상과 같은 5 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
이와 같이 다수의 공정을 통해 어레이 기판이 제작되기 때문에, 공정이 많을 수록 불량이 발생할 확률이 커지게 되어 생산수율이 저하되는 문제가 있고, 공정시간 증가와 공정비용 상승으로 제품의 경쟁력이 약화되는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.
도 2는 종래의 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 어레이 기판은 절연 기판(60)상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(98)을 포함한다.
상기 게이트 배선(62)의 일 끝단에 게이트 패드(64)가 구성되고, 상기 데이터 배선(98)의 일 끝단에는 데이터 패드(99)가 구성된다.
상기 게이트 패드(64)와 데이터 패드(99)의 상부에는 각각 이들과 접촉하는 투명한 게이트 패드 전극(GP)과, 데이터 패드 전극(DP)이 구성된다.
상기 게이트 배선(62)과 데이터 배선(98)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(90a)과, 제 1 반도체층(90a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(94)과, 이와는 이격된 드레인 전극(96)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(96)과 접촉하는 투명한 화소 전극(PXL)이 구성된다.
이때, 상기 게이트 배선(62)의 일부 상부에 상기 화소 전극(PXL)과 접촉하게 되는 섬형상의 금속층(86)을 형성함으로써, 상기 게이트 배선(62)의 일부를 제 1 전극으로 하고 상기 섬형상의 금속층(86)을 제 2 전극으로 하고, 상기 두 전극 사이에 위치한 게이트 절연막(미도시)을 유전체로 한 스토리지 캐패시터(Cst)가 형성된다.
상기 데이터 배선(98)의 하부에는 상기 제 1 반도체층(90a)에서 연장된 제 2 반도체층(90b)이 구성되고, 상기 섬형상의 금속층(86)하부에는 제 3 반도체층(90c)이 형성된다.
이때, 종래에 따른 범용적인 4 마스크 공정으로 제작된 어레이기판은, 상기소스 및 드레인 전극(94,96)및 데이터 배선(98)의 주변으로 하부의 액티브층(비정질 실리콘층, 92a,70)이 연장된 형태로 구성된다.
상기 순수 비정질 실리콘층(70)은 빛에 노출되어 광전류가 발생하게 되며, 이와 같이 발생한 광 누설전류(photo- leakage current)로 인해 인접한 화소전극(PXL)과 커플링(coupling)현상이 발생하여, 액정패널의 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있다.
이하, 도 3을 참조하여 이에 대해 상세히 설명한다.
도 3은 도 2의 Ⅱ-Ⅱ와 Ⅴ-Ⅴ를 따라 절단한 단면도이다.
도시한 바와 같이, 종래의 4마스크 공정으로 박막트랜지스터 어레이기판(60)을 제작하게 되면, 소스 및 드레인 전극(94,96)과 데이터 배선(98)의 하부에 제 1 반도체층(90a)과 제 2 반도체층(90b)이 구성된다.
상기 제 1 및 제 2 반도체층(90a,90b)은 순수 비정질 실리콘층(a-Si:H layer)과 불순물이 포함된 비정질 실리콘층(n+a-Si:H)으로 적층되어 구성되며 특히, 상기 제 1 반도체층(90a)을 구성하는 순수 비정질 실리콘층은 액티브층(active layer, 92a)이라 하고 상부의 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer, 92b)이라 한다.
상기 데이터 배선(98)의 하부에 위치하면서 상기 데이터 배선(98)의 양측으로 돌출된 제 2 반도체층(90b)의 순수 비정질 실리콘층(70)은 하부의 광원(미도시)에 노출되어 광전류가 발생하게 된다.
이때, 하부의 광원에 의한 미세한 깜빡임으로 인해, 상기 순수 비정질실리콘층(70)은 미세하게 반응하여 활성화와 비활성화 상태가 반복되며, 이로 인한 광전류의 변화가 발생하게 된다.
이와 같은 전류 성분은 이웃하는 화소 전극(PXL)을 흐르는 신호와 함께 커플링(coupling)되어 화소전극(PXL)에 위치한 액정(미도시)의 움직임을 왜곡하게 된다.
이로 인해, 액정패널의 화면에는 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생하게 된다.
또한, 상기 데이터 배선(98)하부의 순수비정질 실리콘층(70)은 데이터 배선(98)의 양측으로 각각 약 1.7㎛정도 돌출된 상태이다.
일반적으로 상기 데이터 배선(98)과 화소 전극(PXL)은 얼라인 오차를 감안하여 4.75㎛정도의 이격거리를 두고 패턴하는데 이때, 상기 돌출부분을 감안하여 상기 데이터 배선(98)과 화소 전극(PXL)의 이격거리(D)는 6.45㎛가 된다.
즉, 데이터 배선(98)의 일 측으로 돌출된 부분의 길이만큼 화소전극(PXL)이 멀게 패턴되었고 이와 동시에, 이 부분의 빛샘을 가려주는 블랙매트릭스(BM)의 폭(W1) 또한 넓어지게 되어 개구영역이 잠식되는 문제가 있다.
전술한 바와 같이, 웨이비 노이즈(wavy noise)가 발생하는 데이터 배선(98)그 하부의 제 2 반도체층(90b)의 형태는 종래의 범용적인 4마스크 공정에 의해 필연적으로 발생하게 되는 것이며 이하, 이해를 돕기 위해 종래에 따른 4 마스크 공정을 설명한다.
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제작하는 방법을 설명한다.
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 따라 절단하여, 종래의 4마스크 공정순서에 따라 도시한 공정 단면도이다.
도 4a와 도 5a와 도 6a는 제 1 마스크 공정을 나타낸 도면이다.
도 4a와 도 5a와 도 6a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의된다.
상기 다수의 영역(S,P,G,D,C)이 정의된 기판(60)상에 일방향으로 연장되고, 일 끝단에 게이트 패드(66)를 포함하는 게이트 배선(62)과, 상기 게이트 배선(62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다.
이때, 상기 게이트 패드 및 게이트 배선(66,62)과 게이트 전극(64)은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 도 4b 내지 도 4e와 도 5b 내지 도 5e와 도 6b 내지 도 6e는 제 2 마스크 공정을 나타낸 도면이다.
도 4b와 도 5b와 도 6b에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 패드(66)를 포함하는 게이트 배선(62)이 형성된 기판(60)의 전면에 게이트 절연막(68)과, 순수 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 도전성 금속층(74)을 형성한다.
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(74)이 형성된 기판(60)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(76)을 형성한다.
다음으로, 상기 감광층(76)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 반투과부(B3)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층을 불완전 노광할 수 있도록 하는 기능을 한다.
또한, 상기 차단부(B2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(B1)는 빛을 투과시켜 빛에 의해 감광층(76)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 한다.
한편, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 스토리지 영역(C)에는 차단부(B2)가 위치하도록 하고, 상기 게이트 영역(G)과 교차하는 방향인 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(76)을 노광하고 현상하는 공정을 진행한다.
도 4c와 도 5c와 도 6c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)과 스토리지 영역(C)의 상부에 패턴된 제 1 내지 제 3 감광층(78a,78b,78c)을 형성한다.
다음으로, 상기 제 1 내지 제 3 감광층(78a,78b,78c)의 주변으로 노출된 상기 금속층(74)과 그 하부의 불순물 비정질 실리콘층(72)과, 순수 비정질 실리콘층(70)을 제거하는 공정을 진행한다.
이때, 상기 금속층(74)의 종류에 따라 금속층과 그 하부층(72,70)이 동시에 제거될 수도 있고, 상기 금속층을 먼저 식각한 후 건식식각 공정을 통해 하부의 순 수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)을 제거하는 공정을 진행한다.
도 4d와 도 5d와 도 6d에 도시한 바와 같이, 전술한 제거공정을 완료하게 되면, 상기 제 1 내지 제 3 감광층(78a,78b,78c)의 하부에 제 1 금속층(80)과, 제 1 금속층(80)에서 화소영역(P)의 일 측을 따라 연장된 제 2 금속패턴(82)과, 상기 스토리지 영역(C)에 대응하여 아일랜드 형상의 제 3 금속패턴(86)이 형성된다.
이때, 제 1 내지 제 3 금속패턴(80,82,86)의 하부에 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)이 존재하며, 편의상 상기 제 1 금속패턴(80)의 하부에 구성된 것은 제 1 반도체 패턴(90a), 상기 제 2 금속패턴(82)의 하부에 구성된 것은 제 2 반도체 패턴(90b), 상기 제 3 금속패턴(86)의 하부에 구성된 것은 제 3 반도체 패턴(90c)이라 칭한다.
다음으로, 상기 제 1 감광층(78a)중, 상기 게이트 전극(64)의 중심에 대응하여 높이가 낮은 부분을 제거하여 하부의 금속패턴(80)을 노출하기 위한 애싱 공정(ashing process)을 진행한다.
결과적으로 도시한 바와 같이, 상기 게이트 전극(64)의 중심에 대응하는 제 1 금속패턴(80)의 일부가 노출되며 이때, 상기 제 1 내지 제 3 감광패턴(78a,78b,78c)의 주변으로 제 1 내지 제 3 금속패턴(80,84,86)의 일부가 동시에 노출된다.
상기 애싱 공정을 진행한 후, 상기 제 1 금속패턴(86)의 노출된 부분과 그 하부의 불순물 비정질 실리콘층(72)을 제거하는 공정을 진행한다.
도 4e와 도 5e와 도 6e에 도시한 바와 같이, 상기 제거공정을 완료하면, 상기 게이트 전극(64)의 상부에 위치한 제 1 반도체 패턴(90a)중 하부층(순수 비정질 실리콘층)은 액티브층(92a)으로서 기능하게 되고, 상기 액티브층(92a)의 상부에서 일부가 제거되어 이격된 상부층은 오믹 콘택층(92b)의 기능을 하게 된다.
이때, 상기 액티브층(92a) 상부의 오믹 콘택층(92b)을 제거하면서, 하부의 액티브층(92a)을 과식각하여 액티브층의 표면(액티브채널,active channel)에 불순물이 남아 있지 않도록 한다.
한편, 상기 오믹 콘택층(92b)의 상부에 위치하여 나누어진 금속패턴은 각각 소스 전극(94)와 드레인 전극(96)이라 칭한다.
이때, 상기 소스 전극(94)과 접촉하는 제 2 금속패턴(도 5c의 82)은 데이터 배선(98)이라 하고, 상기 데이터 배선(98)의 일 끝단은 데이터 패드(99)라 칭한다.
또한, 상기 스토리지 영역(C)에 대응하여 형성된 아일랜드 형상의 제 3 금속패턴(86)은 그 하부의 게이트 배선(62)과 함께 스토리지 전극(storage electrode)의 기능을 하게 된다.
즉, 게이트 배선(62)은 스토리지 제 1 전극의 기능을 하게 되고, 상부의 제 3 금속패턴(86)은 스토리지 제 2 전극의 기능을 하게 된다. 따라서, 상기 스토리지 제 1 전극과 그 상부의 게이트 절연막(68)과 제 3 반도체 패턴(90c)과 그 상부의 스토리지 제 2 전극(86)은 보조 용량부인 스토리지 캐패시터(Cst)를 구성한다.
다음으로, 상기 잔류한 감광층(78a,78b,78c)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.
도 4f와 도 5f와 도6f는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(94,96)과 데이터 패드(99)를 포함하는 데이터 배선(98)과, 스토리지 캐패시터(Cst)가 구성된 기판(60)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(PAS)을 형성한다.
연속하여, 상기 보호막(PAS)을 패턴하여 드레인 전극(96)의 일부를 노출하는 드레인 콘택홀(CH1)과, 상기 섬형상의 제 3 금속패턴(86)을 노출하는 스토리지 콘택홀(CH2)과, 상기 게이트 패드(66)의 일부를 노출하는 게이트 패드 콘택홀(CH3)과 상기 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(CH4)을 형성한다.
도 4g와 도 5g와 도 6g는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(PAS)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(96)과 섬형상의 제 3 금속패턴(86)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(PXL)을 형성한다. 동시에, 상기 게이트 패드(66)와 접촉하는 게이트 패드 전극(GP)과 상기 데이터 패드(99)와 접촉하는 데이터 패드 전극(DP)을 형성한다.
전술한 공정을 통해 종래에 따른 4마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생 확률 또한 감소하는 결과를 얻고 있다.
그러나, 앞서 언급한 바와 같이, 종래의 4 마스크 공정으로 제작된 박막트랜지스터 어레이기판의 구조를 보면, 데이터 배선의 양측에 반도체층이 확장된 형태이기 때문에 이로 인해 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있고, 상기 확장된 반도체층으로 인해 개구율이 저하되는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 웨이비 노이즈(wavy noise)가 발생하지 않아 고화질을 구현하는 액정패널을 제작하는 것을 제 1 목적으로 하고, 개구영역을 확대하여 고휘도를 구현하는 하는 것을 제 2 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 화소영역과, 스위칭 영역과, 게이트 영역과, 데이터 영역이 정의된 기판과; 상기 스위칭 영역에 위치하고, 게이트 전극과 절연막과 액티브층과 이격된 오믹 콘택층 및 버퍼 금속과, 상기 버퍼 금속과 각각 접촉하는 소스 전극과 드레인 전극으로 구성된 박막트랜지스터와; 상기 데이터 영역에 위치하고, 일 끝단에 투명한 데이터 패드를 포함하고 투명 금속층과 불투명한 금속층이 적층되어 구성된 데이터 배선 과; 상기 게이트 영역에 위치하고, 일 끝단에는 투명 금속층으로 구성된 게이트 패드를 포함하는 게이트 배선과; 상기 화소 영역에 위치하고, 상기 드레인 전극과 접촉하는 투명한 화소 전극을 포함한다.
상기 소스 전극과 드레인 전극은 투명한 금속층과 불투명한 금속층이 적층되어 구성된 것을 특징으로 한다.
상기 액티브층은 상기 게이트 전극의 상부에 섬형상으로 구성된 것을 특징으로 한다.
상기 게이트 배선의 일부 상부로 상기 화소 전극을 연장 구성하여, 게이트 배선을 제 1 전극으로 하고 상기 화소 전극의 연장된 부분을 제 2 전극으로 하여 형성된 스토리지 캐패시터를 더욱 포함하는 것을 특징으로 한다.
본 발명의 특징에 따른 액정표시장치용 어레이기판 제조방법은 기판에 화소영역과 스위치 영역과 게이트 영역과 데이터 영역을 정의하는 단계와; 상기 스위칭 영역에 게이트 전극과, 상기 게이트 영역에 일 끝단에 게이트패드를 포함하는 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 게이트 전극의 상부에 제 1 절연막과, 액티브층와 오믹 콘택층과 버퍼금속을 적층하여 형성하고, 상기 게이트 패드를 노출하는 제 2 마스크 공정 단계와; 상기 버퍼 금속과 오믹 콘택층이 이격되도록 형성하고, 상기 이격된 버퍼금속과 각각 접촉하며 투명 금속층과 불투명 금속층이 적층된 소스 전극과 드레인 전극과, 상기 화소 영역에 위치하고 투명 금속층과 불투명 금속층이 적층된 화소 전극과, 상기 데이터 영역에 위치하고 투명 금속층과 불투명 금속층이 적층되어 구성되고 일 끝단에 데이터 패드를 포함하는 데 이터 배선과, 상기 게이트 패드와 접촉하며 투명 금속층과 불투명 금속층이 적층된 게이트 패드 전극을 형성하는 제 3 마스크 공정 단계와; 상기 화소 전극과 게이트 패드 전극과 데이터 패드를 구성하는 상부 불투명한 금속층을 제거하여, 하부의 투명한 금속층 만을 남기는 제 4 마스크 공정 단계를 포함한다.
제 2 마스크 공정 단계는, 상기 게이트 전극과 게이트 배선과 게이트 패드가 형성된 기판의 전면에 제 1 절연막과, 비정질 실리콘층과, 불순물 비정질 실리콘층과, 제 2 금속층과, 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에 투과부와 차단부와 반과부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 게이트 패드에 대응하는 제 2 금속층을 노출하고, 상기 스위칭 영역을 제외한 영역은 낮은 높이로 패턴된 감광패턴을 형성하는 단계와; 상기 노출된 제 2 금속층과 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 식각하여 하부의 게이트 패드를 노출하는 단계와; 상기 스위칭 영역을 제외한 그 외의 낮은 높이로 형성된 감광패턴을 제거하여, 하부의 제 2 금속층을 노출하고, 상기 노출된 제 2 금속층과 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 제거하여, 상기 스위칭 영역에 게이트 전극과 제 1 절연막과 액티브층(순수 비정질 실리콘층)과 오믹 콘택층과 버퍼금속(패턴된 제 2 금속층)을 형성하는 단계를 포함한다.
상기 마스크는, 상기 스위칭 영역에 대응하여 차단부를 중심으로 양측에 반투과부가 위치하고, 상기 게이트 패드에 대응하여 투과부가 위치하고 그 외의 영역 에 반투과부가 위치하도록 구성한 것을 특징으로 한다.
상기 제 2 금속층은 몰리브덴(Mo)인 것을 특징으로 한다.
상기 제 3 마스크 공정 단계는 상기 버퍼금속이 형성되고, 상기 게이트 패드가 노출된 기판의 전면에 투명금속층과 불투명한 금속층을 적층 형성하는 단계와; 상기 불투명한 금속층의 상부에 감광층을 형성하고, 상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 스위칭 영역에 대응하여 이격된 제 1 감광패턴과, 상기 화소 영역에 위치한 제 2 감광패턴과 상기 게이트 패드의 상부에 위치한 제 3 감광패턴과, 상기 데이터 영역에 위치한 제 4 감광패턴을 형성하는 단계와; 상기 제 1 내지 제 4 감광패턴 사이로 노출된 하부의 불투명한 금속층과 투명한 금속층을 식각하여, 상기 스위칭 영역에 이격된 소스전극과 드레인 전극과, 상기 화소 영역에 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 영역에 일 끝단에 데이터 패드를 포함하는 데이터 배선을 형성하는 단계와; 상기 소스 전극과 드레인 전극의 이격된 사이로 노출된 버퍼금속과 하부의 오믹 콘택층을 제거하여, 하부의 액티브층을 노출하는 단계를 포함한다.
상기 투명 금속층은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된다.
상기 소스 전극과 드레인 전극과, 화소 전극과, 게이트 패드 전극과, 데이터 배선 및 데이터 패드는 투명한 금속층과 불투명한 금속층이 적층되어 구성된 것을 특징으로 한다.
상기 제 4 마스크 공정 단계는 상기 소스 및 드레인 전극과 화소 전극과 게이트 패드 전극과 데이터 배선및 데이터 패드가 형성된 기판의 전면에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막의 상부에 감광층을 형성하고 제 4 마스크를 이용하여 노광한 후 현상하여, 상기 게이트 패드와 데이터 패드와 상기 화소 전극에 대응하는 제 2 절연막을 노출하는 단계와; 상기 제 2 절연막과 상기 게이트 패드와 상기 데이터 패드와 상기 화소 전극을 구성하는 불투명한 금속층을 제거하여 투명한 금속층만 남도록 하는 단계를 포함한다.
상기 제 2 절연막은 건식식각을 이용하고, 상기 불투명한 금속층은 습식식각을 이용하여 제거하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명은 액티브층(비정질 실리콘층)의 게이트 전극의 상부에 섬형상으로 구성되어, 데이터 배선 및 소스 및 드레인 전극의 외부로 비정질 실리콘층이 노출되지 않는 구조의 어레이기판을 새로운 4마스크 공정으로 제작하는 것을 특징으로 한다.
도 7은 본 발명에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 절연 기판(100)상에 일 방향으로 연장되고 일 끝단에 게이트 패드(106)가 구성된 게이트 배선(104)과, 게이트 배선(104)과 교차하여 화소 영역(P)을 정의하고 일 끝단에 데이터 패드(148)를 포함하는 데이터 배선(146)을 구성한다.
이때, 상기 게이트 패드(106)는 상부에는 투명한 게이트 패드 전극(142)을 구성한다.
상기 게이트 배선(104)과 데이터 배선(146)의 교차지점에 게이트 전극(102)과 액티층(122)및 오믹 콘택층(미도시)과, 상기 오믹 콘택층과 접촉하는 버퍼 금속(126)과, 상기 버퍼금속(126)과 접촉하는 소스 전극(136)과 드레인 전극(138)을 포함하는 박막트랜지스터(T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(138)과 연결된 투명한 화소 전극(140)을 구성한다.
한편, 상기 화소영역(P)을 정의하는 부분의 게이트 배선(104)의 상부에는 이를 스토리지 제 1 전극으로 하고, 상기 게이트 배선(104)의 상부로 연장된 화소 전극(140)의 일부를 제 2 스토리지 전극으로 하는 스토리지 캐패시터(Cst)를 구성한다.
전술한 구성은, 새로운 4마스크 공정으로 제작된 것이며 특히, 상기 액티브층(비정질 실리콘층)이 게이트 전극(102)의 상부에 섬형상으로 구성될 뿐, 상기 데이터 배선(146)의 하부에 존재하지 않는 것을 특징으로 한다.
이하, 도 8a와 도 8b와 도 8c를 참조하여, 본 발명에 따른 박막트랜지스터 어레이기판의 단면 구성을 살펴본다.
도 8a와 도 8b와 도 8c는 각각 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단한 단 면도이며, 각각은 스위칭 영역 및 화소 영역을 절단한 단면도와 게이트 배선 및 패드를 절단한 단면도와 데이터 배선 및 패드를 절단한 단면도이다.
도시한 바와 같이, 기판(100)을 다수의 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)으로 정의하고 동시에, 상기 게이트 영역(G)의 일부에 스토리지 영역(C)을 정의하고, 상기 화소 영역(P)마다 이에 근접하여 스위칭 영역(S)을 정의한다.
상기 스위칭 영역(S)에는 게이트 전극(102)과, 게이트 전극(102)의 상부에 제 1 절연막(108)과 액티브층(122)과 이격된 오믹 콘택층(124)과, 오믹 콘택층(124)과 각각 접촉하는 버퍼금속(126)과, 상기 버퍼 금속(126)과 접촉하는 소스 및 드레인 전극(136,138)으로 구성된 박막트랜지스터(T)를 구성한다.
이때, 상기 소스 및 드레인 전극(136,138)은 투명 금속층(128)과 불투명 금속층(130)이 적층된 상태로 구성되며, 상기 투명 금속층(128)과 하부의 오믹 콘택층(124)의 접촉면에서 저항이 매우 높기 때문에, 이를 낮추기 위해 상기 버퍼금속(126)을 더욱 구성하는 것이다.
또한, 상기 소스 전극(138)과 연결된 데이터 배선(146)을 화소 영역(P)의 일 측에 구성하며, 상기 데이터 배선(146)또한 투명.불투명 금속층(128,130)의 적층구조로 구성하나, 상기 데이터 배선(146)의 끝단인 데이터 패드(148)는 투명한 금속층(128)으로 구성하는 것을 특징으로 한다.
또한, 상기 게이트 패드(106)의 상부에는 투명한 금속층으로 구성된 게이트 패드 전극(142)을 구성한다.
전술한 구성에서 가장 특징적인 구성은, 상기 액티브층(122, 순수 비정질 실리콘층)과 오믹 콘택층(124, 불순물 비정질 실리콘층)이 게이트 전극(102)의 상부에 섬형상으로 구성될 뿐, 순수 비정질 실리콘(a-Si:H)과 불순물 비정질 실리콘(n+a-Si:H)이 상기 게이트 배선 및 데이터 배선(104,146)의 하부에 존재하지 않는 것이며, 이러한 구성으로 인해 종래 4마스크 구조의 대표적인 문제점으로 작용했던 웨이비 노이즈(wavy noise)및 개구율 문제가 해결될 수 있는 장점이 있다.
전술한 특징적인 구성들은, 본 발명에서 제안한 4마스크공정으로 인한 것이며 이하, 도면을 참조하여 본 발명에 따른 새로운 4마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 방법을 상세히 설명한다.
도 9a 내지 도 9l와 도 10a 내지 도 10l와 도 11a 내지 도 11l은 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.(이때, 도 7의 Ⅵ-Ⅵ는 박막트랜지스터 및 화소 영역의 절단선이고,Ⅶ-Ⅶ은 게이트 패드및 배선의 절단선이고, Ⅷ-Ⅷ은 데이터 패드및 배선의 절단선이다.)
도9a와 도 10a와 도 11a는 제 1 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 기판(100)상에 스위칭 영역(S)과 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다. 이때, 상기 스토리지 영역(C)을 게이트 영역(G)의 일부에 정의 한다.
상기 다수의 영역(S,P,G,D,C)을 정의한 기판(100)상에 알루미늄(Al)과 알루미늄합금(AlNd), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 구리(Cu), 탄탈륨(Ta)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 하나 이상의 금속을 증착하여 제 1 도전성 금속층(미도시)을 형성하고, 상기 제 1 도전성 금속층을 제 1 마스크 공정으로 패턴하여, 상기 스위칭 영역(S)에 게이트 전극(102)을 형성하고, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(106)를 포함하는 게이트 배선(104)을 형성한다.
이하, 도 9b 내지 도 9e와 도 10b 내지 도 10e와 도 11b 내지 도 11e는 제 2 마스크 공정을 공정순서에 따라 도시한 공정 단면도이다.
도 9b와 도 10b와 도 11b에 도시한 바와 같이, 상기 게이트 전극(102)과 게이트 패드 및 게이트 배선(106,104)이 형성된 기판(100)의 전면에 제 1 절연막(108)과, 비정질 실리콘층(a-Si:H layer,110)과 불순물 비정질 실리콘층(n+ a-Si:H layer,112)과 제 2 금속층(114)을 적층하고, 상기 제 2 금속층(114)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(116)을 형성한다.
이때, 상기 제 1 절연막(108)은 질화 실리콘(SiNX)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나 또는 하나 이상의 물질을 증착하여 형성하고, 상기 제 2 금속층(114)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성할 수 있으나, 바람직하게는 건식식각이 가능한 금속이면 좋으며 이러한 금속중에는 몰리브덴(Mo)이 있다.
한편, 상기 감광층(116)을 형성한 후, 상기 감광층(116)이 형성된 기판(100)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 스위칭 영역(S)에 대응하여 차단부(B2)가 위치하도록 하고, 상기 게이트 패드(106)에 대응하여 투과부(B1)가 위치하도록 하고, 그 외의 영역에는 반투과(B3)가 위치하도록 한다.
이때, 상기 스위칭 영역(S)의 차단부(B2)의 면적은 상기 게이트 전극(102)의 면적을 넘지 않는 범위내로 한정된다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(116)을 노광하는 공정과, 연속한 현상공정을 진행한다.
이와 같이 하면, 도 9c와 도 10c와 도 11c에 도시한 바와 같이, 상기 스위칭 영역(S)에 원래의 높이대로 패턴되고, 상기 게이트 패드(106)에 대응하여 완전히 제거되어 하부의 제 2 금속층(112)을 노출하고 나머지 영역은 낮은 높이로 패턴된 감광패턴(118)이 남게 된다.
다음으로, 상기 게이패드(106)에 대응하여 상부의 노출된 제 2 금속층(114)과 그 하부의 불순물 비정질 실리콘층(112)과 순수 비정질 실리콘층(110)과 제 1 절연막(108)을 제거하고, 상기 감광패턴(118)중 상기 스위칭 영역(S)을 제외한 영역에 대응하여 높이가 낮은 상태로 현상된 부분을 애싱하여 완전히 제거하는 공정을 진행한다.
이와 같이 하면, 도 9d와 도 10d와 도 11d에 도시한 바와 같이, 상기 제 1 절연막(108)에 상기 게이트 패드(106)를 노출하는 게이트 패드 콘택홀(CH1)이 형성된 상태가 되고, 상기 스위칭 영역(S)에는 높이가 낮게 패턴된 감광패턴(120)이 남게 되고, 그 외의 영역에는 상기 제 1 절연막(108)과 불순물 비정질 실리콘층(112) 과 순수 비정질 실리콘층(110)과 제 2 금속층(114)이 적층된 상태가 된다.
다음으로, 상기 남겨진 감광패턴(120)의 주변으로 노출된 상기 제 2 금속층(114)과 그 하부의 불순물 비정질 실리콘층(112)과 순수 비정질 실리콘층(110)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 9e와 도 10e와 도 11e에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 게이트 전극(102)과 제 1 절연막(110)과 액티브층(패턴된 순수 비정질 실리콘층,122)과 오믹 콘택층(패턴된 불순물 비정질 실리콘층,124)과 금속패턴(126)이 적층된 형태가 되고, 이외의 영역은 상기 게이트 패드 콘택홀(CH1)을 통해 게이트 패드(106)를 노출하는 제 1 절연막(108)이 남겨진 상태가 된다.
이하, 도 9f 내지 도 9h와 도 10f 내지 도 10h와 도 11f내지 도 11h는 제 3 마스크 공정단계를 공정순서에 따라 도시한 공정 단면도이다.
도 9f와 도 10f와 도 11f에 도시한 바와 같이, 상기 기판(100)의 전면에 투명금속층(128)과 불투명한 금속층(130)을 적층하고, 상기 불투명한 금속층(130)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(132)을 형성하는 공정을 진행한다.
상기 투명 금속층(128)은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드를 포함하는 투명한 도전성 금속그룹 중 선택된 하나로 형성하고, 상기 불투명한 금속층(130)은 앞서 언급한 도전성 금속 그룹 중 선택된 하나로 형성한다.
다음으로, 상기 감광층(132)의 이격된 상부에 투과부(B3)와 차단부(B2)로 구성된 마스크(M)를 위치시킨다.
상기 스위칭 영역(S)은 투과부(B1)를 중심으로 양측에 차단부(B2)가 위치하도록 하고, 상기 게이트 패드(106)와 데이터 영역(D)에 차단부(B2)가 위치하도록 하고, 그 외의 영역은 투과부(B1)가 위치하도록 하는 것을 특징으로 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(132)을 노광한 후, 현상하는 공정을 진행한다.
이와 같이 하면, 도 9g와 도 10g와 도 11g에 도시한 바와 같이, 상기 스위칭 영역(S)에 이격된 감광패턴(134a)과, 상기 화소 영역(P)에 제 2 감광패턴(134b)과 상기 게이트 패드(106)에 대응한 제 3 감광패턴(134c)과 상기 데이터 영역(D)에 대응하여 제 4 감광패턴(134d)이 형성된다.
다음으로, 상기 제 1 내지 제 4 감광패턴(134a,134b,134c,134d)사이로 노출된 불투명한 금속층(130)과 하부의 투명 금속층(128)을 제거하고 다음으로, 상기 남겨진 제 1 내지 제 4 감광패턴(134a,134b,134c,134d)을 하는 공정을 진행한다.
이와 같이 하면, 도 9h와 도 10h와 도 11h에 도시한 바와 같이, 상기 스위칭 영역(S)에 대응하여 이격된 소스 전극(136)과 드레인 전극(138)이 형성되고, 상기 화소 영역(P)에는 화소 전극(140)이 형성되고, 상기 게이트 영역(G)에는 상기 게이트 패드(106)와 접촉하는 게이트 패드 전극(142)이 형성되고, 상기 데이터 영역(D)에는 일 끝단에 데이터 패드(148)를 포함하는 데이터 배선(146)이 형성된다.
이때, 상기 소스 전극(136)과 드레인 전극(138)과 화소 전극(140)과 게이트 패드 전극(142)과 데이터 배선및 데이터 패드(146,148)는 모두 투명 금속층(128)과 불투명한 금속층(130)이 적층된 상태로 패턴 된다.
다음으로, 상기 소스 및 드레인 전극(136,138)의 이격된 사이로 노출된 하부의 버퍼 금속(126)과 그 하부의 오믹 콘택층(124)을 제거하는 공정을 진행한다.
도 9i 내지 도 9l과 도 10i 내지 도 10l과 도 11i 내지 도 11l은 제 4 마스크 공정 단계를 공정순서에 따라 도시한 공정 단면도이다.
도 9i와 도 10i와 도 11i에 도시한 바와 같이, 전술한 공정을 통해, 상기 소스 및 드레인 전극(136,138)의 하부에 이격된 버퍼금속(126)과 오믹 콘택층(124)이 형성되고, 상기 두 전극(136,138)의 이격영역 사이로 하부의 액티브층(122)이 노출된 형태가 된다.
이때, 상기 버퍼금속(126)은 상기 투명한 금속층(128)과 상기 오믹 콘택층(124)사이의 저항을 낮추는 역할을 한다.
다음으로, 상기 소스 및 드레인 전극(136,138)과 화소 전극(140)과 게이트 패드 전극(142)과 데이터 배선 및 데이터 패드(146,148)가 형성된 기판(100)의 전면에 앞서 언급한 무기절연물질 그룹 중 선택된 하나 또는 하나 이상을 증착하여 제 2 절여막(150)을 형성한다.
다음으로, 상기 제 2 절연막(150)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(152)을 형성하고, 상기 감광층(152)의 이격된 상부에 투과부(B1)와 차단부(B2)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 스위칭 영역(S)에 대응하여 차단부(B2)가 위치하도록 하고, 상기 게이트 패드(106)와 상기 데이터 패드(148)에 대응하여 투과부(B1)가 위치하고 그 외의 영역은 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(152)을 노광하고 현상한 후, 연속한 현상공정을 진행한다.
이와 같이 하면, 도 9j와 도 10j와 도 11j에 도시한 바와 같이, 상기 화소 영역(S)과 상기 게이트 패드(106)와 상기 데이터 패드(148)에 대응한 부분이 제거되어 하부의 제 2 절연막(150)을 노출하는 감광패턴(154)이 남게 된다.
다음으로, 상기 노출된 제 2 절연막(150)을 제거하고, 상기 화소 전극(140)과 상기 게이트 패드 전극(142)과 상기 데이터 패드(148)를 구성하는 상부 불투명한 금속층을 제거하는 공정을 진행한다.
이와 같이 하면, 도 9k와 도 10k와 도 11k에 도시한 바와 같이, 상기 화소 영역(P)에는 투명한 금속층으로만 구성된 화소 전극(140)이 남게 되고, 상기 게이트 패드 전극(142)과 데이터 패드(148)또한 하부의 투명한 금속층(128)만이 남게 된다.
다음으로, 상기 남겨진 감광패턴(154)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 9l와 도 10l과 도 11l에 도시한 바와 같이, 최종적으로 상기 스위칭 영역(S)은 게이트 전극(102)과 제 1 절연막(120)과 액티브층(122)과 이격된 오믹 콘택층(124)과, 이격된 버퍼금속(126)과, 상기 버퍼금속(126)과 각각 접촉하고 투명 금속층(128)과 불투명한 금속층(130)으로 구성된 소스 및 드레인 전극(136,138)을 포함하는 박막트랜지터(T)를 형성할 수 있고, 상기 화소 영역(P)에는 투명한 화소 전극(140)을 형성할 수 있고, 상기 게이트 영역(G)에는 일 끝단에 게이트 패드(106)를 포함하는 게이트 배선(104)을 형성할 수 있고, 상기 게이트 패 드(106)와 접촉하는 게이트 패드 전극(142)을 형성할 수 있고, 상기 데이터 영역(D)에는 일 끝단에 투명한 데이터 패드(148)를 포함하는 데이터 배선(146)을 형성할 수 있다.
이때, 상기 화소 전극(140)을 게이트 배선(104)의 상부로 연장된 형태로 구성하여, 상기 게이트 배선(104)을 제 1 전극으로 하고, 상기 게이트 배선(104)을 제 1 전극으로 하고, 상기 제 1 및 제 2 전극의 사이에 개재된 제 1 절연막(120)을 유전체로 하는 스토리지 캐패시터(Cst)를 형성할 수 있다.
전술한 공정을 통해 본 발명에 따른 새로운 4마스크 공정으로, 배선의 하부에 액티브층이 존재하지 않는 형상의 액정표시장치용 어레이기판을 제작할 수 있다.
이하, 본 발명에 따른 공정을 간략히 설명하면 아래와 같다.
제 1 마스크 공정 : 게이트 전극과 게이트 배선 및 게이트 패드를 형성한다.
제 2 마스크 공정 : 절연막의 하부로 상기 게이트 패드를 노출하고, 게이트 전극과, 게이트 전극의 상부에 절연막과 액티브층과 오믹 콘택층과 버퍼금속을 형성한다.
제 3 마스크 공정 : 투명 금속층과 불투명한 금속층으로 적층된 드레인 전극과 화소 전극과 상기 게이트 패드와 접촉하는 게이트 패드 전극과 상기 데이터 배선 및 데이터 패드를 형성한다.
제 4 마스크 공정 : 상기 화소 전극과 게이트 패드 전극과 데이터 패드의 불투명 금속층을 제거하여, 하부의 투명 금속층만을 형성한다.
이상의 공정을 통해 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
본 발명에 따른 액정표시장치용 어레이기판의 구성은, 배선의 하부에 액티브층(순수 비정질 실리콘층)이 존재하지 않는 즉, 게이트 전극의 상부에 섬형상의 액티브층 만이 존재하는 구조임으로, 웨이비 노이즈(wavy noise)가 발생하지 않아 고화질의 액정패널을 제작 할 수 있는 효과가 있다.
또한, 배선의 외부로 상기 액티브층이 연장된 구성이 아니므로 개구율을 더욱 확보할 수 있어 휘도를 개선할 수 있는 효과가 있다.

Claims (13)

  1. 기판과;
    상기 기판 상에 순차적으로 형성된 게이트 전극과 절연막과 액티브층과 이격된 오믹 콘택층 및 버퍼 금속과, 상기 버퍼 금속과 각각 접촉하는 소스 전극과 드레인 전극으로 구성된 박막트랜지스터와;
    일 끝단에 투명한 데이터 패드를 포함하고 투명 금속층과 불투명한 금속층이 순차적으로 적층되어 구성되며 상기 박막트랜지스터의 소스 전극과 연결된 데이터 배선과;
    일 끝단에는 투명 금속층으로 구성된 게이트 패드를 포함하고 상기 박막트랜지스터의 게이트 전극과 연결된 게이트 배선과;
    서로 교차하는 상기 게이트 배선 및 데이터 배선에 의해 정의된 화소 영역에 위치하고, 상기 드레인 전극과 접촉하는 투명한 화소 전극을 포함하고,
    상기 소스 전극과 드레인 전극은, 상기 버퍼 금속과 접촉하는 투명한 금속층과 불투명한 금속층이 순차적으로 적층되어 구성된
    을 포함하는 액정표시장치용 어레이기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 액티브층은 상기 게이트 전극의 상부에 섬형상으로 구성된 것을 특징으로 하는 액정표시장치용 어레이기판.
  4. 제 1 항에 있어서,
    상기 게이트 배선의 일부 상부로 상기 화소 전극을 연장 구성하여, 게이트 배선을 제 1 전극으로 하고 상기 화소 전극의 연장된 부분을 제 2 전극으로 하여 형성된 스토리지 캐패시터를 더욱 포함하는 것을 특징으로 하는 액정표시장치용 어레이기판.
  5. 기판에 화소영역과 스위칭 영역과 게이트 영역과 데이터 영역을 정의하는 단계와;
    상기 스위칭 영역에 게이트 전극과, 상기 게이트 영역에 일 끝단에 게이트패드를 포함하는 게이트 배선을 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 전극의 상부에 제 1 절연막과, 액티브층와 오믹 콘택층과 버퍼금속을 적층하여 형성하고, 상기 게이트 패드를 노출하는 제 2 마스크 공정 단계와;
    상기 버퍼금속이 형성되고 상기 게이트 패드가 노출된 기판의 전면에 투명금속층과 불투명한 금속층을 순차적으로 적층 형성하고 패터닝하여, 상기 버퍼금속과 접촉하며 서로 이격된 소스 전극과 드레인 전극과, 상기 화소 영역에 위치하는 화소 전극과, 상기 데이터 영역에 위치하고 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 게이트 패드와 접촉하는 게이트 패드 전극을 형성하고,
    상기 소스 전극과 드레인 전극의 이격된 사이로 노출된 버퍼금속과 하부의 오믹 콘택층을 제거하여, 서로 이격된 상기 버퍼금속과 오믹 콘택층을 형성하는 제 3 마스크 공정 단계와;
    상기 화소 전극과 게이트 패드 전극과 데이터 패드를 구성하는 상부 불투명한 금속층을 제거하여, 하부의 투명한 금속층 만을 남기는 제 4 마스크 공정 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  6. 제 5 항에 있어서,
    제 2 마스크 공정 단계는,
    상기 게이트 전극과 게이트 배선과 게이트 패드가 형성된 기판의 전면에 제 1 절연막과, 비정질 실리콘층과, 불순물 비정질 실리콘층과, 도전성 금속층과, 감광층을 적층하는 단계와;
    상기 감광층의 이격된 상부에 투과부와 차단부와 반과부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와;
    상기 노광된 감광층을 현상하여, 상기 게이트 패드에 대응하는 도전성 금속층을 노출하고, 상기 스위칭 영역을 제외한 영역은 낮은 높이로 패턴된 감광패턴을 형성하는 단계와;
    상기 노출된 도전성 금속층과 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 식각하여 하부의 게이트 패드를 노출하는 단계와;
    상기 스위칭 영역을 제외한 그 외의 낮은 높이로 형성된 감광패턴을 제거하여, 하부의 도전성 금속층을 노출하고, 상기 노출된 도전성 금속층과 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층과 제 1 절연막을 제거하여, 상기 스위칭 영역에 게이트 전극과 제 1 절연막과 액티브층(순수 비정질 실리콘층)과 오믹 콘택층과 버퍼금속(패턴된 도전성 금속층)을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  7. 제 6 항에 있어서,
    상기 마스크는, 상기 스위칭 영역에 대응하여 차단부를 중심으로 양측에 반투과부가 위치하고, 상기 게이트 패드에 대응하여 투과부가 위치하고 그 외의 영역에 반투과부가 위치하도록 구성한 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  8. 제 6 항에 있어서,
    상기 도전성 금속층은 몰리브덴(Mo)인 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  9. 제 5 항에 있어서,
    상기 제 3 마스크 공정 단계는
    상기 버퍼금속이 형성되고, 상기 게이트 패드가 노출된 기판의 전면에 투명금속층과 불투명한 금속층을 순차적으로 적층 형성하는 단계 이후에,
    상기 불투명한 금속층의 상부에 감광층을 형성하고, 상기 감광층의 이격된 상부에 투과부와 차단부로 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하는 단계와;
    상기 노광된 감광층을 현상하여, 상기 스위칭 영역에 대응하여 이격된 제 1 감광패턴과, 상기 화소 영역에 위치한 제 2 감광패턴과 상기 게이트 패드의 상부에 위치한 제 3 감광패턴과, 상기 데이터 영역에 위치한 제 4 감광패턴을 형성하는 단계와;
    상기 제 1 내지 제 4 감광패턴 사이로 노출된 하부의 불투명한 금속층과 투명한 금속층을 식각하여, 상기 스위칭 영역에 이격된 소스전극과 드레인 전극과, 상기 화소 영역에 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 영역에 일 끝단에 데이터 패드를 포함하는 데이터 배선을 형성하는 단계와;
    상기 소스 전극과 드레인 전극의 이격된 사이로 노출된 버퍼금속과 하부의 오믹 콘택층을 제거하여, 하부의 액티브층을 노출하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  10. 제 9 항에 있어서,
    상기 투명 금속층은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된 액정표시장치용 어레이기판 제조방법.
  11. 삭제
  12. 제 5 항에 있어서,
    상기 제 4 마스크 공정 단계는
    상기 소스 및 드레인 전극과 화소 전극과 게이트 패드 전극과 데이터 배선및 데이터 패드가 형성된 기판의 전면에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막의 상부에 감광층을 형성하고 제 4 마스크를 이용하여 노광한 후 현상하여, 상기 게이트 패드와 데이터 패드와 상기 화소 전극에 대응하는 제 2 절연막을 제거하는 단계와;
    상기 게이트 패드와 상기 데이터 패드와 상기 화소 전극을 구성하는 불투명한 금속층을 제거하여 투명한 금속층만 남도록 하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  13. 제 12 항에 있어서,
    상기 제 2 절연막은 건식식각을 이용하고, 상기 불투명한 금속층은 습식식각을 이용하여 제거하는 것을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.
KR1020060060901A 2006-06-30 2006-06-30 액정표시장치용 어레이 기판과 그 제조방법 KR101257811B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020060060901A KR101257811B1 (ko) 2006-06-30 2006-06-30 액정표시장치용 어레이 기판과 그 제조방법
US11/808,978 US7884362B2 (en) 2006-06-30 2007-06-14 Array substrate for liquid crystal display device and method of fabricating the same
DE102007029421A DE102007029421B4 (de) 2006-06-30 2007-06-26 Arraysubstrat für eine Flüssigkristallanzeigevorrichtung und Herstellungsverfahren
JP2007168247A JP4849633B2 (ja) 2006-06-30 2007-06-26 液晶表示装置用アレイ基板
TW096123284A TWI368807B (en) 2006-06-30 2007-06-27 Array substrate for liquid crystal display device and method of fabricating the same
CNA2007101269091A CN101097385A (zh) 2006-06-30 2007-06-29 液晶显示装置的阵列基板及其制造方法
US12/984,009 US7977175B2 (en) 2006-06-30 2011-01-04 Array substrate for liquid crystal display device and method of fabricating the same
JP2011164438A JP5122672B2 (ja) 2006-06-30 2011-07-27 液晶表示装置用アレイ基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060060901A KR101257811B1 (ko) 2006-06-30 2006-06-30 액정표시장치용 어레이 기판과 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080002221A KR20080002221A (ko) 2008-01-04
KR101257811B1 true KR101257811B1 (ko) 2013-04-29

Family

ID=38777187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060901A KR101257811B1 (ko) 2006-06-30 2006-06-30 액정표시장치용 어레이 기판과 그 제조방법

Country Status (6)

Country Link
US (2) US7884362B2 (ko)
JP (2) JP4849633B2 (ko)
KR (1) KR101257811B1 (ko)
CN (1) CN101097385A (ko)
DE (1) DE102007029421B4 (ko)
TW (1) TWI368807B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW413844B (en) 1998-11-26 2000-12-01 Samsung Electronics Co Ltd Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films
KR101284697B1 (ko) * 2006-06-30 2013-07-23 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR100920483B1 (ko) * 2007-07-20 2009-10-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR101458898B1 (ko) * 2008-02-12 2014-11-07 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US20120127396A1 (en) * 2009-08-04 2012-05-24 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal display panel, liquid crystal display device, and method for manufacturing active matrix substrate
US20120133860A1 (en) * 2009-08-04 2012-05-31 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal display panel, liquid crystal display device, and method for manufacturing active matrix substrate
KR101988341B1 (ko) 2009-09-04 2019-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR101574131B1 (ko) * 2009-11-10 2015-12-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법
KR102426613B1 (ko) 2009-11-28 2022-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101113354B1 (ko) 2010-04-16 2012-02-29 삼성모바일디스플레이주식회사 표시 장치 및 그 제조방법
CN102290413B (zh) * 2010-06-17 2013-04-10 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
JP2012208294A (ja) * 2011-03-29 2012-10-25 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置、投射型表示装置および電子機器
KR20130066247A (ko) * 2011-12-12 2013-06-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101258903B1 (ko) * 2012-02-24 2013-04-29 엘지디스플레이 주식회사 액정표시장치 및 액정표시장치 제조방법
CN102709329A (zh) * 2012-06-14 2012-10-03 深超光电（深圳）有限公司 薄膜晶体管及其制造方法
CN102890378B (zh) * 2012-09-17 2015-01-21 京东方科技集团股份有限公司 一种阵列基板及其制造方法
JP2015012048A (ja) 2013-06-27 2015-01-19 三菱電機株式会社 アクティブマトリクス基板およびその製造方法
CN103715096A (zh) 2013-12-27 2014-04-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及其制作方法
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
CN104183603B (zh) * 2014-07-16 2017-01-25 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN105140300B (zh) * 2015-10-20 2019-01-18 重庆京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
CN107402486B (zh) * 2017-08-31 2020-06-30 京东方科技集团股份有限公司 阵列基板及其驱动方法、显示装置
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164584A (ja) * 1998-11-26 2000-06-16 Samsung Electronics Co Ltd 薄膜の写真エッチング方法及びこれを用いた液晶表示装置用薄膜トランジスタ基板の製造方法
JP2001326360A (ja) * 2000-05-18 2001-11-22 Sharp Corp アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法
JP2002303877A (ja) * 2001-01-18 2002-10-18 Lg Phillips Lcd Co Ltd 液晶表示装置用アレー基板とその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07239478A (ja) 1994-03-01 1995-09-12 Hitachi Ltd 半導体装置
JPH08262493A (ja) * 1995-03-27 1996-10-11 Toshiba Corp 液晶表示装置およびその製造方法
JP3425851B2 (ja) * 1997-06-30 2003-07-14 日本電気株式会社 液晶表示装置用薄膜トランジスタ
JP3288615B2 (ja) * 1997-10-21 2002-06-04 株式会社アドバンスト・ディスプレイ 薄膜トランジスタの製造方法
US6476481B2 (en) 1998-05-05 2002-11-05 International Rectifier Corporation High current capacity semiconductor device package and lead frame with large area connection posts and modified outline
JP2000208771A (ja) 1999-01-11 2000-07-28 Hitachi Ltd 半導体装置、液晶表示装置およびこれらの製造方法
TW498178B (en) * 2000-05-02 2002-08-11 Hannstar Display Corp Manufacturing method and structure for in-plane switching mode liquid crystal display unit
KR100799464B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100483358B1 (ko) * 2001-09-07 2005-04-14 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판과 그 제조방법
JP4551049B2 (ja) * 2002-03-19 2010-09-22 三菱電機株式会社 表示装置
CN1333432C (zh) 2003-08-21 2007-08-22 广辉电子股份有限公司 薄膜晶体管阵列基板的制造方法
KR101090252B1 (ko) 2004-09-24 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US7338846B2 (en) * 2006-01-12 2008-03-04 Chunghwa Picture Tubes, Ltd. Fabricating method of pixel structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164584A (ja) * 1998-11-26 2000-06-16 Samsung Electronics Co Ltd 薄膜の写真エッチング方法及びこれを用いた液晶表示装置用薄膜トランジスタ基板の製造方法
JP2001326360A (ja) * 2000-05-18 2001-11-22 Sharp Corp アクティブマトリクス基板の製造方法およびアクティブマトリクス基板および薄膜電界効果トランジスタの製造方法
JP2002303877A (ja) * 2001-01-18 2002-10-18 Lg Phillips Lcd Co Ltd 液晶表示装置用アレー基板とその製造方法

Also Published As

Publication number Publication date
US7977175B2 (en) 2011-07-12
JP4849633B2 (ja) 2012-01-11
DE102007029421A1 (de) 2008-01-03
KR20080002221A (ko) 2008-01-04
JP2011227526A (ja) 2011-11-10
JP2008015514A (ja) 2008-01-24
TWI368807B (en) 2012-07-21
TW200811568A (en) 2008-03-01
DE102007029421B4 (de) 2010-05-12
JP5122672B2 (ja) 2013-01-16
US20080042134A1 (en) 2008-02-21
US7884362B2 (en) 2011-02-08
CN101097385A (zh) 2008-01-02
US20110097857A1 (en) 2011-04-28

Similar Documents

Publication Publication Date Title
KR101257811B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101235106B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101282893B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
JP4668893B2 (ja) 液晶表示装置及びその製造方法
JP4885805B2 (ja) 液晶表示装置用アレイ基板とその製造方法
KR101264789B1 (ko) 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR101248003B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101127218B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101284697B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101297358B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR100920482B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101242032B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR20080001180A (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101263725B1 (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR101396809B1 (ko) 액정표시장치용 어레이 기판 및 그 제조방법
KR101124398B1 (ko) 액정표시자치용 어레이 기판과 그 제조방법
KR101302965B1 (ko) 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
KR101210888B1 (ko) 액정표시장치용 어레이 기판의 제조방법
KR20060133746A (ko) 액정표시장치용 어레이 기판과 그 제조방법
KR20090055208A (ko) 씨오티 구조 액정표시장치용 어레이기판 및 그 제조방법
KR20060133745A (ko) 액정표시장치용 어레이 기판과 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170320

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee