JP4668893B2 - 液晶表示装置及びその製造方法 - Google Patents

液晶表示装置及びその製造方法 Download PDF

Info

Publication number
JP4668893B2
JP4668893B2 JP2006353326A JP2006353326A JP4668893B2 JP 4668893 B2 JP4668893 B2 JP 4668893B2 JP 2006353326 A JP2006353326 A JP 2006353326A JP 2006353326 A JP2006353326 A JP 2006353326A JP 4668893 B2 JP4668893 B2 JP 4668893B2
Authority
JP
Japan
Prior art keywords
layer
gate
electrode
liquid crystal
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006353326A
Other languages
English (en)
Other versions
JP2008009372A (ja
Inventor
ドンヤン・キム
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2008009372A publication Critical patent/JP2008009372A/ja
Application granted granted Critical
Publication of JP4668893B2 publication Critical patent/JP4668893B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Description

本発明は、液晶表示装置及びその製造方法に関し、特に、液晶表示装置用アレイ基板の製作において、エッチング防止膜を含む薄膜トランジスタが構成された液晶表示装置用アレイ基板を３マスク工程によって製作可能にした技術に関するものである。
一般的な液晶表示装置の駆動原理は、液晶の光学的異方性と分極性質とを利用している。液晶は、構造が細く長いので、分子の配列において方向性を有しており、任意に液晶に電界を加えると、分子配列の配列方向を制御することができる。
従って、液晶の分子配列方向を任意に調節すると、光学的異方性によって液晶の分子配列方向に光が屈折して画像情報を表現することができる。
液晶表示装置は、共通電極が形成されたカラーフィルタ基板（上部基板）と、画素電極が形成されたアレイ基板（下部基板）と、これら両基板間に充填された液晶とにより構成される。このような液晶表示装置は、共通電極及び画素電極が上下に印加される電場により液晶を駆動する方式であって、透過率及び開口率等の特性が優れている。
現在では、薄膜トランジスタと薄膜トランジスタに連結された画素電極とが行列方式で配列された能動行列型の液晶表示装置（ＡＭ−ＬＣＤ、以下、液晶表示装置と称する）が解像度及び動画像の具現能力が優れており、最も注目を浴びている。
以下、図１を参照しながら、従来の液晶表示装置の構成について説明する。
図１は、一般的な液晶表示装置を概略的に示す斜視図である（例えば、特許文献１参照）。
図１において、液晶パネル５１は、液晶層（図示せず）を間に有して相互に離隔して構成された第１基板５と第２基板１０とにより構成されている。第２基板１０と向かい合う第１基板５の一面には、ブラックマトリックス６と、赤色、緑色、青色のカラーフィルタ７ａ、７ｂ、７ｃと、カラーフィルタ上に透明な共通電極９とが構成されている。
第１基板５と向かい合う第２基板１０には、多数の画素領域Ｐが定義されており、また、画素領域Ｐの一側に沿って延長して形成されたゲート配線１４と、ゲート配線１４が形成される画素領域Ｐの一側と、平行でない他側に沿って延長して形成されたデータ配線２６とが構成されている。
図１の構成により、画素領域Ｐは、ゲート配線１４とデータ配線２６とが交差して定義され、両配線の交差地点には、薄膜トランジスタＴが構成される。
画素領域Ｐには、薄膜トランジスタＴと接触する透明な画素電極３２が構成されており、画素電極３２は、インジウム−スズ−オキサイドＩＴＯ及びインジウム−ジンク−オキサイドＩＺＯのように、光の透過率が比較的に優れた透明導電性金属で形成される。
上記のように構成された液晶表示装置用アレイ基板は、５〜６マスク工程により製作される。以下、従来の液晶表示装置用アレイ基板の製作工程について、簡略的に紹介する。
ここでは、例えば５マスク工程について説明し、マスク工程のみを並べている。
第１マスク工程：ゲート電極及びゲート配線（及びゲートパッド）の形成工程。
第２マスク工程：ゲート電極の上部のアクティブ層及びオーミックコンタクト層の形成工程。
第３マスク工程：データ配線（及びデータパッド）、ソース電極及びドレイン電極の形成工程。
第４マスク工程：基板全面に保護膜を形成して、ドレイン電極を露出するコンタクトホールを形成する工程。
第５マスク工程：コンタクトホールを通じて接触する画素電極を形成する工程。
以上の５マスク工程によって液晶表示装置用アレイ基板を製作することができる。
しかし、このように多数の工程によってアレイ基板が製作されるが、工程が多いほど不良が発生する確率が大きくなって生産収率が低下するので、工程時間の増加と工程費用の上昇とによって製品の競争力が弱化される問題がある。
そこで、このような問題を解決するために、工程数を低減させた４マスク工程が提案されている。
図２は、従来の４マスク工程によって製作した液晶表示装置用アレイ基板の一部を拡大して示す平面図である。
図２において、アレイ基板は、絶縁基板６０上に一方向に延長されたゲート配線６２と、ゲート配線６２に交差して画素領域Ｐを定義するデータ配線９８とを含む。
ゲート配線６２の一端にはゲートパッド電極６４が構成され、データ配線９８の一端にはデータパッド電極１００が構成される。
ゲートパッド電極６４及びデータパッド電極１００の上部には、各々これと接触する透明なゲートパッド電極端子１１４と、データパッド電極端子１１６とが構成される。
ゲート配線６２とデータ配線９８との交差地点には、ゲート配線６２と接触するゲート電極６４と、ゲート電極６４の上部に位置した第１半導体層９０ａと、第１半導体層９０ａの上部に離隔され位置して、データ配線９８に連結されたソース電極９４と、ソース電極９４から離隔されたドレイン電極９６と、を含む薄膜トランジスタＴが構成される。
画素領域Ｐには、ドレイン電極９６と接触する透明な画素電極ＰＸＬが構成される。また、ゲート配線６２の一部上部には、画素電極ＰＸＬと接触するアイランド状のストレージ電極８６が形成される。ゲート配線６２の一部を第１電極として、ストレージ電極８６を第２電極とし、これら両電極間に位置したゲート絶縁膜（図示せず）を誘電体としたストレージキャパシタＣｓｔが形成される。
ここで、データ配線９８の下部には、第１半導体層９０ａから延長された第２半導体層９０ｂが構成されて、アイランド状のストレージ電極８６の下部には、第３半導体層９０ｃが形成される。
第１半導体層９０ａのアクティブ層９２ａの一部は、ゲート電極６４によって遮られないので、バックライト等のような光に露出されて光電流（ｐｈｏｔｏ ｃｕｒｒｅｎｔ）を発生する。このような光電流は、薄膜トランジスタの漏洩電流として機能する。
また、データ配線９８と下部の半導体層９０ｂとが同一の工程でパターニングされるが、このパターニング時において、半導体層９０ｂの下部層である純粋非晶質シリコン層７０は、データ配線９８の幅より広くパターニングされる。
これにより、純粋非晶質シリコン層７０は、バックライトのような光に露出されて光電流を発生する。このように発生した光電流により、隣接した画素電極ＰＸＬとの間でカップリング（ｃｏｕｐｌｉｎｇ）現象が発生して、液晶パネルの画面に波状ノイズ（ｗａｖｙ ｎｏｉｓｅ）が発生する問題がある。
以下、図３Ａ、図３Ｂを参照しながら、波状ノイズについて詳しく説明する。
図３Ａ、図３Ｂは、図２内のＩＩ−ＩＩ線、Ｖ−Ｖ線に沿って切断した断面図である。
図３Ａ、図３Ｂにおいて、従来の４マスク工程によって薄膜トランジスタアレイ基板６０を製作すると、ソース電極９４及びドレイン電極９６の下部に第１半導体層９０ａが構成され、データ配線９８の下部に第２半導体層９０ｂが構成される。
ソース電極９４及びドレイン電極９６は、第１半導体層９０ａ上に位置し、保護膜ＰＡＳは、ソース電極９４及びドレイン電極９６上に位置する。
第１半導体層９０ａ及び第２半導体層９０ｂは、純粋非晶質シリコン層（ａ−Ｓｉ：Ｈ）７０と、不純物を含む非晶質シリコン層（ｎ＋ａ−Ｓｉ：Ｈ）７２とに積層されて構成される。第１半導体層９０ａを構成する純粋非晶質シリコン層は、アクティブ層９２ａとして作用し、上部の不純物非晶質シリコン層は、オーミックコンタクト層９２ｂとして作用する。
また、第１半導体層９０ａのアクティブ層９２ａの一部は、ゲート電極６４によって遮られないので、バックライト等のような光に露出されて光電流を発生する。このような光電流は、薄膜トランジスタの漏洩電流として機能する。漏洩電流は、画素領域Ｐに充電された電圧を非正常に漏洩するようにして、薄膜トランジスタの動作を低下する原因となる。
また、データ配線９８の下部に位置して、データ配線９８の両側に突出された第２半導体層９０ｂの純粋非晶質シリコン層７０は、下部の光源に露出されて光電流を発生する。
また、下部の光源のちらつきによって、純粋非晶質シリコン層７０は、微細に反応して活性化と非活性化状態とが繰り返されて、これによる光電流の変化が発生する。
このような光電流の変化成分は、隣接する画素電極ＰＸＬに流れる信号と共にカップリングされ、画素電極ＰＸＬに位置した液晶の動きを歪曲する。
これにより、液晶パネルの画面には、波状の細い線が示される波状ノイズが発生する。
また、データ配線９８の下部に位置する純粋非晶質シリコン層７０は、データ配線９８の両側に各々約１．７μｍ程度突出される。
一般的に、データ配線９８と画素電極ＰＸＬとは、アライン誤差を勘案して４．７５μｍ程度の隔離距離を置いてパターニングされるが、上記突出部分を勘案すると、データ配線９８と画素電極ＰＸＬとの隔離距離Ｄは、６．４５μｍになる。
すなわち、データ配線９８の一側に突出された部分の長さだけ、画素電極ＰＸＬが遠くパターニングされて、この部分の光漏れを遮るブラックマトリックスＢＭの幅Ｗ１も広くなって、開口領域が削減される問題がある。
また、上記波状ノイズが発生するデータ配線９８と、その下部の第２半導体層９０ｂと、漏洩電流が発生する薄膜トランジスタとの構造は、従来の汎用的な４マスク工程によって必然に発生する。以下、従来の４マスク工程について説明する。
ここでは、図４Ａ〜図４Ｇ、図５Ａ〜図５Ｇ、図６Ａ〜図６Ｇの工程図を参照しながら、従来の４マスク工程によってアレイ基板を製作する方法について説明する。
図４Ａ〜図４Ｇ、図５Ａ〜図５Ｇ、図６Ａ〜図６Ｇは、図２内のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線に沿って切断した従来の工程断面図であり、工程順に示している。
図４Ａ、図５Ａ及び図６Ａは、第１マスク工程を示している。
図４Ａ、図５Ａ及び図６Ａにおいては、基板６０上に、スイッチング領域Ｓを含む画素領域Ｐ、ゲート領域Ｇ、データ領域Ｄ及びストレージ領域Ｃを定義する。
ストレージ領域Ｃは、ゲート領域Ｇの一部に定義される。
また、多数の領域（Ｓ、Ｐ、Ｇ、Ｄ、Ｃ）が定義された基板６０上に、一方向に延長されて、一端にゲートパッド６６を含むゲート配線６２と、ゲート配線６２に連結されて、スイッチング領域Ｓに位置するゲート電極６４とを形成する。
ここで、ゲートパッド６６及びゲート配線６２とゲート電極６４とは、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、タングステンＷ、クロムＣｒ、モリブデンＭｏ等の単一金属や、アルミニウムＡｌ／クロムＣｒ（または、モリブデンＭｏ）等を含む導電性金属グループのうちから選択された一つまたはそれ以上の金属を蒸着することにより形成される。
図４Ｂ〜図４Ｅ、図５Ｂ〜図５Ｅ、図６Ｂ〜図６Ｅは、第２マスク工程を示している。
まず、図４Ｂ、図５Ｂ及び図６Ｂにおいては、ゲート電極６４及びゲートパッド６６を含むゲート配線６２が形成された基板６０の全面に、ゲート絶縁膜６８と、純粋非晶質シリコン層（ａ−Ｓｉ：Ｈ）７０と、不純物を含む非晶質シリコン層（ｎ＋、または、Ｐ＋ａ−Ｓｉ：Ｈ）７２と、導電性金属層７４とを形成する。
ゲート絶縁膜６８は、窒化シリコンＳｉＮＸ、酸化シリコンＳｉＯ２等を含む無機絶縁物質、または場合によっては、ベンゾシクロブテンＢＣＢ、アクリル系樹脂等を含む有機絶縁物質のうちから一つを蒸着して形成され、金属層７４は、上記導電性金属グループのうちから選択された一つまたはそれ以上の物質を蒸着して形成される。
導電性金属層７４が形成された基板６０全面に、フォトレジストを塗布して感光層７６を形成する。
感光層７６の離隔された上部に、透過部Ｂ１、遮断部Ｂ２、半透過部Ｂ３で構成されたマスクＭを配置させる。
半透過部Ｂ３は、マスクＭにスリット状または半透過膜を形成して、光の強度を弱くしたり、または光の透過量を少なくしたりして、感光層を不完全露光させる機能を有する。
また、遮断部Ｂ２は、光を完全に遮断する機能を有し、透過部Ｂ１は、光を透過させ、光によって感光層７６が完全な化学的変化、すなわち、完全露光させる機能を有する。
一方、スイッチング領域Ｓには、半透過部Ｂ３を設けると共に、半透過部Ｂ３の両側に遮断部Ｂ２を配置させ、ストレージ領域Ｃには、遮断部Ｂ２を配置させ、ゲート領域Ｇと交差する方向であるデータ領域Ｄには、遮断部Ｂ２を配置させる。
以下、マスクＭの上部に光を照射して、下部の感光層７６を露光して現像する工程を行う。
続いて、図４Ｃ、図５Ｃ及び図６Ｃにおいては、スイッチング領域Ｓとデータ領域Ｄとストレージ領域Ｃとの上部に、パターニングされた第１〜第３感光パターン７８ａ、７８ｂ、７８ｃを形成する。
第１〜第３感光パターン７８ａ、７８ｂ、７８ｃの周辺に露出された金属層７４と、その下部の不純物非晶質シリコン層７２と、純粋非晶質シリコン層７０とを除去する工程を行う。
この除去工程においては、金属層７４の種類に応じて、金属層７４及びその下部層７０、７２を同時に除去したり、金属層７４を先にエッチングした後、乾式エッチング工程によって下部の純粋非晶質シリコン層７０と不純物を含む非晶質シリコン層７２を除去したりする。
次に、上記除去工程が完了すると、図４Ｄ、図５Ｄ及び図６Ｄにおいて、第１〜第３感光パターン７８ａ、７８ｂ、７８ｃの下部に、第１金属パターン８０と、第１金属パターン８０から画素領域Ｐの一側に沿って延長された第２金属パターン８２と、ストレージ領域Ｃに対応したアイランド状の第３金属パターン８６とが形成される。
この金属パターン形成工程においては、第１〜第３金属パターン８０、８２、８６の下部に、純粋非晶質シリコン層７０と不純物を含む非晶質シリコン層７２とが存在しており、便宜上、第１金属パターン８０の下部に構成されたのは第１半導体層９０ａ、第２金属パターン８２の下部に構成されたのは第２半導体層９０ｂ、第３金属パターン８６の下部に構成されたのは第３半導体層９０ｃとする。
また、第１感光パターン７８ａのうち、ゲート電極６４の中心に対応して高さが低い部分を除去して、下部の金属パターン８０を露出するためのアッシング工程を行う。
この結果、ゲート電極６４の中心に対応する第１金属パターン８０の一部が露出されて、第１〜第３感光パターン７８ａ、７８ｂ、７８ｃの周辺に、第１〜第３金属パターン８０、８２、８６の周辺が同時に露出される。
アッシング工程の後、第１金属パターン８０の露出された部分と、その下部の不純物非晶質シリコン層７２とを除去する工程を行う。
次に、上記除去工程が完了すると、図４Ｅ、図５Ｅ及び図６Ｅにおいては、ゲート電極６４の上部に位置した第１半導体層９０ａのうち、下部層（純粋非晶質シリコン層）は、アクティブ層９２ａとして機能し、アクティブ層９２ａの上部で、一部が除去されて離隔された上部層（不純物非晶質シリコン層）は、オーミックコンタクト層９２ｂとして機能する。
また、アクティブ層９２ａの上部のオーミックコンタクト層９２ｂを除去しながら、下部のアクティブ層９２ａをオーバーエッチングして、アクティブ層９２ａの表面（アクティブチャンネル）に不純物が残らないようにする。
一方、オーミックコンタクト層９２ｂの上部に位置して離隔された金属パターンは、各々、ソース電極９４とドレイン電極９６とになる。
なお、ソース電極９４と接触する第２金属パターン（図５Ｃ内の８２）は、データ配線９８であって、データ配線９８の一端は、データパッド９９である。
また、ストレージ領域Ｃに対応して形成されたアイランド状の第３金属パターン８６は、ストレージ電極になる。
すなわち、ゲート配線６２は、第１ストレージ電極の機能を有し、上部のストレージ電極８６は、第２ストレージ電極の機能を有する。従って、ゲート配線６２、その上部のゲート絶縁膜６８、第３半導体階９０ｃ、その上部のストレージ電極８６は、補助容量部であるストレージキャパシタＣｓｔを構成する。 以下、残留した感光パターン７８ａ、７８ｂ、７８ｃを除去することにより、第２マスク工程を完了する。
図４Ｆ、図５Ｆ及び図６Ｆは、第３マスク工程を示している。
図４Ｆ、図５Ｆ及び図６Ｆにおいては、ソース電極９４及びドレイン電極９６と、データパッド９９を含むデータ配線９８と、ストレージキャパシタＣｓｔとが構成された基板６０の全面に、窒化シリコンＳｉＮＸまたは酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された一つを蒸着したり、または場合によって、ベンゾシクロブテンＢＣＢ、アクリル系樹脂を含む有機絶縁物質グループのうちから選択された一つを塗布して、保護膜ＰＡＳを形成する。
以下、保護膜ＰＡＳをパターニングして、ドレイン電極９６の一部を露出するドレインコンタクトホールＣＨ１と、ストレージ電極８６を露出するストレージコンタクトホールＣＨ２と、ゲートパッド６６の一部を露出するゲートパッドコンタクトホールＣＨ３と、データパッド９９の一部を露出するデータパッドコンタクトホールＣＨ４とを形成する。
図４Ｇ、図５Ｇ及び図６Ｇは、第４マスク工程を示している。
図４Ｇ、図５Ｇ及び図６Ｇに示においては、保護膜ＰＡＳが形成された基板６０全面に、インジウム−スズ−オキサイドＩＴＯ、インジウム−ジンク−オキサイドＩＺＯとインジウム−ジンク−オキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された一つを蒸着してパターニングし、ドレイン電極９６及びストレージ電極８６の両方と接触しながら画素領域Ｐに位置する画素電極ＰＸＬを形成すると同時に、ゲートパッド６６と接触するゲートパッド電極ＧＰと、データパッド９９と接触するデータパッド電極ＤＰとを形成する。
このように、従来の４マスク工程により液晶表示装置用アレイ基板を製作する。
従来の４マスク工程によれば、既存の５マスク工程に比べて、画期的なほど生産費用を節減する効果及び工程時間を短縮する効果があり、また、工程時間の短縮によって不良発生確率も減少する。
韓国公開特許第１０−２００１−０１０３４３１号公報
従来の液晶表示装置及びその製造方法では、上記４マスク工程によって製作された薄膜トランジスタアレイ基板が、データ配線の両側に半導体層が拡張されたの構造を有しているので、依然として画面に波状ノイズが発生するうえ、拡張された半導体層によって開口率が低下するという課題があった。
また、アクティブ層がゲート電極によって完全に遮られずに、薄膜トランジスタに漏洩電流が発生するという課題があった。さらに、オーバーエッチングされることを考慮して、アクティブ層の厚さを厚く形成しているので、工程時間及び工程費用面で、工程収率が低下するという課題があった。
本発明は、上記のような課題を解決するためになされたもので、画質及び開口率を向上させて、工程収率を高めることのできる液晶表示装置及びその製造方法を提供することを目的とする。
本発明に係る液晶表示装置は、ゲート配線と；前記ゲート配線に連結されたゲート電極と；前記ゲート配線及び前記ゲート電極上に位置するゲート絶縁膜と；前記ゲート絶縁膜上に位置し、前記ゲート電極と重畳するアクティブ層と；前記アクティブ層から延長されて、前記ゲート絶縁膜上に位置し、前記ゲート配線と重畳する半導体層と；前記アクティブ層上に位置し、互いに離隔する第１及び第２オーミックコンタクト層と；前記第１及び第２オーミックコンタクト層上にそれぞれ互いに離隔して位置することにより、前記アクティブ層の一部を露出させる第１ソース電極及び第１ドレイン電極と；前記第１ソース電極及び第１ドレイン電極と前記アクティブ層の露出された一部上に位置し、前記第１ソース電極及び第１ドレイン電極それぞれを露出させる第１及び第２コンタクトホールを含み、前記ゲート配線及びゲート電極の側面を覆う保護膜と；前記保護膜上に位置し、それぞれが透明導電性物質でなる第１層と不透明金属物質でなる第２層を含み、前記第１及び第２コンタクトホールを通じて前記第１ソース電極及び第１ドレイン電極と接触する第２ソース電極及び第２ドレイン電極と；前記第２ソース電極の第１層及び第２層から延長されて、前記保護膜上に位置し、前記ゲート配線と交差して画素領域を定義するデータ配線と；前記画素領域に位置して、前記第２ドレイン電極の第１層から延長されて、前記保護膜上に位置する画素電極と；を含み、前記ゲート絶縁膜は、前記ゲート配線及びゲート電極と同一の外郭を有し、前記半導体層及びアクティブ層それぞれは、前記ゲート配線及びゲート電極と同一の外郭を有する。
また、本発明に係る液晶表示装置の製造方法は、第１マスクを使用して、基板上に、ゲート配線と、前記ゲート配線から延長されたゲートパッドと、ゲート電極と、前記ゲート配線及び前記ゲート電極上にゲート絶縁膜と、ゲート絶縁膜上に前記ゲート電極と重畳するアクティブ層と、前記ゲート絶縁膜上に前記ゲート配線と重畳する半導体層と、前記アクティブ層上に位置し、互いに離隔する第１及び第２オーミックコンタクト層と、前記第１及び第２オーミックコンタクト層上にそれぞれ位置して前記アクティブ層の一部を露出させる第１ソース電極及び第１ドレイン電極と、を形成する第１の段階と；第２マスクを使用して、前記第１ソース電極と前記第１ドレイン電極との間の前記アクティブ層と前記ゲート配線及び前記ゲート電極の側面を覆い、前記第１ソース電極及び前記第１ドレイン電極を露出する第１及び第２コンタクトホールを含む保護膜を形成する第２の段階と；第３マスクを使用して、前記第１ソース電極及び前記第１ドレイン電極に各々連結され、それぞれが透明導電性物質でなる第１層と不透明金属物質でなる第２層を含む第２ソース電極及び第２ドレイン電極と、前記第２ソース電極の第１及び第２層から延長されて前記ゲート配線と交差して画素領域を定義するデータ配線と、前記データ配線から延長されたデータパッド電極と、前記画素領域に前記第２ドレイン電極の第１層から延長された画素電極を形成する第３の段階と；を含み、前記第１の段階は、前記基板上に、第１導電層と、第１絶縁膜と、純粋非晶質シリコン層と、不純物非晶質シリコン層と、第２導電層を形成する段階と；前記第１マスクを使用して、ゲート領域とスイッチング領域の一部に対応する第１部分と、前記スイッチング領域の一部の両側に対応して前記第１部分より厚い第２部分を有する第１フォトレジストパターンを前記第２導電層上に形成する段階と；前記第１フォトレジストパターンを使用して、前記第２導電層と、不純物非晶質シリコン層と、純粋非晶質シリコン層と、第１絶縁膜と、第１導電層とをパターニングして、前記ゲート領域に前記ゲート配線とゲートパッドと半導体層とを形成し、前記スイッチング領域に前記ゲート電極及び前記アクティブ層を形成して、前記ゲート領域及び前記スイッチング領域に前記ゲート絶縁膜を形成する段階と；前記第１フォトレジストパターンをアッシングして前記第１部分を除去する段階と；アッシングされた前記第１フォトレジストパターンを使用して、パターニングされた前記第２導電層及び前記不純物非晶質シリコン層をパターニングし、前記第１ソース電極及び前記第１ドレイン電極と前記第１及び第２オーミックコンタクト層とを形成する段階と；を含み、前記ゲート配線、前記ゲートパッド及び前記ゲート電極は前記第１導電層でなり、前記ゲート絶縁膜は前記第１絶縁膜でなり、前記半導体層は前記純粋非晶質シリコン層でなり、前記アクティブ層は前記純粋非晶質シリコン層でなり、前記第１及び第２オーミックコンタクト層はそれぞれ前記不純物非晶質シリコン層でなり、前記第１ソース電極及び前記第１ドレイン電極はそれぞれ前記第２導電層でなり、前記第３の段階は、前記ゲートパッド電極を形成する段階を含むと共に；前記保護膜上に、前記第１及び第２層を形成する段階と；前記第３マスクを使用して、前記ゲートパッドの少なくとも一部とデータ領域の一端と前記画素領域とに対応する第１部分と、前記データ領域の他の部分に対応して前記第１部分より厚い第２部分を有して、前記第１ソース電極と前記第１ドレイン電極との間のアクティブ層を覆う保護膜の少なくとも一部を覆わないフォトレジストパターンを前記第２層上に形成する段階と；前記フォトレジストパターンを使用して、前記第１及び第２層をパターニングして、前記第２ソース電極及び前記第２ドレイン電極と前記データ領域の他の部分とに前記データ配線を形成する段階と；前記フォトレジストパターンをアッシングして前記第１部分を除去する段階と；アッシングされた前記フォトレジストパターンを使用して、パターニングされた前記第２層をパターニングして、前記データ領域の一端に前記データパッド電極と前記画素電極と前記ゲートパッド電極とを形成する段階と；を含む。
本発明は、アレイ基板を３マスク工程で製作するので、工程単純化による工程時間の短縮及び工程費用の節減を実現し、生産収率を改善して、製品の競争力を高めることができる。
また、半導体層及びアクティブ層は、金属電極及び配線の外部に延長されないので、波状ノイズを改善して、開口率を高めることができる。
さらに、ゲート電極がアクティブ層を遮るので、薄膜トランジスタでの漏洩電流を改善することができる。
実施の形態１．
以下、添付した図面を参照しながら、本発明の実施の形態１について説明する。
本発明の実施の形態１においては、液晶表示装置用アレイ基板を３マスク工程で製作する。
図７は、本発明の実施の形態１に係る液晶表示装置用アレイ基板の一部を拡大して示す平面図である。
図７において、絶縁基板１００上には、一方向に延長されて一端にゲートパッド１３２が構成されたゲート配線１３０と、ゲート配線１３０と交差して画素領域Ｐを定義すると共に、一端にデータパッド１６２を含むデータ配線１６０とが構成されている。
ゲートパッド１３２は、上部に透明電極からなるゲートパッド電極１６４が構成されており、データパッド１６２は、それ自体が透明電極で構成されている。
ゲート配線１３０とデータ配線１６０との交差地点には、ゲート電極１１８と、アクティ層及びオーミックコンタクト層を含む第１半導体層と、オーミックコンタクト層に直接接触して互いに離隔された第１ソース電極１３６及び第１ドレイン電極１３８と、第１ソース電極１３６及び第１ドレイン電極１３８に接触する第２ソース電極１５４と、第２ドレイン電極１５６と、を含む薄膜トランジスタＴが構成されている。
薄膜トランジスタＴの上部には、第１及び第２ソース電極１３６、１５４と、第１及び第２ドレイン電極１３６、１５６の離隔された間に露出されたアクティブ層（図示せず）を覆うエッチング防止膜１４６とが構成される。
画素領域Ｐには、第２ドレイン電極１５６に連結された透明な画素電極１５８が構成される。
一方、画素領域Ｐを定義する部分のゲート配線１３０の上部には、これを第１ストレージ電極として、ゲート配線１３０の上部に延長された画素電極１５８の一部を第２ストレージ電極とするストレージキャパシタＣｓｔが構成される。ストレージキャパシタＣｓｔを構成するために、ゲート配線１３０は、画素領域Ｐへと突出されて画素電極１５８と重なる。
上記構成は、３マスク工程によって製作されており、特に、アクティブ層（図示せず）は、データ配線１６０の下部に存在しないのみならず、配線の外側に露出されない。
以下、図８Ａ、図８Ｂ及び図８Ｃを参照しながら、本発明の実施の形態１に係る薄膜トランジスタアレイ基板の断面構成について説明する。
図８Ａ、図８Ｂ及び図８Ｃは、各々、図７内のＶＩ−ＶＩ線、ＶＩＩ−ＶＩＩ線、ＶＩＩＩ−ＶＩＩＩ線に沿って切断した断面図であり、それぞれ、スイッチング領域及び画素領域を切断した断面図と、ゲートパッドを切断した断面図と、データパッドを切断した断面図とを示している。
図８Ａ〜図８Ｃにおいて、基板１００は、多数の画素領域Ｐと、ゲート領域Ｇと、データ領域Ｄとにより定義される。また、ゲート領域Ｇの一部にストレージ領域Ｃが定義され、画素領域Ｐごとに、これに近接してスイッチング領域Ｓが定義される。
スイッチング領域Ｓには、ゲート電極１１８と、アクティブ層１２２から離隔されたオーミックコンタクト層１２４を有する第１半導体層と、オーミックコンタクト層１２４と各々接触して互いに離隔された第１ソース電極１３６及び第１ドレイン電極１３８と、第１ソース電極１３６及び第１ドレイン電極１３８に各々接触する第２ソース電極１５４及び第２ドレイン電極１５６と、からなる薄膜トランジスタＴが構成されている。
第１ソース電極１３６及びその下部のオーミックコンタクト層１２４は、同一のアイランド状であり、第２ドレイン電極１３８及びその下部のオーミックコンタクト層１２４は、同一のアイランド状である。第１ソース電極１３６及び第１ドレイン電極１３８とオーミックコンタクト層１２４とは、ゲート電極の内部に位置する。
ゲート電極１１８上には、ゲート絶縁膜１２０が配置される。エッチング防止膜１４６は、保護膜１４０のうち、第１ソース電極１３６及び第１ドレイン電極１３８の離隔された間に露出されたアクティブ層１２２を覆う部分を構成する。保護膜１４０は、第１ソース電極１３６及び第１ドレイン電極１３８を露出するための第１コンタクトホール１８１及び第２コンタクトホール１８２を有する。
第２ソース電極１５４及び第２ドレイン電極１５６は、第１層としての透明金属層１４８と、第２層としての不透明金属層１５０とが積層された状態で構成される。
第２ソース電極１５６に連結されたデータ配線１６０は、画素領域Ｐの一側のデータ領域Ｄに構成される。データ配線１６０も、第１層１４８及び第２層１５０の積層構造で形成される。データパッド１６２は、データ配線１６０から延長された第１層１４８で構成される。
画素領域Ｐに位置した画素電極１５８は、第２ドレイン電極１５６の第１層１４８から延長される。
また、ゲート配線１３０も、上部にゲート絶縁膜１２０及び第２半導体層１０６が構成される。第２半導体層１０６は、アクティブ層１２２から延長されている。ゲートパッド１３２の上部には、ゲートパッド電極１６４が配置される。ゲートパッド電極１６４は、第１層１４８により構成される。
第１ソース電極１３６及び第１ドレイン電極１３８は、第２ソース電極１５４及び第２ドレイン電極１５６の下部の透明金属層１４８とオーミックコンタクト層１２４とのオミック接触のために形成される。
ゲート電極１１８及びゲート配線１３０の外郭と、アクティブ層及び第２半導体層１０６の外郭と、ゲート絶縁膜１２０の外郭とは、同一である。
以上のように、半導体層及びアクティブ層は、金属電極及び配線の外部に延長された形態で構成されない。このような構成によって、従来の４マスク構造の代表的な問題として作用した波状ノイズ及び開口率の問題が改善される。また、ゲート電極がアクティブ層を遮るので、薄膜トランジスタでの漏洩電流も改善される。
上記構成は、本発明で提案した３マスク工程方法によって得ることができる。
以下、図９〜図１１を参照しながら、本発明の実施の形態１による３マスク工程によって液晶表示装置用アレイ基板を製作する方法について詳しく説明する。
図９Ａ〜図９Ｍ、図１０Ａ〜図１０Ｍ及び図１１Ａ〜図１１Ｍは、図７内のＶＩ−ＶＩ線、ＶＩＩ−ＶＩＩ線、ＶＩＩＩ−ＶＩＩＩ線に沿って切断した工程断面図であり、本発明の実施の形態１による工程順に示している。なお、図７内のＶＩ−ＶＩ線は、薄膜トランジスタ及び画素領域の切断線であり、ＶＩＩ−ＶＩＩ線は、ゲートパッドの切断線であり、ＶＩＩＩ−ＶＩＩＩ線は、データパッドの切断線である。
図９Ａ〜図９Ｃ、図１０Ａ〜図１０Ｃ及び図１１Ａ〜図１１Ｃは、第１マスク工程を示している。
まず、図９Ａ、図１０Ａ及び図１１Ａにおいて、基板１００上に、スイッチング領域Ｓ、画素領域Ｐ、ゲート領域Ｇ、データ領域Ｄ及びストレージ領域Ｃを定義する。ストレージ領域Ｃは、ゲート領域Ｇの一部に定義される。
多数の領域Ｓ、Ｐ、Ｇ、Ｄ、Ｃが定義された基板１００上に、第１導電層１０２と、第１絶縁膜１０４と、純粋非晶質シリコン層（ａ−Ｓｉ：Ｈ）１０６と、不純物非晶質シリコン層（ｎ＋ａ−Ｓｉ：Ｈ）１０８と、第２導電層１１０とを積層する。
また、第２導電層１１０の上部に、フォトレジストを塗布して感光層１１２を形成する。
第１絶縁膜１０４は、窒化シリコンＳｉＮＸ及び酸化シリコンＳｉＯ２を含む無機絶縁物質グループのうちから選択された一つまたは一つ以上の物質を蒸着して形成される。第１導電層１０２及び第２導電層１１０は、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、クロムＣｒ、モリブデンＭｏ、タングステンＷ、チタンＴｉ、銅Ｃｕ、タンタルＴａ等を含む導電性金属グループのうちから選択された一つまたは一つ以上の金属を蒸着することにより形成される。
ここで、第１導電層１０２としては、アルミニウムＡｌのような抵抗が低い金属を選択して形成し、選択された金属が化学的に弱いか、または、物理的に弱い場合には、これを保護するための別途の金属をさらに蒸着して形成する。
第２導電層１１０としては、モリブデンＭｏのように、乾式エッチングが可能な物質を使用する。
一方、感光層１１２を形成した後、感光層１１２が形成された基板１００の離隔された上部に、透過部Ｂ１、遮断部Ｂ２及び半透過部Ｂ３で構成された第１マスクＭを配置させる。
この際、スイッチング領域Ｓに対応して、半透過部Ｂ３を中心に両側に、遮断部Ｂ２を配置させる。ゲート領域（ストレージ領域Ｃを含む）Ｇに半透過部Ｂ３を配置させる。
続いて、第１マスクＭの上部から光を照射して下部の感光層１１２を露光する工程の後に、薬液を利用して現像する工程を行う。 図９Ｂ、図１０Ｂ及び図１１Ｂに示すように、スイッチング領域Ｓには、中心部が低い高さで現像され段差を有する形状の第１感光パターン１１４が残って、ゲート領域Ｇには、元々の高さでパターニングされた第２感光パターン１１６が残る。従って、第１感光パターン１１４及び第２感光パターン１１６の周辺に第２導電層（図９Ａ内の１１０）が露出される。
第１感光パターン１１４及び第２感光パターン１１６の周辺に露出された第２導電層（図９Ａ、図１０Ａ及び図１１Ａ内の１１０）と、その下部の不純物非晶質シリコン層（図９Ａ、図１０Ａ、図１１Ａ内の１０８）と、純粋非晶質シリコン層（図９Ａ、図１０Ａ及び図１１Ａ内の１０６）と、第１絶縁膜（図９Ａ、図１０Ａ及び図１１Ａ内の１０４）と、第１導電層（図９Ａ、図１０Ａ及び図１１Ａ内の１０２）を除去する工程を行う。
この際、第２導電層として乾式エッチング工程が可能な物質を使用した場合には、第２導電層及びその下部の不純物非晶質シリコン層と、純粋非晶質シリコン層及び第１絶縁膜とを同時に乾式エッチング方式で除去する。
一方、そうでない場合には、別途のエッチング方式を使用する。
以後、第１導電層（図９Ａ内の１０２）を除去する工程を行う。第１導電層（図９Ａ内の１０２）がアルミニウムＡｌまたはアルミニウム合金ＡｌＮｄで形成された場合、この工程は、一般的に、湿式エッチング工程によって除去されるので、上記工程とは別途の工程を行う。
上記工程によって、スイッチング領域Ｓには、ゲート電極１１８、ゲート絶縁膜１２０、純粋非晶質シリコン層１０６及び不純物非晶質シリコン層１０８が積層された第１半導体層１２６と、ソース／ドレインパターン１２８とが残る。ゲート領域Ｇには、一端にゲートパッド１３２を含むゲート配線１３０と、ゲート絶縁膜１２０と導電パターン１２９とが残る。
以下、第１感光パターン１１４の低い部分及び第２感光パターン１１６は、完全に除去するためのアッシング工程が施される。下部の露出されたソース／ドレインパターン１２８及び導電パターン１２９と、この下部の不純物非晶質シリコン層１０８とを除去する工程を行う。
図９Ｃ、図１０Ｃ及び図１１Ｃに示すように、スイッチング領域Ｓには、アクティブ層１２２と、上部に離隔されたオーミックコンタクト層１２４と、離隔された第１ソース電極１３６及び第１ドレイン電極１３８が構成される。また、ゲート領域Ｇにおいては、導電パターン１２９と不純物非晶質シリコン層１０８が除去される。ゲート領域Ｇに残された純粋非晶質シリコン層１０６は、第２半導体層１０６に当たる。
図９Ｄ〜図９Ｈ、図１０Ｄ〜図１０Ｈ及び図１１Ｄ〜図１１Ｈは、第２マスク工程を工程順に示した工程断面図である。
まず、図９Ｄ、図１０Ｄ及び図１１Ｄにおいて、第１ソース電極１３６及び第１ドレイン電極１３８が形成された基板１００の全面に、無機絶縁物質グループのうちから選択された一つを蒸着して、第２絶縁膜１４０を形成する。
第２絶縁膜１４０の上部に、フォトレジストを塗布して感光層１４２を形成する。
感光層１４２の離隔された上部に、透過部Ｂ１、遮断部Ｂ２及び半透過部Ｂ３で構成された第２マスクＭを配置させる。
この際、スイッチング領域Ｓの第１ソース電極１３６及び第１ドレイン電極１３８の一部に対応して、半透過部Ｂ３を配置させる。また、ゲートパッド１３２に対応して透過部Ｂ１を配置させる。それ以外の領域には、遮断部Ｂ２を配置させる。
続いて、第２マスクＭの上部に光を照射して、下部の感光層１４２を露光し現像する工程を行う。
図９Ｅと図１０Ｅと図１１Ｅに示すように、感光層１４２においては、スイッチング領域Ｓの第１ソース電極１３６及び第１ドレイン電極１３８に対応した部分Ｅ１、Ｅ２は、低い高さで現像され、ゲートパッド１３２に対応した一部領域Ｅ３は、完全に除去されて、下部の第２絶縁膜１４０の一部が露出された状態（図１０Ｅ参照）になる。
続いて、ゲートパッド１３２に対応する上部の露出された第２絶縁膜１４０と、その下部の第２半導体層１３４と、その下部のゲート絶縁膜１２０とを完全に除去する工程を行う。
図９Ｆ、図１０Ｆ及び図１１Ｆに示すように、ゲート領域Ｇの端でゲートパッド１３２が露出された状態（図１０Ｆ参照）になる。
続いて、図９Ｇ、図１０Ｇ及び図１１Ｇに示すように、スイッチング領域Ｓに対応して、第１ソース電極１３６及び第１ドレイン電極１３８に対応した低い高さの感光層１４２を除去するアッシング工程を行い、下部の第２絶縁膜１４０を露出する工程を行う。
また、露出された部分の第２絶縁膜１４０を除去して、連続的に、感光層１４２を除去する工程を行う、 図９Ｈと図１０Ｈと図１１Ｈに示したように、第１ソース電極１３６及び第１ドレイン電極１３８を各々露出するための第１コンタクトホール１８１及び第２コンタクトホール１８２が、第２絶縁膜１４０に形成される。
第２絶縁膜１４０は、保護膜１４０に当たる。
また、保護膜１４０の一部は、第１ソース電極１３６と第１ドレイン電極１３８との離隔された間に対応して、露出されたアクティブ層１２２を覆う。このような保護膜１４０部分は、エッチング防止膜１４６に当たる。
エッチング防止膜１４６は、アクティブ層１２２の表面の汚染または、以下の導電層を蒸着する際に、表面にダメージを与えるのを防ぐ機能を有する。
一方、スイッチング領域Ｓ及びゲートパッド１３２部分を除いた領域には、保護膜１４０が積層された状態で残っている。
図９Ｉ〜図９Ｍ、図１０Ｉ〜図１０Ｍ及び図１１Ｉ〜図１１Ｍは、第３マスク工程を工程順に示している。
まず、図９Ｉ、図１０Ｉ及び図１１Ｉにおいて、スイッチング領域Ｓにエッチング防止膜１４６を形成し、ゲートパッド１３２が露出された基板１００の全面に、第１層１４８及び第２層１５０を形成する。
第１層１４８は、インジウム−スズ−オキサイドＩＴＯ及びインジウム−ジンク−オキサイドＩＺＯを含む透明な導電性金属グループのうちから選択された一つを蒸着して形成される。第２層１５０は、上部に導電性金属グループのうちから選択された一つまたは一つ以上の金属を蒸着することにより、不透明な導電性金属層１５０として形成される。
第２層１５０の上部に、フォトレジストを塗布して感光層１５２を形成する。また、感光層１５２の離隔された上部に、透過部Ｂ１と遮断部Ｂ２と半透過部Ｂ３で構成されたマスクＭを配置させる。
この際、スイッチング領域Ｓには、エッチング防止膜１４６に対応して透過部Ｂ１が位置し、透過部Ｂ１の両側に遮断部Ｂ２が位置する。また、画素領域Ｐ及びストレージ領域Ｃに対応して半透過部Ｂ３が位置する。ゲートパッド１３２に対応して半透過部Ｂ３が位置する。データ領域Ｄの端に対応して半透過部Ｂ３が位置する。半透過部Ｂ３が位置した領域を除いたデータ領域Ｄには、遮断部Ｂ２が位置する。それ以外の領域は、透過部Ｂ１が位置する。
続いて、マスクＭの上部に光を照射して下部の感光層１５２を露光した後、薬液を利用した現像工程を行う。
図９Ｊ、図１０Ｊ及び図１１Ｊに示すように、スイッチング領域Ｓに対応した部分は、エッチング防止膜１４６に対応した上部の第２層１５０を露出するように現像されて、画素領域Ｐ及びストレージ領域Ｃは、元々の高さより低くなった状態で現像される。
また、ゲートパッド１３２に対応した部分は、低い高さで現像される。
さらに、データ領域Ｄに対応する感光層１５２においては、データ領域Ｄの端に対応した部分は、低い高さで現像され、それ以外の領域は、元々の高さで残る。
以下、感光層１５２の周辺に、第２層１５０が露出された状態になり、連続的に露出された第２層１５０及びその下部の第１層１４８を除去する工程を行う。
図９Ｋ、図１０Ｋ及び図１１Ｋに示すように、スイッチング領域Ｓに対応して、第１ソース電極１３６及び第１ドレイン電極１３８と接触する第２ソース電極１５４及び第２ドレイン電極１５６を形成する。
画素領域Ｐには、第２ドレイン電極１５６から延長された画素パターン１５８を形成する。
この際、第２ソース電極１５４及び第２ドレイン電極１５６と画素パターン１５８とは、第１層１４８及び第２層１５０の積層構造で形成される。
データ領域Ｄにおいても、第２ソース電極１５４と接触しながら一端にデータパッドパターン１６２を含む第１層１４８及び第２層１５０の積層構造のデータ配線１６０が形成される。 ゲートパッド１３２の上部には、第１層１４８及び第２層１５０が積層された状態で残る。
以下、感光パターン１５２のうち、低い高さで現像された部分を除去するアッシング工程を行う。
図９Ｌ、図１０Ｌ及び図１１Ｌに示すように、画素パターン１５８と、データパッドパターン１６２の第２層１５０と、ゲートパッド１３２の上部の第２層１５０とを露出する。
最後に、露出された第２層１５０のみを除去する工程を行う。
図９Ｍ、図１０Ｍ及び図１１Ｍに示すように、第１層１４８を有する画素電極１５８とデータパッド１６２とが形成されて、ゲートパッド１３２の上部には、第１層を有するゲートパッド電極１６４が形成される。
以上のように、本発明の実施の形態１による３マスク工程によって液晶表示装置用アレイ基板を製造することができる。
一方、このようなアレイ基板と、これと向かい合う対応基板、例えば、カラーフィルタ基板を合着して、両基板間に液晶を注入して、液晶表示装置を製造することができる。
一般の液晶表示装置を概略的に示した斜視図である。 従来の液晶表示装置用アレイ基板の一部を拡大した平面図である。 図２のＩＩ−ＩＩ線に沿って切断した断面図である。 図２のＶ−Ｖ線に沿って切断した断面図である。 図２のＩＩ−ＩＩ線に沿って切断して、従来の工程順に示した工程断面図である。 図４Ａに続く製造工程を示す断面図である。 図４Ｂに続く製造工程を示す断面図である。 図４Ｃに続く製造工程を示す断面図である。 図４Ｄに続く製造工程を示す断面図である。 図４Ｅに続く製造工程を示す断面図である。 図４Ｆに続く製造工程を示す断面図である。 図２のＩＩＩ−ＩＩＩ線に沿って切断して、従来の工程順に示した工程断面図である。 図５Ａに続く製造工程を示す断面図である。 図５Ｂに続く製造工程を示す断面図である。 図５Ｃに続く製造工程を示す断面図である。 図５Ｄに続く製造工程を示す断面図である。 図５Ｅに続く製造工程を示す断面図である。 図５Ｆに続く製造工程を示す断面図である。 図２のＩＶ−ＩＶ線に沿って切断して、従来の工程順に示した工程断面図である。 図６Ａに続く製造工程を示す断面図である。 図６Ｂに続く製造工程を示す断面図である。 図６Ｃに続く製造工程を示す断面図である。 図６Ｄに続く製造工程を示す断面図である。 図６Ｅに続く製造工程を示す断面図である。 図６Ｆに続く製造工程を示す断面図である。 本発明の実施の形態１による液晶表示装置用アレイ基板の一部を拡大した平面図である。 図７のＶＩ−ＶＩ線に沿って切断した断面図である。 図７のＶＩＩ−ＶＩＩ線に沿って切断した断面図である。 図７のＶＩＩＩ−ＶＩＩＩ線に沿って切断した断面図である。 図７のＶＩ−ＶＩ線に沿って切断して、本発明の実施の形態１による工程順に示した工程断面図である。 図９Ａに続く製造工程を示す断面図である。 図９Ｂに続く製造工程を示す断面図である。 図９Ｃに続く製造工程を示す断面図である。 図９Ｄに続く製造工程を示す断面図である。 図９Ｅに続く製造工程を示す断面図である。 図９Ｆに続く製造工程を示す断面図である。 図９Ｇに続く製造工程を示す断面図である。 図９Ｈに続く製造工程を示す断面図である。 図９Ｉに続く製造工程を示す断面図である。 図９Ｊに続く製造工程を示す断面図である。 図９Ｋに続く製造工程を示す断面図である。 図９Ｌに続く製造工程を示す断面図である。 図７のＶＩＩ−ＶＩＩ線に沿って切断して、本発明の実施の形態１による工程順に示した工程断面図である。 図１０Ａに続く製造工程を示す断面図である。 図１０Ｂに続く製造工程を示す断面図である。 図１０Ｃに続く製造工程を示す断面図である。 図１０Ｄに続く製造工程を示す断面図である。 図１０Ｅに続く製造工程を示す断面図である。 図１０Ｆに続く製造工程を示す断面図である。 図１０Ｇに続く製造工程を示す断面図である。 図１０Ｈに続く製造工程を示す断面図である。 図１０Ｉに続く製造工程を示す断面図である。 図１０Ｊに続く製造工程を示す断面図である。 図１０Ｋに続く製造工程を示す断面図である。 図１０Ｌに続く製造工程を示す断面図である。 図７のＶＩＩＩ−ＶＩＩＩ線に沿って切断して、本発明の実施の形態１による工程順に示した工程断面図である。 図１１Ａに続く製造工程を示す断面図である。 図１１Ｂに続く製造工程を示す断面図である。 図１１Ｃに続く製造工程を示す断面図である。 図１１Ｄに続く製造工程を示す断面図である。 図１１Ｅに続く製造工程を示す断面図である。 図１１Ｆに続く製造工程を示す断面図である。 図１１Ｇに続く製造工程を示す断面図である。 図１１Ｈに続く製造工程を示す断面図である。 図１１Ｉに続く製造工程を示す断面図である。 図１１Ｊに続く製造工程を示す断面図である。 図１１Ｋに続く製造工程を示す断面図である。 図１１Ｌに続く製造工程を示す断面図である。
符号の説明
１００ 基板、１１８ ゲート電極、１２０ ゲート絶縁膜、１２２ アクティブ層、１２４ オーミックコンタクト層、１３０ ゲート配線、１４６ エッチング防止膜。

Claims (19)

  1. ゲート配線と；
    前記ゲート配線に連結されたゲート電極と；
    前記ゲート配線及び前記ゲート電極上に位置するゲート絶縁膜と；
    前記ゲート絶縁膜上に位置し、前記ゲート電極と重畳するアクティブ層と；
    前記アクティブ層から延長されて、前記ゲート絶縁膜上に位置し、前記ゲート配線と重畳する半導体層と；
    前記アクティブ層上に位置し、互いに離隔する第１及び第２オーミックコンタクト層と；
    前記第１及び第２オーミックコンタクト層上にそれぞれ互いに離隔して位置することにより、前記アクティブ層の一部を露出させる第１ソース電極及び第１ドレイン電極と；
    前記第１ソース電極及び第１ドレイン電極と前記アクティブ層の露出された一部上に位置し、前記第１ソース電極及び第１ドレイン電極それぞれを露出させる第１及び第２コンタクトホールを含み、前記ゲート配線及びゲート電極の側面を覆う保護膜と；
    前記保護膜上に位置し、それぞれが透明導電性物質でなる第１層と不透明金属物質でなる第２層を含み、前記第１及び第２コンタクトホールを通じて前記第１ソース電極及び第１ドレイン電極と接触する第２ソース電極及び第２ドレイン電極と；
    前記第２ソース電極の第１層及び第２層から延長されて、前記保護膜上に位置し、前記ゲート配線と交差して画素領域を定義するデータ配線と；
    前記画素領域に位置して、前記第２ドレイン電極の第１層から延長されて、前記保護膜上に位置する画素電極と；
    を含み、
    前記ゲート絶縁膜は、前記ゲート配線及びゲート電極と同一の外郭を有し、
    前記半導体層及びアクティブ層それぞれは、前記ゲート配線及びゲート電極と同一の外郭を有する
    ことを特徴とする液晶表示装置。
  2. 前記ゲート電極は、アクティブ層と平面的に同一な面積を有し完全に重畳することを特徴とする請求項１に記載の液晶表示装置。
  3. 前記オーミックコンタクト層は、前記第１ソース電極及び前記第１ドレイン電極と同一の外郭を有することを特徴とする請求項１に記載の液晶表示装置。
  4. 前記第１層は、インジウム−スズ−オキサイドＩＴＯ、インジウ−ジンク−オキサイドＩＺＯ、インジウム−スズ−ジンク−オキサイドＩＴＺＯの少なくとも一つを含み、前記第２層は、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、タングステンＷ、クロムＣｒ、モリブデンＭｏ、チタンＴｉ、銅Ｃｕ、タンタルＴａの少なくとも一つを含むことを特徴とする請求項１に記載の液晶表示装置。
  5. 前記ゲート配線から延長されたゲートパッドと；
    前記ゲートパッド上に位置して、前記第１層を有するゲートパッド電極と；
    をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
  6. 前記データ配線の第１層から延長されたデータパッド電極をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
  7. 前記画素電極は、前記ゲート配線と重なることを特徴とする請求項１に記載の液晶表示装置。
  8. 前記画素電極と重なる前記ゲート配線の部分は、前記画素領域へと突出されることを特徴とする請求項７に記載の液晶表示装置。
  9. 前記アクティブ層は、純粋非晶質シリコンを含み、前記オーミックコンタクト層は、不純物非晶質シリコンを含むことを特徴とする請求項１に記載の液晶表示装置。
  10. 第１マスクを使用して、基板上に、ゲート配線と、前記ゲート配線から延長されたゲートパッドと、ゲート電極と、前記ゲート配線及び前記ゲート電極上にゲート絶縁膜と、ゲート絶縁膜上に前記ゲート電極と重畳するアクティブ層と、前記ゲート絶縁膜上に前記ゲート配線と重畳する半導体層と、前記アクティブ層上に位置し、互いに離隔する第１及び第２オーミックコンタクト層と、前記第１及び第２オーミックコンタクト層上にそれぞれ位置して前記アクティブ層の一部を露出させる第１ソース電極及び第１ドレイン電極と、を形成する第１の段階と；
    第２マスクを使用して、前記第１ソース電極と前記第１ドレイン電極との間の前記アクティブ層と前記ゲート配線及び前記ゲート電極の側面を覆い、前記第１ソース電極及び前記第１ドレイン電極を露出する第１及び第２コンタクトホールを含む保護膜を形成する第２の段階と；
    第３マスクを使用して、前記第１ソース電極及び前記第１ドレイン電極に各々連結され、それぞれが透明導電性物質でなる第１層と不透明金属物質でなる第２層を含む第２ソース電極及び第２ドレイン電極と、前記第２ソース電極の第１及び第２層から延長されて前記ゲート配線と交差して画素領域を定義するデータ配線と、前記データ配線から延長されたデータパッド電極と、前記画素領域に前記第２ドレイン電極の第１層から延長された画素電極を形成する第３の段階と；
    を含み、
    前記第１の段階は、
    前記基板上に、第１導電層と、第１絶縁膜と、純粋非晶質シリコン層と、不純物非晶質シリコン層と、第２導電層を形成する段階と；
    前記第１マスクを使用して、ゲート領域とスイッチング領域の一部に対応する第１部分と、前記スイッチング領域の一部の両側に対応して前記第１部分より厚い第２部分を有する第１フォトレジストパターンを前記第２導電層上に形成する段階と；
    前記第１フォトレジストパターンを使用して、前記第２導電層と、不純物非晶質シリコン層と、純粋非晶質シリコン層と、第１絶縁膜と、第１導電層とをパターニングして、前記ゲート領域に前記ゲート配線とゲートパッドと半導体層とを形成し、前記スイッチング領域に前記ゲート電極及び前記アクティブ層を形成して、前記ゲート領域及び前記スイッチング領域に前記ゲート絶縁膜を形成する段階と；
    前記第１フォトレジストパターンをアッシングして前記第１部分を除去する段階と；
    アッシングされた前記第１フォトレジストパターンを使用して、パターニングされた前記第２導電層及び前記不純物非晶質シリコン層をパターニングし、前記第１ソース電極及び前記第１ドレイン電極と前記第１及び第２オーミックコンタクト層とを形成する段階と；
    を含み、
    前記ゲート配線、前記ゲートパッド及び前記ゲート電極は前記第１導電層でなり、前記ゲート絶縁膜は前記第１絶縁膜でなり、前記半導体層は前記純粋非晶質シリコン層でなり、前記アクティブ層は前記純粋非晶質シリコン層でなり、前記第１及び第２オーミックコンタクト層はそれぞれ前記不純物非晶質シリコン層でなり、前記第１ソース電極及び前記第１ドレイン電極はそれぞれ前記第２導電層でなり、
    前記第３の段階は、
    前記ゲートパッド電極を形成する段階を含むと共に；
    前記保護膜上に、前記第１及び第２層を形成する段階と；
    前記第３マスクを使用して、前記ゲートパッドの少なくとも一部とデータ領域の一端と前記画素領域とに対応する第１部分と、前記データ領域の他の部分に対応して前記第１部分より厚い第２部分を有して、前記第１ソース電極と前記第１ドレイン電極との間のアクティブ層を覆う保護膜の少なくとも一部を覆わないフォトレジストパターンを前記第２層上に形成する段階と；
    前記フォトレジストパターンを使用して、前記第１及び第２層をパターニングして、前記第２ソース電極及び前記第２ドレイン電極と前記データ領域の他の部分とに前記データ配線を形成する段階と；
    前記フォトレジストパターンをアッシングして前記第１部分を除去する段階と；
    アッシングされた前記フォトレジストパターンを使用して、パターニングされた前記第２層をパターニングして、前記データ領域の一端に前記データパッド電極と前記画素電極と前記ゲートパッド電極とを形成する段階と；
    を含むことを特徴とする液晶表示装置の製造方法。
  11. 前記第１フォトレジストパターンを形成する段階は、
    前記第２導電層上にフォトレジスト層を形成する段階と；
    前記第１マスクの半透過部が前記スイッチング領域の一部に対応するようにして、かつ、前記第１マスクの遮断部が前記ゲート領域と前記スイッチング領域の一部との両側に対応するようにして、前記フォトレジスト層を露光する段階と；
    露光された前記フォトレジスト層を現像する段階と；
    を含むことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  12. 前記第２の段階は、前記第１ソース電極及び前記第１ドレイン電極を有する基板上に第２絶縁膜を形成する段階と；
    前記第２マスクを使用して、前記第１ソース電極及び前記第１ドレイン電極の一部に対応する第３部分と、前記第３部分より厚い第４部分を有して、前記ゲートパッドの少なくとも一部を覆わない第２フォトレジストパターンを前記第２絶縁膜上に形成する段階と；
    前記第２フォトレジストパターンを使用して、前記第２絶縁膜と前記純粋非晶質シリコン層とゲート絶縁膜とをパターニングし、前記ゲートパッドの少なくとも一部を露出する段階と；
    前記第２フォトレジストパターンをアッシングして前記第３部分を除去する段階と；
    アッシングされた前記第２フォトレジストパターンを使用して、前記パターニングされた第２絶縁膜をパターニングし、前記第１及び第２コンタクトホールを有する保護膜を形成する段階と；
    をさらに含むことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  13. 前記第２フォトレジストパターンを形成する段階は、
    前記第２絶縁膜上にフォトレジスト層を形成する段階と；
    前記第２マスクの透過部が前記ゲートパッドの少なくとも一部に対応するようにして、かつ、前記第２マスクの半透過部が前記第１ソース電極及び前記第１ドレイン電極の一部に対応するようにして、前記フォトレジスト層を露光する段階と；
    露光された前記フォトレジスト層を現像する段階と；
    を含むことを特徴とする請求項１２に記載の液晶表示装置の製造方法。
  14. 前記データパッド電極は、前記データ配線の第１層から延長されることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  15. 前記ゲートパッド上に、前記第１層を有するゲートパッド電極を形成する段階をさらに含むことを特徴とする請求項１４に記載の液晶表示装置の製造方法。
  16. 前記第１層は、インジウム−スズ−オキサイドＩＴＯ、インジウム−ジンク−オキサイドＩＺＯ、インジウム−スズ−ジンク−オキサイドＩＴＺＯの少なくとも一つを含み、前記第２層は、アルミニウムＡｌ、アルミニウム合金ＡｌＮｄ、タングステンＷ、クロムＣｒ、モリブデンＭｏ、チタンＴｉ、銅Ｃｕ、タンタルＴａの少なくとも一つを含むことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  17. 前記フォトレジストパターンを形成する段階は、
    前記第２層上にフォトレジスト層を形成する段階と；
    前記第３マスクの半透過部が前記ゲートパッドの少なくとも一部と前記データ領域の一端と前記画素領域とに対応するようにして、かつ、前記第３マスクの遮断部が前記データ領域の他の部分に対応するようにして、かつ、前記第３マスクの透過部が前記第１ソース電極と前記第１ドレイン電極との間のアクティブ層を覆う保護膜の少なくとも一部に対応するようにして、前記フォトレジスト層を露光する段階と；
    露光された前記フォトレジスト層を現像する段階と；
    を含むことを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  18. 前記画素電極は、前記ゲート配線と重なることを特徴とする請求項１０に記載の液晶表示装置の製造方法。
  19. 前記画素電極と重なる前記ゲート配線の部分は、前記画素領域へと突出されることを特徴とする請求項１８に記載の液晶表示装置の製造方法。
JP2006353326A 2006-06-29 2006-12-27 液晶表示装置及びその製造方法 Expired - Fee Related JP4668893B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059346A KR20080001181A (ko) 2006-06-29 2006-06-29 액정표시장치용 어레이 기판과 그 제조방법

Publications (2)

Publication Number Publication Date
JP2008009372A JP2008009372A (ja) 2008-01-17
JP4668893B2 true JP4668893B2 (ja) 2011-04-13

Family

ID=38876236

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006353326A Expired - Fee Related JP4668893B2 (ja) 2006-06-29 2006-12-27 液晶表示装置及びその製造方法

Country Status (4)

Country Link
US (2) US8488076B2 (ja)
JP (1) JP4668893B2 (ja)
KR (1) KR20080001181A (ja)
CN (1) CN101097320B (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080060861A (ko) 2006-12-27 2008-07-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101362480B1 (ko) * 2007-02-09 2014-02-24 삼성디스플레이 주식회사 어레이 기판 및 이의 제조 방법
KR101294694B1 (ko) 2007-12-04 2013-08-08 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
CN101939694B (zh) * 2008-02-27 2014-01-29 株式会社半导体能源研究所 液晶显示器件及其制造方法以及电子装置
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
US7989275B2 (en) * 2008-03-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
US7883943B2 (en) * 2008-03-11 2011-02-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and method for manufacturing display device
JP5364422B2 (ja) * 2008-04-17 2013-12-11 株式会社半導体エネルギー研究所 発光装置及びその作製方法
US8902210B2 (en) * 2008-10-10 2014-12-02 Lg Display Co., Ltd. Liquid crystal display device
KR101019048B1 (ko) * 2008-11-20 2011-03-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
JP5460096B2 (ja) * 2009-03-27 2014-04-02 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101643267B1 (ko) * 2009-04-14 2016-07-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
CN101957526B (zh) 2009-07-13 2013-04-17 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
KR101106562B1 (ko) * 2009-07-24 2012-01-20 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101627726B1 (ko) * 2009-08-14 2016-06-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101654762B1 (ko) * 2009-10-09 2016-09-07 엘지디스플레이 주식회사 액정표시소자 및 이의 제조방법
KR101246790B1 (ko) * 2009-11-16 2013-03-26 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101182232B1 (ko) 2010-06-30 2012-09-12 삼성디스플레이 주식회사 유기전계발광 표시장치
US20130102115A1 (en) * 2010-07-08 2013-04-25 Sharp Kabushiki Kaisha Method for manufacturing active matrix substrate
KR101325170B1 (ko) 2010-07-09 2013-11-07 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그 제조방법
JP5139503B2 (ja) * 2010-11-18 2013-02-06 株式会社ジャパンディスプレイイースト 液晶表示装置およびその製造方法
TWI479663B (zh) * 2011-12-22 2015-04-01 Au Optronics Corp 陣列基板及其製作方法
CN102655154A (zh) 2012-02-27 2012-09-05 京东方科技集团股份有限公司 一种otft阵列基板、显示装置及制作方法
KR101324240B1 (ko) * 2012-05-04 2013-11-01 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
CN102890378B (zh) 2012-09-17 2015-01-21 京东方科技集团股份有限公司 一种阵列基板及其制造方法
KR101988925B1 (ko) * 2012-12-10 2019-06-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101993282B1 (ko) * 2012-12-14 2019-06-26 엘지디스플레이 주식회사 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법
KR102061873B1 (ko) * 2013-06-20 2020-01-03 엘지디스플레이 주식회사 액정표시장치와 이의 제조방법
JP6278633B2 (ja) * 2013-07-26 2018-02-14 三菱電機株式会社 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法
TWM470315U (zh) * 2013-09-05 2014-01-11 Wintek Corp 觸控面板
CN103715265B (zh) * 2013-12-23 2016-06-01 京东方科技集团股份有限公司 薄膜晶体管、阵列基板和显示装置
KR102259278B1 (ko) * 2014-08-06 2021-06-02 엘지디스플레이 주식회사 표시장치와 그 제조 방법
CN104503178A (zh) 2014-12-31 2015-04-08 京东方科技集团股份有限公司 一种阵列基板、其制备方法及显示装置
CN104714347B (zh) * 2015-04-03 2018-09-18 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN104808410B (zh) * 2015-05-22 2018-09-04 京东方科技集团股份有限公司 显示面板和显示装置
KR102474698B1 (ko) 2015-12-30 2022-12-05 엘지디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 액정표시장치
CN107092111B (zh) * 2016-02-17 2021-06-11 群创光电股份有限公司 主动元件阵列基板以及显示面板
KR101853032B1 (ko) * 2016-07-21 2018-06-05 엘지디스플레이 주식회사 표시장치
CN107170752B (zh) * 2017-05-10 2020-05-01 京东方科技集团股份有限公司 一种阵列基板制备方法、阵列基板和显示装置
CN107195638A (zh) * 2017-05-19 2017-09-22 深圳市华星光电技术有限公司 阵列基板、显示面板及阵列基板的制作方法
CN107402486B (zh) * 2017-08-31 2020-06-30 京东方科技集团股份有限公司 阵列基板及其驱动方法、显示装置
CN111587538B (zh) * 2018-01-11 2022-03-11 株式会社村田制作所 开关模块
CN111244196B (zh) * 2020-01-16 2021-09-14 云谷（固安）科技有限公司 光感薄膜晶体管、显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094064A (ja) * 2000-09-11 2002-03-29 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置
JP2004004558A (ja) * 2002-03-28 2004-01-08 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法
JP2005108912A (ja) * 2003-09-29 2005-04-21 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005215278A (ja) * 2004-01-29 2005-08-11 Quanta Display Japan Inc 液晶表示装置とその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862234A (en) * 1986-11-29 1989-08-29 Sharp Kabushiki Kaisha Thin-film transistor
JP2518510B2 (ja) * 1993-04-22 1996-07-24 日本電気株式会社 薄膜トランジスタアレイ
US6678017B1 (en) * 1998-06-08 2004-01-13 Casio Computer Co., Ltd. Display panel and method of fabricating the same
KR100652047B1 (ko) * 2001-12-29 2006-11-30 엘지.필립스 엘시디 주식회사 액정표시소자
KR100553935B1 (ko) * 2003-08-20 2006-02-24 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100923025B1 (ko) * 2003-10-23 2009-10-22 삼성전자주식회사 광감지 소자와, 이를 갖는 어레이 기판 및 액정 표시 장치
JP2005215276A (ja) 2004-01-29 2005-08-11 Quanta Display Japan Inc 液晶表示装置とその製造方法
KR101121620B1 (ko) * 2004-06-05 2012-02-28 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101122228B1 (ko) * 2004-10-26 2012-03-19 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100614323B1 (ko) * 2004-12-30 2006-08-21 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US8305507B2 (en) * 2005-02-25 2012-11-06 Samsung Display Co., Ltd. Thin film transistor array panel having improved storage capacitance and manufacturing method thereof
KR101127218B1 (ko) * 2005-05-19 2012-03-30 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094064A (ja) * 2000-09-11 2002-03-29 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法、液晶表示装置およびエレクトロルミネッセンス表示装置
JP2004004558A (ja) * 2002-03-28 2004-01-08 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法
JP2005108912A (ja) * 2003-09-29 2005-04-21 Quanta Display Japan Inc 液晶表示装置とその製造方法
JP2005215278A (ja) * 2004-01-29 2005-08-11 Quanta Display Japan Inc 液晶表示装置とその製造方法

Also Published As

Publication number Publication date
CN101097320B (zh) 2012-07-04
US20080002125A1 (en) 2008-01-03
US20130337617A1 (en) 2013-12-19
JP2008009372A (ja) 2008-01-17
CN101097320A (zh) 2008-01-02
US8488076B2 (en) 2013-07-16
US8941791B2 (en) 2015-01-27
KR20080001181A (ko) 2008-01-03

Similar Documents

Publication Publication Date Title
JP4668893B2 (ja) 液晶表示装置及びその製造方法
JP4908330B2 (ja) 液晶表示装置用アレイ基板の製造方法
JP5122672B2 (ja) 液晶表示装置用アレイ基板の製造方法
US7692193B2 (en) Array substrate for liquid crystal display device and method of fabricating the same
US8456601B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
JP5235029B2 (ja) 液晶表示装置及びその製造方法
JP4925057B2 (ja) 横電界型の液晶表示装置用アレイ基板及びその製造方法
US8198111B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
US7847289B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
JP2004163933A (ja) 液晶表示装置用アレイ基板及びその製造方法
US8243222B2 (en) Array substrate for liquid crystal display device and method of manufacturing the same
KR20050110368A (ko) 액정표시장치용 어레이 기판과 제조방법
KR20080001180A (ko) 액정표시장치용 어레이 기판과 그 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100323

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100817

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4668893

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees