KR20060133745A - 액정표시장치용 어레이 기판과 그 제조방법 - Google Patents

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KR20060133745A
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Abstract

본 발명은 액정표시장치에 관한 것으로 특히, 4마스크 공정으로 제작된 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다.
본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은, 제 2 마스크 공정에서 소스 및 드레인 전극을 형성하는 동시에, 상기 소스 및 드레인 전극 사이로 이격된 액티브층과 오믹 콘택층을 모두 제거하고 연속하여 기판의 전면에 상기 액티브층과 동일한 반도체층을 형성하는 것을 특징으로 한다.
또한, 제 3 마스크 공정에서 보호막을 패턴하여 드레인 전극을 노출하는 공정에서, 상기 반도체층을 패턴하여 박막트랜지스터의 액티브층의 기능을 하도록 하는 것을 특징으로 한다.
제 4 마스크 공정에서, 화소 전극을 형성하는 공정을 진행한다.
전술한 바와 같은 본 발명에 따른 4 마스크 공정은 기존의 저 마스크 공정에 비해, 마스크 공정이외의 공정스텝을 현저히 줄일 수 있어 공정수율을 개선할 수 있는 장점이 있다.

Description

액정표시장치용 어레이 기판과 그 제조방법{The substrate for LCD and method for fabricating of the same}
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고.
도 2는 종래에 따른 액정표시장치용 어레이기판의 일부를 확대한 확대 평면도.
도 3a 내지 도 3g와 도 4a 내지 도 4g와 도 5a 내지 도 5g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 따라 절단하여, 종래의 공정순서에 따라 도시한 공정 단면도.
도 6은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도.
도 7a 내지 도 7f와 도 8a 내지 도 8f와 도 9a 내지 도 9f는 도 6의 Ⅴ-Ⅴ,Ⅵ-Ⅵ,Ⅶ-Ⅶ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도.
도 10은 본 발명의 제 2 실시예에 따른 액정표시자치용 어레이 기판의 일부를 확대한 평면도.
도 11a 내지 도 11f와 도 12a 내지 도 12f와 도 13a 내지 도 13f는 도 10의 Ⅷ-Ⅷ,Ⅸ-Ⅸ,Ⅹ-Ⅹ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도.
<도면의 주요부분에 대한 간단한 설명>
120 : 기판 122 : 게이트 배선
128 : 게이트 절연막 130 : 제 1 반도체층
132 : 제 2 반도체층 136 : 소스 전극
138 : 드레인 전극 142 : 섬형상의 금속층
146 : 제 3 반도체층
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 액정표시장치용 어레이기판을 제작함에 있어 공정스텝을 현저히 줄일 수 있는 새로운 4마스크 공정에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,b,c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일측과 평행하지 않은 타측을 지나 연장 형성된 데이터 배선(26)이 구성된다.
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속으로 형성한다.
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 이를 간략히 소개하면 아래와 같다.
아래 공정은 5 마스크 공정을 예를 들어 설명한 것이며, 마스크 공정만을 나열한 것이다.
제 1 마스크 공정 : 박막트랜지스터의 게이트 전극과, 이와 연결된 게이트 배선(및 게이트 패드) 형성공정.
제 2 마스크 공정 : 상기 게이트 전극의 상부에 절연막을 사이에 두고 위치하는 액티브층과 오믹 콘택층 형성공정.
제 3 마스크 공정 : 상기 게이트 배선과 절연막을 사이에 두고 교차하는 데이터 배선( 및 데이터 패드)과, 상기 데이터 배선과 연결되고 상기 오믹 콘택층의 상부로 연장된 소스 전극과 이와 이격된 드레인 전극 형성공정.
제 4 마스크 공정 : 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하는 공정.
제 5 마스크 공정 : 상기 콘택홀을 통해 접촉하는 화소 전극을 형성하는 공정.
이상과 같은 5 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
이와 같이 다수의 순차적인 공정을 통해 어레이 기판이 제작되기 때문에 공정이 많을수록 불량이 발생할 확률이 커지게 되고 또한, 공정시간이 증가하고 공정비용이 높아지기 때문에 제품의 경쟁력이 약화되는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.
도 2는 종래의 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 어레이 기판은 절연 기판(60) 상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(82)이 구성된다.
상기 게이트 배선(62)은 일 끝단에 게이트 패드(64)가 구성되고, 상기 데이터 배선(82)은 일 끝단에 데이터 패드(84)가 구성된다.
상기 게이트 패드(64)와 데이터 패드(84) 전극의 상부에는 각각 이들과 접촉하는 투명한 게이트 패드 전극(112)과, 데이터 패드 전극(114)이 구성된다.
상기 게이트 배선(62)과 데이터 배선(82)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(90a)과, 제 1 반도체층(90a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(94)과, 이와는 이격된 드레인 전극(96)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(96)과 접촉하는 투명한 화소 전극(110)이 구성된다.
이때, 상기 게이트 배선(62)의 일부 상부에는 상기 소스 및 드레인 전극(94,96)과 동일공정에서 형성한 섬형상의 금속층(86)을 형성하고 이를 화소 전극(110)과 접촉하도록 구성한다.
이와 같이 하면, 상기 게이트 배선(62)을 스토리지 제 1 전극으로 하고, 상기 섬형상의 금속층(86)을 스토리지 제 2 전극으로 하는 스토리지 캐패시터(Cst)가 형성된다.
상기 섬형상(86)의 금속층 하부에는 제 2 반도체층(90b)이 구성된 형상이다. 또한, 상기 소스 및 드레인 전극(94,96)과 데이터 배선(82)과 데이터 패드(84)의 하부에는 제 3 반도체층(90c)이 구성되며 4마스크 공정의 특성상 상기 반도체층이 하부에 남게 되며 특히, 순수 비정질 실리콘층이 상기 소스 및 드레인 전극(94,96)과 데이터 배선(82)과 데이터 패드(84)의 외부로 노출된 형상이 된다.
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제작하는 방법을 설명한다.
도 3a 내지 도 3f와 도 4a 내지 도 4f와 도 5a 내지 도 5f는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 따라 절단하여, 종래의 공정순서에 따라 도시한 공정 단면도이다.
도 3a와 도 4a와 도 5a는 제 1 마스크 공정을 나타낸 도면이다.
도 3a와 도 4a와 도 5a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의된다.
상기 다수의 영역(S,P,G,D,C)이 정의된 기판(60)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등의 이중 금속층 구조이고 가로방향으로 연장되고, 일 끝단에 게이트 패드(66)를 포함하는 게이트 배선(62)과, 상기 게이트 배선(62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다.
다음으로, 도 3b 내지 도 3e와 도 4b 내지 도 4e와 도 5b 내지 도 5e는 제 2 마스크 공정을 나타낸 도면이다.
도 3b와 도 4b와 도 5b에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 패드(66)를 포함하는 게이트 배선(62)이 형성된 기판(60)의 전면에 게이트 절연막(68)과, 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 금속층(74)을 형성한다.
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로 부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 금속층(74)의 상부에 포토레지스트(photo-resist)를 도포하여 감광층(76)을 형성한다.
상기 감광층(76)의 상부에는 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구 성된 마스크(M)를 위치시킨다.
이때, 상기 차단부(B2)는 스위칭 영역(S)에 대응한 일부와, 데이터 영역(D)과, 스토리지 영역(C)에 대응하여 위치하고, 상기 반투과부(B3)는 스위칭 영역(S)의 나머지 영역에 대응하여 위치하고, 상기 투과부(B1)는 상기 스위칭 영역(S)과 데이터 영역(D)을 제외한 나머지 영역에 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(76)을 노광(exposure)하는 공정을 진행하고, 현상(develop)하는 공정을 진행한다.
도 3c와 도 4c와 도 5c에 도시한 바와 같이, 스위칭 영역(S)에는 단차진 제 1 감광패턴(78a)과, 상기 데이터 영역(D)에는 상기 제 1 감광패턴(78a)에서 연장된 제 2 감광패턴(78b)과, 상기 스토리지 영역(C)에 제 3 감광패턴(78c)이 형성된다.
상기 스위칭 영역(S)과, 데이터 영역(D)과 스토리지 영역(C)을 제외한 나머지 영역은 모두 감광층이 제거되어 하부의 금속층(74)이 노출된 상태가 된다.
다음으로, 상기 노출된 금속층(74)과 그 하부의 불순물 비정질 실리콘층(72)과, 순수 비정질 실리콘층(70)을 제거하는 공정을 진행한다.
이때, 상기 금속층(74)의 종류에 따라 금속층과 그 하부층이 동시에 제거될 수도 있고, 상기 금속층을 먼저 식각한 후 건식식각 공정을 통해 하부의 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)을 제거하는 공정을 진행할 수 있다.
도 3d와 도 4d와 도 5d는 애쉬 공정(ash processing)을 나타낸 도면으로, 상기 노출된 구성층 및 그 하부층을 제거하여, 상기 제 1 감광패턴(78a)의 하부에는 소스.드레인 금속층(80)과, 상기 데이터 영역(D)에 대응하여 상기 소스.드레인 금속층(80)에서 연장되고 일 끝단에 데이터 패드(84)를 포함하는 데이터 배선(82)과, 상기 스위칭 영역(S)에 대응하여 섬형상의 금속층(86)이 형성되었다.
이때, 소스.드레인 금속층(80)과 상기 데이터 패드(84)를 포함하는 데이터 배선(82)과 상기 섬형상의 금속층(86)의 하부에 순수 비정질 실리콘층과 불순물이 포함된 비정질 실리콘층이 존재하며, 편의상 상기 소스.드레인 금속층(80)에 대응하여 제 1 반도체 패턴(90a), 상기 데이터 배선 및 데이터 패드(82,84)에 대응하여 제 2 반도체 패턴(90b), 상기 섬형상의 금속층(86)에 대응하여 제 3 반도체 패턴(90c)이라 칭한다.
다음으로, 상기 남겨진 감광패턴(78a,b,c)의 일부를 애싱(ashing)하는 공정을 진행한다.
상기 애쉬 공정은, 상기 스위칭 영역(S)에서 이격된 소스 전극과 드레인 전극을 형성하기 위한 공정으로, 상기 단차진 제 1 감광패턴(78a)의 낮은 부분을 완전히 제거하여 소스. 드레인 금속층(80)의 일부를 노출한다.
이때, 상기 애쉬 공정 중, 각 감광패턴(78a,b,c)의 주변이 일부 제거되어 하부의 소스.드레인 금속층(80)과 데이터 배선 및 데이터 패드(82,84)와 섬형상의 금속층(86)의 주변 일부가 노출되는 현상이 발생한다.
상기 애쉬 공정을 진행한 후, 상기 노출된 금속층(86)과 그 하부의 불순물 비정질 실리콘층을 제거하는 공정을 진행한다.
도 3e와 도 4e와 도 5e에 도시한 바와 같이, 상기 제거공정을 완료하면, 상 기 게이트 전극(64)의 상부에 위치한 반도체층 중 하부층(순수 비정질 실리콘층)은 액티브층(92a)으로서 기능하게 되고, 상기 액티브층(92a)의 상부에서 일부가 제거되어 이격된 상부층은 오믹 콘택층(92b)의 기능을 하게 된다.
또한, 오믹 콘택층(92b)의 상부에 위치하여 나누어진 금속층 중 데이터 배선(82)과 접촉한 부분은 소스 전극(94)의 기능을 하게 되고, 이와 이격된 부분은 드레인 전극(96)의 기능을 하게 된다.
또한, 상기 스토리지 영역(C)에 대응하여 형성된 아일랜드 형상의 금속층(86)은 그 하부의 게이트 배선(62)과 함께 스토리지 전극(storage electrode)의 기능을 하게 된다.
즉, 게이트 배선(62)은 스토리지 제 1 전극의 기능을 하게 되고, 상부의 금속층(86)은 스토리지 제 2 전극의 기능을 하게 된다. 따라서, 상기 스토리지 제 1 전극과 그 상부의 게이트 절연막(68)과 제 3 반도체 패턴(90c)과 그 상부의 스토리지 제 2 전극(86)은 보조 용량부인 스토리지 캐패시터(Cst)를 구성한다.
다음으로, 상기 잔류한 감광층(78a,b,c)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.
도 3f와 도 4f와 도 5f는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(94,96)과 데이터 패드(84)를 포함하는 데이터 배선(82)과, 스토리지 캐패시터(Cst)가 구성된 기판(60)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(100)을 형성한다.
연속하여, 상기 보호막(100)을 패턴하여 드레인 전극(96)의 일부를 노출하는 드레인 콘택홀(102)과, 상기 섬형상의 금속층을 노출하는 스토리지 콘택홀(104)과, 상기
상기 게이트 패드(66)의 일부를 노출하는 게이트 패드 콘택홀(106)과 상기 데이터 패드(84)의 일부를 노출하는 데이터 패드 콘택홀(108)을 형성한다.
도 3g와 도 4g와 도 5g는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(100)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(96)과 섬형상의 금속층(86)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(110)을 형성한다. 동시에, 상기 게이트 패드(66)와 접촉하는 게이트 패드 전극(112)과 상기 데이터 패드(84)와 접촉하는 데이터 패드 전극(114)을 형성한다.
전술한 공정을 통해 종래에 따른 4 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생확률 또한 감소하는 결과를 얻고 있다.
그러나, 종래와 같은 하프톤(회절노광)을 이용한 4 마스크 공정은 앞서 공정 에서 언급한 바와 같이, 감광층을 상부로부터 일부만 제거하기 위한 애싱공정, 그리고 액티브층의 일부를 노출하기 위해 소스 및 드레인 전극 및 오믹콘택층 제거공정을 순차 진행하는 다수의 공정 추가와 정확한 제어가 필요하여 공정상 어려움이 많아 생산수율이 저하되는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위한 목적으로 제안된 것으로, 종래와 같이 범용적으로 사용되고 있는 4 마스크 공정에서, 공정스텝을 대폭 줄여 공정을 단순화함과 동시에 비용을 줄이고 생산수율을 개선하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명의 제 1 특징에 따른 액정표시장치용 어레이기판은 스위칭 영역을 포함한 다수의 화소 영역이 정의된 기판과; 상기 화소영역의 일 측과 타 측에 위치하여 교차 구성되는 게이트 배선과 데이터 배선과; 상기 스위칭 영역에 위치하고, 게이트 전극과, 게이트 절연막과, 이격된 구조로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 상기 제 1 반도체층 및 제 2 반도체층 사이의 이격된 영역 및 상기 소스 및 드레인 전극의 상부에 걸쳐 구성된 제 3 반도체층(제 2 액티브층)을 포함하는 박막트랜지스터와; 상기 게이트 배선과 데이터 배선과 상기 박막트랜지스터의 상부에 적층되고, 상기 드레인 전극의 일부를 노 출하는 보호막과; 상기 노출된 드레인 전극과 접촉하는 화소 전극을 포함한다.
상기 데이터 배선은 일 끝단에 데이터 패드와, 상기 게이트 배선은 일 끝단에 게이트 패드를 더욱 포함하고, 상기 게이트 배선의 일부 상부에는 상기 화소 전극과 접촉하여 하부의 게이트 배선과 스토리지 캐패시터를 이루는 섬형상의 금속층을 더욱 포함한다.
상기 게이트 배선의 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성되고, 상기 데이터 배선은 하부에 제 1 반도체층과 제 2 반도체층이 적층되고, 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성되는 것을 특징으로 한다.
본 발명의 제 1 특징에 따른 액정표시장치용 어레이 기판 제조방법은 기판 상에 스위칭 영역을 포함하는 다수의 화소 영역을 정의하는 단계와; 상기 스위칭 영역에 게이트 전극과, 이에 연결되고 상기 화소 영역의 일 측으로 연장된 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 스위칭 영역에 이격된 패턴으로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 소스 전극과 연결되는 데이터 배선을 형성하는 제 2 마스크 공정 단계와; 상기 스위칭 영역에 대응하여, 상기 제 1 및 제 2 반도체층의 각 이격된 영역과 상기 소스 및 드레인 전극의 상부로 걸쳐 구성된 제 3 반도체층(제 2 액티브층)과 상기 제 3 반도체층의 상부에 적층되고 이와 함께 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 제 3 마스크 공정 단계와; 상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 위치하는 화소 전극을 형성하는 제 4 마스크 공정 단계를 포함한다.
상기 제 2 마스크 공정은 게이트 전극과 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 제 1 반도체층(비정질 실리콘층)과 제 2 반도체층(불순물이 포함된 비정질 실리콘층)과 도전성 금속층을 적층하는 단계와; 상기 도전성 금속층과 하부의 제 1 및 제 2 반도체층을 제 2 마스크로 패턴하여, 상기 게이트 전극에 대응하는 상부에 이격된 제 1 반도체층과, 제 1 반도체층의 상부에 이와 동일한 형상으로 패턴된 제 2 반도체층과 소스 및 드레인 전극과, 상기 소스전극과 접촉하면서 상기 게이트 배선과 교차 구성되는 데이터 배선을 형성하는 단계를 포함한다.
상기 제 3 마스크 공정은 상기 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 제 3 반도체층을 형성하는 단계와; 상기 제 3 반도체층의 상부에 절연막인 보호막을 형성하는 단계와; 상기 보호막과 하부의 제 3 반도체층을 제 3 마스크로 패턴하여, 상기 화소 영역은 하부의 기판을 노출하고, 상기 스위칭 영역에 대응하여 상기 제 1 및 제 2 반도체층의 이격된 영역과 상기 소스 및 드레인 전극의 상부에 걸쳐 구성되도록 패턴된 제 3 반도체층과, 이와 함께 상기 드레인 전극을 노출하는 보호막을 형성하는 단계를 포함한다.
본 발명의 제 2 특징에 따른 횡전계 방식 액정표시장치용 어레이기판은 스위칭 영역을 포함한 다수의 화소 영역이 정의된 기판과; 상기 화소 영역의 일 측과 타 측에 위치하여 교차 구성되는 게이트 배선과 데이터 배선과; 상기 스위칭 영역에 위치하고, 게이트 전극과, 게이트 절연막과, 이격된 구조로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 상기 제 1 반도체층 및 제 2 반도체층 사이의 이 격된 영역 및 상기 소스 및 드레인 전극의 상부에 걸쳐 구성된 제 3 반도체층(제 2 액티브층)을 포함하는 박막트랜지스터와; 상기 게이트 배선과 데이터 배선과 상기 박막트랜지스터의 상부에 적층되고, 상기 드레인 전극의 일부를 노출하는 보호막과; 상기 노출된 드레인 전극과 접촉하는 화소 전극과 이와는 평행하게 이격된 공통 전극을 포함한다.
상기 데이터 배선은 일 끝단에 데이터 패드와, 상기 게이트 배선은 일 끝단에 게이트 패드를 더욱 포함하고, 상기 게이트 배선과 평행하게 이격되고, 상기 공통 전극과 연결된 공통 배선을 포함한다.
본 발명의 제 2 특징에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법은 기판 상에 스위칭 영역을 포함하는 다수의 화소 영역을 정의하는 단계와; 상기 스위칭 영역에 게이트 전극과, 이에 연결되고 상기 화소 영역의 일 측으로 연장된 게이트 배선과, 상기 화소 영역에 대응하여 공통 전극을 형성하는 제 1 마스크 공정 단계와; 상기 스위칭 영역에 이격된 패턴으로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 소스 전극과 연결되는 데이터 배선을 형성하는 제 2 마스크 공정 단계와; 상기 스위칭 영역에 대응하여, 상기 제 1 및 제 2 반도체층의 각 이격된 영역과 상기 소스 및 드레인 전극의 상부로 걸쳐 구성된 제 3 반도체층(제 2 액티브층)과 상기 제 3 반도체층의 상부에 적층되고 이와 함께 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 제 3 마스크 공정 단계와; 상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 위치하며 상기 공통 전극과는 평행하게 이격 되어 위치하는 화소 전극을 형성하는 제 4 마스크 공정 단계를 포함 한다.
상기 제 2 마스크 공정은 게이트 전극과 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 제 1 반도체층(비정질 실리콘층)과 제 2 반도체층(불순물이 포함된 비정질 실리콘층)과 도전성 금속층을 적층하는 단계와; 상기 도전성 금속층과 하부의 제 1 및 제 2 반도체층을 제 2 마스크로 패턴하여, 상기 게이트 전극의 상부에 대응하여 이격된 제 1 반도체층과, 제 1 반도체층의 상부에 이와 동일한 형상으로 패턴된 제 2 반도체층과 소스 및 드레인 전극과, 상기 소스전극과 접촉하면서 상기 게이트 배선과 교차 구성되는 데이터 배선을 형성하는 단계를 포함한다.
상기 제 3 마스크 공정은 상기 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 제 3 반도체층을 형성하는 단계와; 상기 제 3 반도체층의 상부에 절연막인 보호막을 형성하는 단계와; 상기 보호막과 하부의 제 3 반도체층을 제 3 마스크로 패턴하여, 상기 화소 영역은 하부의 기판을 노출하고, 상기 스위칭 영역에 대응하여 상기 제 1 및 제 2 반도체층의 이격된 영역과 상기 소스 및 드레인 전극의 상부에 걸쳐 구성되도록 패턴된 제 3 반도체층과, 이와 함께 상기 드레인 전극을 노출하는 보호막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 제 1 실시예 --
도 6은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 절연 기판(120)상에 일 방향으로 연장되고, 일 끝단은 게이트 패드(126)와 접촉하는 게이트 배선(122)과, 게이트 배선(122)과 교차하여 화소 영역(P)을 정의하고 일 끝단에서 데이터 패드(144)를 포함하는 데이터 배선(140)을 구성한다.
이때, 상기 게이트 패드(126)와 데이터 패드(144)의 상부에는 이들과 접촉하는 게이트 패드 전극(160)과 데이터 패드 전극(162)을 구성한다.
상기 게이트 배선(122)과 데이터 배선(140)의 교차지점에 게이트 전극(124)과 액티층(145a,146)및 오믹 콘택층(미도시)과 소스 전극(136)과 드레인 전극(138)을 포함하는 박막트랜지스터(T)를 구성한다.
이때, 상기 액티브층(135a,146)은 오믹 콘택층 하부에서 이와 동일하게 이격된 제 1 액티브층(135a)과, 상기 제 1 액티브층 및 오믹 콘택층(135a, 미도시)의 이격된 영역과 상기 소스 및 드레인 전극(136,138)의 상부에 걸쳐 구성된 제 2 액티브층(146)으로 구성하며, 실질적으로 상기 제 2 액티브층(146)이 액티브 채널(active channel)의 기능을 하게 된다.
상기 화소 영역(P)에는 상기 드레인 전극(138)과 접촉하는 투명한 화소 전극(158)을 구성한다.
상기 화소영역(P)을 정의하는 부분의 게이트 배선(122)의 상부에는 이를 스토리지 제 1 전극으로 하고, 상기 게이트 배선(122)의 상부로 연장된 화소 전극(150)과 접촉하는 섬형상의 금속층(142)을 스토리지 제 2 전극으로 하는 스토리지 캐패시터(Cst)를 구성한다.
이하, 본 발명에 따른 새로운 방법의 4 마스크 공정을 이용하여 액정표시장치용 어레이 기판의 제조방법을 이하, 공정도면을 참조하여 설명한다.
도 7a 내지 도 7f와 도 8a 내지 도 8f와 도 9a 내지 도 9f는 도 6의 Ⅴ-Ⅴ,Ⅵ-Ⅵ,Ⅶ-Ⅶ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.(이때, 도 6의 Ⅴ-Ⅴ는 박막트랜지스터 및 화소 영역의 절단선이고,Ⅵ-Ⅵ은 게이트 패드의 절단선이고, Ⅶ-Ⅶ은 데이터 패드의 절단선이다.)
도 7a 와 도 8a와 도 9a는 제 1 마스크 공정을 도시한 도면으로, 기판(120)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의 할 수 있다.
상기 다수의 영역(S,P,G,D,C)을 정의한 기판(120)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 증착하고 패턴하여, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(126)를 포함하는 게이트 배선(122)과, 상기 게이트 배선(122)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(124)을 형성한다.
이하, 도 7b 내지 도 7c와 도 8b 내지 도 8c와 도 9b 내지 도 9c는 제 2 마스크 공정을 나타낸 도면이다.
도 7b와 도 8b와 도 9b에 도시한 바와 같이, 상기 게이트 전극(124)과 게이트 패드(126)를 포함하는 게이트 배선(122)이 형성된 기판(100)의 전면에 게이트 절연막(128)과 제 1 반도체층(130)과 제 2 반도체층(132)과 도전성 금속층(134)을 적층한다.
이때, 상기 게이트 절연막(128)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로 부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성한다.
상기 제 1 반도체층(130)은 비정질 실리콘(a-Si:H)을 증착하여 형성하고, 상기 제 2 반도체층(132)은 불순물이 포함된 비정질 실리콘(n+ 또는 p+ a-Si:H)을 증착하여 형성한다.
상기 도전성 금속층(134)은 앞서 언급한 도전성 금속을 증착하여 형성 한다.
도 7c와 도 8c와 도 9c에 도시한 바와 같이, 제 2 마스크 공정으로 상기 금속층과 그 하부의 제 1 및 제 2 반도체층을 패턴하여, 상기 스위칭 영역(S)에는 이격된 소스 전극(136)과 드레인 전극(138)과, 상기 소스 및 드레인 전극(136,138)의 하부에 오믹 콘택층(145b)과 그 하부의 제 1 액티브층(145a)을 형성한다. 동시에, 상기 소스 전극(136)과 연결되고 상기 게이트 배선(122)과 교차하고 일 끝단에 데이터 패드(144)를 포함하는 데이터 배선(140)을 형성한다.
이때, 상기 데이터 배선(142)의 하부에는 상기 액티브층(145b)과 연결된 제 1 반도체층(미도시)과 상기 오믹 콘택층(145b)과 연결된 제 2 반도체층(미도시)이 패턴된 채로 남아 있다.
상기 스토리지 영역(C)에는 섬형상의 금속층(142)과, 상기 금속층(142)의 하부에는 이와 평면적으로 동일한 형상으로 제 1 반도체층(130)과 제 2 반도층(132)이 패턴된 채로 남아 있다.
전술한 제 2 마스크 공정에서, 상기 도전성 금속층(도 7b의 134)은 금속재료에 따라 습식 또는 건식공정을 이용할 수 있으며, 상기 제 1 및 제 2 반도체층(130,132)은 일반적으로 건식공정을 통해 동시 패턴 한다.
이하, 도 7d 내지 도 7e와 도 8d 내지 도 8e와 도 9d 내지 도 9e는 제 3 마스크 공정을 나타낸 공정 단면도이다.
도 7d와 도 8d와 도 9d에 도시한 바와 같이, 상기 소스 및 드레인 전극(136,138)과 데이터 배선(140)과 섬형상의 금속층(142)이 형성된 기판(100)의 전면에 앞서 언급한 제 1 반도체층(130)과 동일한 물질로 제 3 반도체층(146)을 형성한다.
즉, 상기 제 3 반도체층(146)은 순수한 비정질 실리콘을 증착하여 형성하며, 상기 스위칭 영역(S)에서 상기 액티브층(제 1 반도체층,145a)과 일체화 되어 이후 액티브 채널(active channel)로서 기능하게 된다.
도 7e와 도 8e와 도 9e는 제 3 마스크 공정을 도시한 도면으로, 상기 제 3 반도체층(146)이 형성된 기판(100)의 전면에 앞서 언급한 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 보호층(148)을 형성하고 패턴하여, 상기 드레인 전극(138)의 일부를 노출하는 드레인 콘택홀(150)과, 상기 섬형상의 금속층(142)을 노출하는 스토리지 콘택홀(152)과, 상기 게이트 패드(126)의 일부를 노출하는 게이트 패드 콘택홀(154)과 상기 데이터 패드(144)의 일부를 노출하는 데이터 패드 콘택홀(156)을 형성 한다.
전술한 식각공정과 동시에, 상기 화소 영역(P)과 기판의 비표시 영역(미도시)에서의 게이트 배선(122)사이 영역 및 데이터 배선(140)사이 영역의 기판(120)이 노출되는 공정이 동시에 진행 된다.
이때, 상기 보호층(148)과 그 하부의 제 3 반도체층(146)과 게이트 절연막(128)이 순차 제거되며 이는 건식식각(dry etch)공정을 통해 이루어진다.
이때, 상기 패턴된 제 3 반도체층(146)은 스위칭 영역의 제 1 액티브층(145b)과 한 몸으로 구성되어 액티브채널(active channel)의 기능을 하게 된다.
도 7f와 도 8f와 도 9f는 제 4 마스크 공정을 도시한 도면으로, 상기 보호층(148)이 형성된 기판(120)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택증착하고 제 4 마스크로 패턴하여, 상기 드레인 전극(138)과 상기 섬형상의 금속층(142)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(158)을 형성 한다.
동시에, 상기 게이트 패드(126)와 접촉하는 게이트 패드 전극(160)과 상기 데이터 패드 전극(144)과 접촉하는 데이터 패드 전극(162)을 형성한다.
이상으로, 본 발명에 따른 4 마스크공정을 이용하여 액정표시장치용 어레이기판을 제작할 수 있다.
본 발명에 따른 4 마스크 공정은 종래와 비교하여, 제 2 마스크 공정에서 스위칭 영역에 대응한 부분의 채널을 형성하기 위해 감광패턴을 애싱하는 공정과, 애 싱후 노출된 금속을 제거하는 공정과, 제거된 금속의 하부로 노출된 오믹 콘택층을 제거하는 공정 스텝이 필요하지 않다.
따라서, 종래와 같이 마스크를 4개 사용하여 어레이기판을 제작하지만, 각 공정에서 수행하는 공정스텝을 현저히 줄일 수 있는 장점이 있다.
전술한 바와 같은 공정은 일반적인 구조의 어레이기판 뿐 아니라 횡전계형 액정표시장치용 어레이기판에도 적용가능 하다
이에 대해 이하, 제 2 실시예를 통해 설명한다.
-- 제 2 실시예 --
본 발명의 제 2 실시예의 특징은 횡전계 방식 액정표시장치용 어레이 기판을 제작함에 있어 본 발명에 따른 4 마스크 공정을 적용하는 것을 특징으로 한다.
도 10은 본 발명의 제 2 실시예에 따른 횡전계 방식 액정표시장치용 어레이기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 기판(200) 상에 일 방향으로 연장되고 일 끝단에 게이트 패드(206)를 포함하는 게이트 배선(202)과, 상기 게이트 배선(202)과 교차하여 화소 영역(P)을 정의하며 일 끝단에 데이터 패드(246)를 포함하는 데이터 배선(224)을 구성한다.
또한, 상기 게이트 배선(202)과 평행한 위치에 공통 배선(208)을 구성한다.
상기 게이트 배선(202)과 데이터 배선(224)의 교차지점에는 게이트 전극(204)과 액티브층(228,232)과 소스 전극(220)과 드레인 전극(222)을 포함하는 박막 트랜지스터(T)를 구성한다.
이때, 상기 액티브층(228,232)은 오믹 콘택층 하부에서 이와 동일하게 이격된 제 1 액티브층(228)과, 상기 제 1 액티브층 및 오믹 콘택층(228, 미도시)의 이격된 영역과 상기 소스 및 드레인 전극(220,222)의 상부에 걸쳐 구성된 제 2 액티브층(232)으로 구성하며, 실질적으로 상기 제 2 액티브층(232)이 액티브 채널(active channel)의 기능을 하게 된다.
상기 화소 영역(P)에는 상기 드레인 전극(222)과 접촉한 투명한 화소 전극(242)을 구성하고, 이와 이격된 위치에 상기 공통 배선(208)과 접촉하는 공통 전극(210)을 구성한다.
전술한 바와 같이 구성한 횡전계 방식 액정표시장치용 어레이기판을 본 발명에 따른 4 마스크 공정으로 형성할 수 있으며 이에 대해 이하, 공정도면을 참조하여 설명한다.
도 11a 내지 도 11f와 도 12a 내지 도 12f와 도 13a 내지 도 13f는 도 10의 Ⅷ-Ⅷ,Ⅸ-Ⅸ,Ⅹ-Ⅹ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
도 11a와 도 12a와 도 13a는 제 1 마스크 공정을 도시한 도면으로, 기판(200)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
상기 다수의 영역(S,P,G,D,C)을 정의한 기판(200)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄 (Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 증착하고 패턴하여, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(206)를 포함하는 게이트 배선(도 10의 202)과, 상기 게이트 배선(도 10의 202)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(204)을 형성한다.
동시에, 상기 게이트 배선(도 10의 202)과 평행하게 이격된 공통 배선(208)을 형성하고, 공통 배선(208)에서 화소영역(P)으로 연장된 막대 형상의 공통 전극(210)을 형성한다.
이하, 도 11b 내지 도 11c와 도 12b 내지 도 12c와 도 13b 내지 도 13c는 제 2 마스크 공정을 나타낸 도면이다.
도 11b와 도 12b와 도 13b에 도시한 바와 같이, 상기 게이트 전극(204)과 게이트 패드(206)를 포함하는 게이트 배선(202)과 공통 배선 및 공통 전극(208,210)이 형성된 기판(200)의 전면에 게이트 절연막(212)과 제 1 반도체층(214)과 제 2 반도체층(216)과 도전성 금속층(218)을 적층한다.
이때, 상기 게이트 절연막(212)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로 부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성한다.
상기 제 1 반도체층(214)은 비정질 실리콘(a-Si:H, 134)을 증착하여 형성한 것이고, 상기 제 2 반도체층(216)은 불순물이 포함된 비정질 실리콘(n+ 또는 p+ a- Si:H)을 증착하여 형성한 것이다.
상기 도전성 금속층(218)은 앞서 언급한 도전성 금속을 증착하여 형성 한다.
도 11c와 도 12c와 도 13c에 도시한 바와 같이, 제 2 마스크 공정으로 상기 금속층과 그 하부의 제 1 및 제 2 반도체층을 패턴하여, 상기 스위칭 영역(S)에는 이격된 소스 전극(220)과 드레인 전극(222)과, 상기 소스 및 드레인 전극(220,222)의 하부에 오믹 콘택층(230)과 그 하부의 제 1 액티브층(228)을 형성한다.
동시에, 상기 소스 전극(220)과 연결되고 상기 게이트 배선(202)과 교차하고 일 끝단에 데이터 패드(226)를 포함하는 데이터 배선(도 10의 224)을 형성한다.
이때, 상기 데이터 배선(도 10의 224)의 하부에는 상기 액티브층(228)과 연결된 제 1 반도체층(미도시)과 상기 오믹 콘택층(230)과 연결된 제 2 반도체층(미도시)이 패턴된 채로 남아 있다.
상기 스토리지 영역(C)에는 상기 드레인 전극(222)에서 연장된 연장부(D)를 형성한다.
전술한 제 2 마스크 공정에서, 상기 도전성 금속층(도 11b의 218)은 금속재료에 따라 습식 또는 건식공정을 이용할 수 있으며, 상기 제 1 및 제 2 반도체층(214,216)은 일반적으로 건식공정을 통해 동시 패턴 한다.
이하, 도 11d 내지 도 11e와 도 12d 내지 도 12e와 도 13d 내지 도 13e는 제 3 마스크 공정을 나타낸 공정 단면도이다.
도 11d와 도 12d와 도 13d에 도시한 바와 같이, 상기 소스 및 드레인 전극(220,222)과 데이터 배선(도 10의 224)과 데이터 패드(226)가 형성된 기판(200)의 전면에 앞서 언급한 제 1 반도체층(214)과 동일한 물질로 제 3 반도체층(232)을 형성한다.
즉, 상기 제 3 반도체층(232)은 순수한 비정질 실리콘을 증착하여 형성하며, 상기 스위칭 영역(S)에서 상기 제 1 액티브층(제 1 반도체층, 228)과 일체화 되어 이후 액티브 채널(active channel)로서 기능하게 된다.
도 11e와 도 12e와 도 13e는 제 3 마스크 공정을 도시한 도면으로, 상기 제 3 반도체층(232)이 형성된 기판(200)의 전면에 앞서 언급한 무기절연물질 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 보호층(234)을 형성하고 패턴하여, 상기 드레인 전극 연장부(D)의 일부를 노출하는 드레인 콘택홀(236)과, 상기 게이트 패드(206)의 일부를 노출하는 게이트 패드 콘택홀(238)과 상기 데이터 패드(226)의 일부를 노출하는 데이터 패드 콘택홀(240)을 형성 한다.
전술한 식각공정과 동시에, 상기 화소 영역(P)과 기판의 비표시 영역에서의 게이트 배선(도 10의 202)사이 영역 및 데이터 배선(도 14의 224)사이 영역의 기판(200)이 노출되는 공정이 동시에 진행 된다.
이때, 상기 보호층(234)과 그 하부의 제 3 반도체층(232)과 게이트 절연막(212)이 순차 제거되며 이는 건식식각(dry etch)공정을 통해 이루어진다.
도 11f와 도 12f와 도 13f는 제 4 마스크 공정을 도시한 도면으로, 상기 보호층(234)이 형성된 기판(200)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택증착하고 제 4 마스크로 패턴하여, 상기 드레인 전극의 연장부(D)와 접촉하면서 상기 화소 영역(P)으로 연장 된 화소 전극(242)을 형성한다.
상기 화소 전극(242)은 다수의 막대 형상으로 구성되며, 상기 공통 전극(210)과 이격하여 구성한다.
동시에, 상기 게이트 패드(206)와 접촉하는 게이트 패드 전극(244)과 상기 데이터 패드 전극(226)과 접촉하는 데이터 패드 전극(246)을 형성한다.
전술한 바와 같은 공정을 통해 본 발명에 따른 1메탈 ITO형태의 공통 전극과 화소 전극을 가지는 횡전계 방식 액정표시장치용 어레이기판을 4 마스크 공정으로 제작할 수 있다.
따라서, 본 발명에 따른 4 마스크 공정으로 액정표시장치용 어레이기판(횡전계 방식 액정표시장치용 어레이기판 포함)을 제작하게 되면, 기존의 하프톤 마스크(회절노광)를 사용한 4 마스크 공정에 비해 공정스텝을 현저히 줄 일 수 있는 효과가 있다.
따라서, 공정비용을 절감하여 제품의 경쟁력을 개선할 수 있고, 공정 시간을 줄일 수 있으므로 생산수율을 개선할 수 있는 효과가 있다.

Claims (20)

  1. 스위칭 영역을 포함한 다수의 화소 영역이 정의된 기판과;
    상기 화소영역의 일 측과 타 측에 위치하여 교차 구성되는 게이트 배선과 데이터 배선과;
    상기 스위칭 영역에 위치하고, 게이트 전극과, 게이트 절연막과, 이격된 구조로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 상기 제 1 반도체층 및 제 2 반도체층 사이의 이격된 영역 및 상기 소스 및 드레인 전극의 상부에 걸쳐 구성된 제 3 반도체층(제 2 액티브층)을 포함하는 박막트랜지스터와;
    상기 게이트 배선과 데이터 배선과 상기 박막트랜지스터의 상부에 적층되고, 상기 드레인 전극의 일부를 노출하는 보호막과;
    상기 노출된 드레인 전극과 접촉하는 화소 전극
    을 포함하는 액정표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 데이터 배선은 일 끝단에 데이터 패드와, 상기 게이트 배선은 일 끝단에 게이트 패드를 더욱 포함하는 액정표시장치용 어레이 기판.
  3. 제 1 항에 있어서,
    상기 게이트 배선의 일부 상부에는 상기 화소 전극과 접촉하여 하부의 게이트 배선과 스토리지 캐패시터를 이루는 섬형상의 금속층을 더욱 포함하는 액정표시장치용 어레이 기판.
  4. 제 1 항에 있어서,
    상기 게이트 배선의 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성되고, 상기 데이터 배선은 하부에 제 1 반도체층과 제 2 반도체층이 적층되고, 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성된 액정표시장치용 어레이 판.
  5. 기판 상에 스위칭 영역을 포함하는 다수의 화소 영역을 정의하는 단계와;
    상기 스위칭 영역에 게이트 전극과, 이에 연결되고 상기 화소 영역의 일 측으로 연장된 게이트 배선을 형성하는 제 1 마스크 공정 단계와;
    상기 스위칭 영역에 이격된 패턴으로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 소스 전극과 연결되는 데이터 배선을 형성하는 제 2 마스크 공정 단계와;
    상기 스위칭 영역에 대응하여, 상기 제 1 및 제 2 반도체층의 각 이격된 영역과 상기 소스 및 드레인 전극의 상부로 걸쳐 구성된 제 3 반도체층(제 2 액티브층)과 상기 제 3 반도체층의 상부에 적층되고 이와 함께 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 제 3 마스크 공정 단계와;
    상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 위치하는 화소 전극을 형성하는 제 4 마스크 공정 단계
    를 포함하는 액정표시장치용 어레이 기판 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 마스크 공정은
    게이트 전극과 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 제 1 반도체층(비정질 실리콘층)과 제 2 반도체층(불순물이 포함된 비정질 실리콘층)과 도전성 금속층을 적층하는 단계와;
    상기 도전성 금속층과 하부의 제 1 및 제 2 반도체층을 제 2 마스크로 패턴하여, 상기 게이트 전극에 대응하는 상부에 이격된 제 1 반도체층과, 제 1 반도체층의 상부에 이와 동일한 형상으로 패턴된 제 2 반도체층과 소스 및 드레인 전극과, 상기 소스전극과 접촉하면서 상기 게이트 배선과 교차 구성되는 데이터 배선을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  7. 제 5 항에 있어서,
    상기 제 3 마스크 공정은
    상기 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 제 3 반도체층을 형성하는 단계와;
    상기 제 3 반도체층의 상부에 절연막인 보호막을 형성하는 단계와;
    상기 보호막과 하부의 제 3 반도체층을 제 3 마스크로 패턴하여, 상기 화소 영역은 하부의 기판을 노출하고, 상기 스위칭 영역에 대응하여 상기 제 1 및 제 2 반도체층의 이격된 영역과 상기 소스 및 드레인 전극의 상부에 걸쳐 구성되도록 패턴된 제 3 반도체층과, 이와 함께 상기 드레인 전극을 노출하는 보호막을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판 제조방법.
  8. 제 5 항에 있어서,
    상기 데이터 배선은 일 끝단에 데이터 패드와, 상기 게이트 배선은 일 끝단에 게이트 패드를 더욱 포함하는 액정표시장치용 어레이 기판 제조방법.
  9. 제 5 항에 있어서,
    상기 게이트 배선의 일부 상부에는 상기 화소 전극과 접촉하여 하부의 게이트 배선과 스토리지 캐패시터를 이루는 섬형상의 금속층을 더욱 포함하는 액정표시장치용 어레이 기판 제조방법.
  10. 제 5 항에 있어서,
    상기 게이트 배선의 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성되고, 상기 데이터 배선은 하부에 제 1 반도체층과 제 2 반도체층이 적층되고, 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성된 액정표시장치용 어레이 판 제조방법.
  11. 스위칭 영역을 포함한 다수의 화소 영역이 정의된 기판과;
    상기 화소 영역의 일 측과 타 측에 위치하여 교차 구성되는 게이트 배선과 데이터 배선과;
    상기 스위칭 영역에 위치하고, 게이트 전극과, 게이트 절연막과, 이격된 구조로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 상기 제 1 반도체층 및 제 2 반도체층 사이의 이격된 영역 및 상기 소스 및 드레인 전극의 상부에 걸쳐 구성된 제 3 반도체층(제 2 액티브층)을 포함하는 박막트랜지스터와;
    상기 게이트 배선과 데이터 배선과 상기 박막트랜지스터의 상부에 적층되고, 상기 드레인 전극의 일부를 노출하는 보호막과;
    상기 노출된 드레인 전극과 접촉하는 화소 전극과 이와는 평행하게 이격된 공통 전극
    을 포함하는 횡전계 방식 액정표시장치용 어레이 기판.
  12. 제 11 항에 있어서,
    상기 데이터 배선은 일 끝단에 데이터 패드와, 상기 게이트 배선은 일 끝단에 게이트 패드를 더욱 포함하는 횡전계 방식 액정표시장치용 어레이 기판.
  13. 제 11 항에 있어서,
    상기 게이트 배선과 평행하게 이격되고, 상기 공통 전극과 연결된 공통 배선을 포함하는 횡전계 방식 액정표시장치용 어레이기판.
  14. 제 11 항에 있어서,
    상기 게이트 배선의 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성되고, 상기 데이터 배선은 하부에 제 1 반도체층과 제 2 반도체층이 적층되고, 상기 데이터 배선의 상부에는 상기 제 3 반도체층과 보호막이 적층되어 구성된 횡전계 방식 액정표시장치용 어레이 기판.
  15. 기판 상에 스위칭 영역을 포함하는 다수의 화소 영역을 정의하는 단계와;
    상기 스위칭 영역에 게이트 전극과, 이에 연결되고 상기 화소 영역의 일 측으로 연장된 게이트 배선과, 상기 화소 영역에 대응하여 공통 전극을 형성하는 제 1 마스크 공정 단계와;
    상기 스위칭 영역에 이격된 패턴으로 순차 적층된 제 1 반도체층(제 1 액티브층)과 제 2 반도체층(오믹 콘택층)과, 상기 제 2 반도체층과 접촉하는 소스 및 드레인 전극과, 소스 전극과 연결되는 데이터 배선을 형성하는 제 2 마스크 공정 단계와;
    상기 스위칭 영역에 대응하여, 상기 제 1 및 제 2 반도체층의 각 이격된 영역과 상기 소스 및 드레인 전극의 상부로 걸쳐 구성된 제 3 반도체층(제 2 액티브층)과 상기 제 3 반도체층의 상부에 적층되고 이와 함께 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 제 3 마스크 공정 단계와;
    상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 위치하며 상기 공통 전극과는 평행하게 이격되어 위치하는 화소 전극을 형성하는 제 4 마스크 공정 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
  16. 제 15 항에 있어서,
    상기 제 2 마스크 공정은
    게이트 전극과 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 제 1 반도체층(비정질 실리콘층)과 제 2 반도체층(불순물이 포함된 비정질 실리콘층)과 도전성 금속층을 적층하는 단계와;
    상기 도전성 금속층과 하부의 제 1 및 제 2 반도체층을 제 2 마스크로 패턴하여, 상기 게이트 전극의 상부에 대응하여 이격된 제 1 반도체층과, 제 1 반도체층의 상부에 이와 동일한 형상으로 패턴된 제 2 반도체층과 소스 및 드레인 전극과, 상기 소스전극과 접촉하면서 상기 게이트 배선과 교차 구성되는 데이터 배선을 형성하는 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  17. 제 15 항에 있어서,
    상기 제 3 마스크 공정은
    상기 소스 및 드레인 전극과 데이터 배선이 형성된 기판의 전면에 제 3 반도 체층을 형성하는 단계와;
    상기 제 3 반도체층의 상부에 절연막인 보호막을 형성하는 단계와;
    상기 보호막과 하부의 제 3 반도체층을 제 3 마스크로 패턴하여, 상기 화소 영역은 하부의 기판을 노출하고, 상기 스위칭 영역에 대응하여 상기 제 1 및 제 2 반도체층의 이격된 영역과 상기 소스 및 드레인 전극의 상부에 걸쳐 구성되도록 패턴된 제 3 반도체층과, 이와 함께 상기 드레인 전극을 노출하는 보호막을 형성하는 단계
    를 포함하는 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
  18. 제 15 항에 있어서,
    상기 데이터 배선은 일 끝단에 데이터 패드와, 상기 게이트 배선은 일 끝단에 게이트 패드를 더욱 포함하는 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
  19. 제 15 항에 있어서,
    상기 게이트 배선과 평행하게 이격되고, 상기 공통 전극과 접촉하는 공통 배선을 포함하는 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
  20. 제 15 항에 있어서,
    상기 게이트 배선의 상부에는 상기 제 3 반도체층과 보호막이 적층되어 형성되고, 상기 데이터 배선은 하부에 제 1 반도체층과 제 2 반도체층이 적층되고, 상부에는 상기 제 3 반도체층과 보호막이 적층되어 형성된 횡전계 방식 액정표시장치용 어레이 기판 제조방법.
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