KR101210888B1 - 액정표시장치용 어레이 기판의 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 액정표시장치용 어레이기판의 제조방법에 관한 것이다.
특히, 본 발명은 박막 트랜지스터에 에치 스토퍼(etch stopper)가 구성된 어레이기판을 형성함에 있어, HSQ(하이드로겐 실세스퀴옥산)물질로 상기 에치 스토퍼를 형성함으로써 막 형성 공정을 단순화 할 수 있는 장점이 있다.
또한, 본 발명은 4마스크 공정으로 어레이기판을 형성함에 있어, 데이터 배선의 하부에 반도체층이 존재하지 않는 형태로 패턴하여, 상기 반도체층에서 발생한 광전류가 화소영역에 미치는 영향을 제거할 수 있도록 하는 장점이 있다.

Description

액정표시장치용 어레이 기판의 제조방법{Method for fabricating of a substrate for LCD}
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,
도 2는 종래에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 3은 도 2의 Ⅱ-Ⅱ와 Ⅴ-Ⅴ를 따라 절단한 단면도이고,
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 절단하여, 종래에 따른 공정순서에 따라 도시한 공정 단면도이고,
도 7은 본 발명에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 8은 도 7의 Ⅵ-Ⅵ'과Ⅸ-Ⅸ를 따라 절단한 단면도이고,
도 9a 내지 도 9d는 박막트랜지스터를 구성하는 액티브층과 차단막을 동시에 형성하는 공정을 도시한 공정 단면도이고,
도 10a 내지 도 10j와 도 11a 내지 도 11j와 도 12a 내지 도 12j는 도 7의 Ⅵ-Ⅵ과 Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
200 : 기판 202 : 게이트 전극
204 : 게이트 배선 206 : 게이트 패드
218 : 차단막 220 : 액티브층
236 : 소스 전극 238 : 드레인 전극
240 : 데이터 배선 242 : 데이터 패드
246 : 화소 전극 248 : 게이트 패드 전극
250 : 데이터 패드 전극
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 액정표시장치용 어레이 기판을 제작함에 있어, 박막트랜지스터의 채널에 HSQ물질로 형성한 에치 스토퍼(etch stopper)를 포함하는 동시에, 데이터 배선의 하부에 반도체층이 존재하지 않는 구조를 새로운 4 마스크 공정으로 제작하는 방법에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 가늘고 긴 형상을 가지며, 분자의 배열에 방향성을 가지고 있는 동시에, 인위적으로 액정에 전기장을 인가하면 상기 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,b,c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일 측과 평행하지 않은 타 측을 지나 연장 형성 된 데이터 배선(26)이 구성된다.
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 형성한다.
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 이를 간략히 소개하면 아래와 같다.
아래 공정은 5 마스크 공정을 예를 들어 설명한 것이며, 마스크 공정만을 나열한 것이다.
제 1 마스크 공정 : 게이트 전극과 게이트 배선(및 게이트 패드) 형성공정.
제 2 마스크 공정 : 게이트 전극 상부의 액티브층 및 오믹 콘택층 형성공정.
제 3 마스크 공정 : 데이터 배선( 및 데이터 패드)과 소스 전극과 드레인 전극 형성공정.
제 4 마스크 공정 : 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하는 공정.
제 5 마스크 공정 : 상기 콘택홀을 통해 접촉하는 화소 전극을 형성하는 공정.
이상과 같은 5 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있 다.
이와 같이 다수의 공정을 통해 어레이 기판이 제작되기 때문에, 공정이 많을수록 불량이 발생할 확률이 커지게 되어 생산수율이 저하되는 문제가 있고, 공정시간 증가와 공정비용 상승으로 제품의 경쟁력이 약화되는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.
도 2는 종래의 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 어레이 기판은 절연 기판(60) 상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(98)을 포함한다.
상기 게이트 배선(62)의 일 끝단에 게이트 패드(64)가 구성되고, 상기 데이터 배선(98)의 일 끝단에는 데이터 패드(100)가 구성된다.
상기 게이트 패드(64)와 데이터 패드(100)의 상부에는 각각 이들과 접촉하는 투명한 게이트 패드 전극(116)과, 데이터 패드 전극(118)이 구성된다.
상기 게이트 배선(62)과 데이터 배선(98)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(90a)과, 제 1 반도체층(90a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(94)과, 이와는 이격된 드레인 전극(96)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(96)과 접촉하는 투명한 화소 전 극(114)이 구성된다.
이때, 상기 게이트 배선(62)의 일부 상부에 상기 화소 전극(114)과 접촉하게 되는 섬형상의 금속층(86)을 형성함으로써, 상기 게이트 배선(62)의 일부를 제 1 전극으로 하고 상기 섬형상의 금속층(86)을 제 2 전극으로 하고, 상기 두 전극 사이에 위치한 게이트 절연막(미도시)을 유전체로 한 스토리지 캐패시터(Cst)가 형성된다.
상기 데이터 배선(98)의 하부에는 상기 제 1 반도체층(90a)에서 연장된 제 2 반도체층(90b)이 구성되고, 상기 섬형상의 금속층(86)하부에는 제 3 반도체층(90c)이 형성된다.
이때, 종래에 따른 범용적인 4 마스크 공정으로 제작된 어레이기판은 상기소스 및 드레인 전극의 이격된 사이로 노출된 액티브층 표면이 노출되는 형태로 패턴된다.
이러한 형태로 인해, 상기 액티브층(92a)이 오염되거나 결함이 발생하게 되고 이는 누설전류가 발생하는 원인이 된다.
또한, 도시한 바와 같이, 상기 데이터 배선(98)과 하부의 반도체층(90b)이 동일한 공정에서 되는데 이때, 상기 반도체층(90b)이 상기 데이터 배선(98)의 폭보다 넓게 패턴 된다.
이러한 이유로, 상기 반도체층(90b)에서 발생한 광 누설전류(photo- leakage current)로 인해 인접한 화소전극(114)과 커플링(coupling)현상이 발생하여, 액정패널의 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있다.
이하, 도 3을 참조하여 이에 대해 상세히 설명한다.
도 3은 도 2의 Ⅱ-Ⅱ와 Ⅴ-Ⅴ를 따라 절단한 단면도이다.
도시한 바와 같이, 종래의 4마스크 공정으로 박막트랜지스터 어레이기판(60)을 제작하게 되면, 소스 및 드레인 전극(94,96)과 데이터 배선(98)의 하부에 이보다 넓은 면적으로 제 1 반도체층(90a)과 제 2 반도체층(90b)이 구성된다.
상기 제 1 및 제 2 반도체층(90a,90b)은 순수 비정질 실리콘층(a-Si:H layer)과 불순물이 포함된 비정질 실리콘층(n+a-Si:H)으로 적층되어 구성되며 특히, 상기 제 1 반도체층(90a)을 구성하는 순수 비정질 실리콘층은 액티브층(active layer, 92a)이라 하고 상부의 불순물 비정질 실리콘층은 오믹 콘택층(ohmic contact layer, 92b)이라 한다.
이때, 상기 액티브층(92a)을 노출하기 위해 상부의 오믹 콘택층(92b)을 제거하는 공정이 진행된다. 왜냐하면, 상기 오믹 콘택층(92b)은 불순물이 도핑된 층이기 때문에 제거하지 않으면 박막트랜지스터(T)에 누설전류가 발생하는 원인이 되기 때문이다.
그런데, 상기 오믹 콘택층(92b)을 제거하는 공정에서, 불순물을 남기지 않기 위해 하부의 액티브층(92a,액티브 채널층, active channel)을 과식각 하는 공정이 진행된다.
이때, 상기 액티브층(92a)은 표면에 결함(defect)이 발생하게 되고, 이는 누설전류가 발생하는 원인이 되며, 상기 누설전류는 박막트랜지스터의 오프 커런 트(Ioff)로 작용하여 박막트랜지스터(T)의 동작을 저하하는 원인이 된다.
또한, 앞서 언급한 바와 같이, 상기 데이터 배선(98)의 하부에 위치하면서 상기 데이터 배선(98)의 양측으로 돌출된 제 2 반도체층(90b)은 하부의 광원(미도시)에 노출되어 광전류가 발생하게 된다.
이때, 하부의 광원에 의한 미세한 깜빡임으로 인해, 상기 반도체층(90b)은 미세하게 반응하여 활성화와 비활성화 상태가 반복되며, 이로 인한 광전류의 변화가 발생하게 된다.
이와 같은 전류 성분은 이웃하는 화소 전극(114)을 흐르는 신호와 함께 커플링(coupling)되어 화소전극(114)에 위치한 액정(미도시)의 움직임을 왜곡하게 된다.
이로 인해, 액정패널의 화면에는 물결무늬의 가는 선이 나타나는 웨이비 노이즈(wavy noise)가 발생하게 된다.
또한, 상기 데이터 배선(98)하부의 제 2 반도체층(90b)(특히, 순수비정질 실리콘층(70))은 데이터 배선(98)의 양측으로 각각 약 1.7㎛정도 돌출된 상태이다.
일반적으로 상기 데이터 배선(98)과 화소 전극(110)은 얼라인 오차를 감안하여 4.75㎛정도의 이격거리를 두고 패턴하는데 이때, 상기 돌출부분을 감안하여 상기 데이터 배선(98)과 화소 전극(110)의 이격거리(D)는 6.45㎛가 된다.
즉, 데이터 배선(98)의 일 측으로 돌출된 부분의 길이만큼 화소전극이 멀게 패턴되었고 이와 동시에, 이 부분의 빛샘을 가려주는 블랙매트릭스(130)의 폭(W1) 또한 넓어지게 되어 개구영역이 잠식되는 문제가 있다.
전술한 바와 같이, 웨이비 노이즈(wavy noise)가 발생하는 데이터 배선(98)과 그 하부의 제 2 반도체층(90b)의 형태 및, 오프 커런트(off current)가 발생할 수 있는 박막트랜지스터(T)의 구조는, 종래의 범용적인 4마스크 공정으로 제작된 형태에 의해 필연적으로 발생하게 되는 것이며 이하, 이해를 돕기 위해 종래에 따른 4 마스크 공정을 설명한다.
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제작하는 방법을 설명한다.
도 4a 내지 도 4g와 도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 2의 Ⅱ-Ⅱ,Ⅲ-Ⅲ,Ⅳ-Ⅳ를 따라 절단하여, 종래의 4마스크 공정순서에 따라 도시한 공정 단면도이다.
도 4a와 도 5a와 도 6a는 제 1 마스크 공정을 나타낸 도면이다.
도 4a와 도 5a와 도 6a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)은 게이트 영역(G)의 일부에 정의된다.
상기 다수의 영역(S,P,G,D,C)이 정의된 기판(60)상에 일방향으로 연장되고, 일 끝단에 게이트 패드(66)를 포함하는 게이트 배선(62)과, 상기 게이트 배선(62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다.
이때, 상기 게이트 패드 및 게이트 배선(66,62)과 게이트 전극(64)은 알루미 늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 도 4b 내지 도 4e와 도 5b 내지 도 5e와 도 6b 내지 도 6e는 제 2 마스크 공정을 나타낸 도면이다.
도 4b와 도 5b와 도 6b에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 패드(66)를 포함하는 게이트 배선(62)이 형성된 기판(60)의 전면에 게이트 절연막(68)과, 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 도전성 금속층(74)을 형성한다.
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(74)이 형성된 기판(60)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(76)을 형성한다.
다음으로, 상기 감광층(76)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 반투과부(B3)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형 성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층을 불완전 노광할 수 있도록 하는 기능을 한다.
또한, 상기 차단부(B2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(B1)는 빛을 투과시켜 빛에 의해 감광층(76)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 한다.
한편, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 스토리지 영역(C)에는 차단부(B2)가 위치하도록 하고, 상기 게이트 영역(G)과 교차하는 방향인 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(76)을 노광하고 현상하는 공정을 진행한다.
도 4c와 도 5c와 도 6c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)과 스토리지 영역(C)의 상부에 패턴된 제 1 내지 제 3 감광층(78a,78b,78c)을 형성한다.
다음으로, 상기 제 1 내지 제 3 감광층(78a,78b,78c)의 주변으로 노출된 상기 금속층(74)과 그 하부의 불순물 비정질 실리콘층(72)과, 순수 비정질 실리콘층(70)을 제거하는 공정을 진행한다.
이때, 상기 금속층(74)의 종류에 따라 금속층과 그 하부층(72,70)이 동시에 제거될 수도 있고, 상기 금속층을 먼저 식각한 후 건식식각 공정을 통해 하부의 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)을 제거하는 공정 을 진행한다.
도 4d와 도 5d와 도 6d에 도시한 바와 같이, 전술한 제거공정을 완료하게 되면, 상기 제 1 내지 제 3 감광층(78a,78b,78c)의 하부에 제 1 금속층(80)과, 제 1 금속층(80)에서 화소영역(P)의 일 측을 따라 연장된 제 2 금속패턴(82)과, 상기 스토리지 영역(C)에 대응하여 아일랜드 형상의 제 3 금속패턴(86)이 형성된다.
이때, 제 1 내지 제 3 금속패턴(80,82,86)의 하부에 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)이 존재하며, 편의상 상기 제 1 금속패턴(80)의 하부에 구성된 것은 제 1 반도체 패턴(90a), 상기 제 2 금속패턴(82)의 하부에 구성된 것은 제 2 반도체 패턴(90b), 상기 제 3 금속패턴(86)의 하부에 구성된 것은 제 3 반도체 패턴(90c)이라 칭한다.
다음으로, 상기 제 1 감광층(78a)중, 상기 게이트 전극(64)의 중심에 대응하여 높이가 낮은 부분을 제거하여 하부의 금속패턴(80)을 노출하기 위한 애싱 공정(ashing process)을 진행한다.
결과적으로 도시한 바와 같이, 상기 게이트 전극(64)의 중심에 대응하는 제 1 금속패턴(80)의 일부가 노출되며 이때, 상기 제 1 내지 제 3 감광패턴(78a,78b,78c)의 주변으로 제 1 내지 제 3 금속패턴(80,84,86)의 일부가 동시에 노출된다.
상기 애싱 공정을 진행한 후, 상기 제 1 금속패턴(86)의 노출된 부분과 그 하부의 불순물 비정질 실리콘층(72)을 제거하는 공정을 진행한다.
도 4e와 도 5e와 도 6e에 도시한 바와 같이, 상기 제거공정을 완료하면, 상 기 게이트 전극(64)의 상부에 위치한 제 1 반도체 패턴(90a)중 하부층(순수 비정질 실리콘층)은 액티브층(92a)으로서 기능하게 되고, 상기 액티브층(92a)의 상부에서 일부가 제거되어 이격된 상부층은 오믹 콘택층(92b)의 기능을 하게 된다.
이때, 상기 액티브층(92a) 상부의 오믹 콘택층(93b0을 제거하면서, 하부의 액티브층(92a)을 과식각하여 액티브층의 표면(액티브채널,active channel)에 불순물이 남아 있지 않도록 한다.
한편, 상기 오믹 콘택층(92b)의 상부에 위치하여 나누어진 금속패턴은 각각 소스 전극(94)와 드레인 전극(96)이라 칭한다.
이때, 상기 소스 전극(94)과 접촉하는 제 2 금속패턴(도 5c의 82 )은 데이터 배선(98)이라 하고, 상기 데이터 배선(98)의 일 끝단은 데이터 패드(100)라 칭한다.
또한, 상기 스토리지 영역(C)에 대응하여 형성된 아일랜드 형상의 제 3 금속패턴(86)은 그 하부의 게이트 배선(62)과 함께 스토리지 전극(storage electrode)의 기능을 하게 된다.
즉, 게이트 배선(62)은 스토리지 제 1 전극의 기능을 하게 되고, 상부의 제 3 금속패턴(86)은 스토리지 제 2 전극의 기능을 하게 된다. 따라서, 상기 스토리지 제 1 전극과 그 상부의 게이트 절연막(68)과 제 3 반도체 패턴(90c)과 그 상부의 스토리지 제 2 전극(86)은 보조 용량부인 스토리지 캐패시터(Cst)를 구성한다.
다음으로, 상기 잔류한 감광층(78a,78b,78c)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.
도 4f와 도 5f와 도6f는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(94,96)과 데이터 패드(100)를 포함하는 데이터 배선(98)과, 스토리지 캐패시터(Cst)가 구성된 기판(60)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(102)을 형성한다.
연속하여, 상기 보호막(102)을 패턴하여 드레인 전극(96)의 일부를 노출하는 드레인 콘택홀(104)과, 상기 섬형상의 제 3 금속패턴(86)을 노출하는 스토리지 콘택홀(106)과, 상기 게이트 패드(66)의 일부를 노출하는 게이트 패드 콘택홀(108)과 상기 데이터 패드(100)의 일부를 노출하는 데이터 패드 콘택홀(110)을 형성한다.
도 4g와 도 5g와 도 6g는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(102)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(96)과 섬형상의 제 3 금속패턴(86)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(114)을 형성한다. 동시에, 상기 게이트 패드(66)와 접촉하는 게이트 패드 전극(116)과 상기 데이터 패드(100)와 접촉하는 데이터 패드 전극(118)을 형성한다.
전술한 공정을 통해 종래에 따른 4마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생 확률 또한 감소하는 결과를 얻고 있다.
그러나, 앞서 언급한 바와 같이, 종래의 4 마스크 공정으로 제작된 박막트랜지스터 어레이기판의 구조를 보면, 데이터 배선의 양측에 반도체층이 확장된 형태이기 때문에 이로 인해 화면에 웨이비 노이즈(wavy noise)가 발생하는 문제가 있고, 상기 확장된 반도체층으로 인해 개구율이 저하되는 문제가 있다.
또한, 과식각 되는 것을 고려하여 액티브층의 두께를 두껍게 형성해야 하기 때문에 공정시간 빛 공정 비용면에서, 공정수율이 저하되는 문제가 있고, 상기 오믹 콘택층의 제거공정에서 채널의 표면에 결함이 발생하거나, 채널층에 보호층이 형성되기 전 노출되는 시간이 짧지 않기 때문에 채널의 표면이 오염되어 누설전류가 발생하는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 박막트랜지스터에 누설전류가 발생하지 않도록 하여 박막트랜지스터의 동작을 안정화하는 것을 제 1 목적으로 하고, 화면에 웨이비 노이즈가 발생하지 않아 고화질을 구현할 수 있도록 하는 것을 제 2 목적으로 하고, 개구영역을 확대하여 고휘도를 구현하는 하는 것을 제 3 목적으로 한다.
또한, 전술한 제 1 내지 제 3 목적을 달성하기 위한 새로운 형태의 4마스크 공정을 제안하는 것을 제 4 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판의 제조방법은 기판을 준비하는 단계와; 상기 기판의 일면에, 일 끝단에 데이터 패드를 포함하는 게이트 배선을 형성하는 제 1 마스크 공정 단계와; 상기 게이트 패드 및 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 순수 비정질 실리콘층과, HSQ(Hydrogen Silsequioxane)층을 형성하는 단계와; 상기 HSQ층을 노광하고 현상하여, 상기 게이트 전극에 대응하는 비정질 실리콘층에 상부에 HSQ패턴을 형성하고, 상기 HSQ패턴 주면의 비정질 실리콘층을 제거하여 액티브층을 형성하는 제 2 마스크 공정 단계와; 상기 액티브층의 상부에 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 접촉하면서 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 소스 및 드레인 전극과 상기 액티브층 사이에 오믹 콘택층을 형성하고, 상기 게이트 절연막으로 덮힌 상기 게이트 패드의 일부를 노출하는 제 3 마스크 공정 단계와; 상기 드레인 전극과 접촉하는 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 패드와 접촉하는 데이터 패드 전극을 형성하는 제 4 마스크 공정 단계를 포함한다.
상기 차단막을 형성하는 HSQ 물질은 (HSiO3/2)n(HSQ)의 분자구조로 이루어진 물질로서, 빛이 조사되는 부분이 크로스링크되는 네가티브 감광특성을 가지는 것을 특징으로 한다.
상기 HSQ물질에 조사되는 빛은 i-line의 파장(365nm부근의 파장)인 것을 특징으로 한다.
상기 제 3 마스크 공정 단계에서, 상기 게이트 배선의 일부 상부에 상기 화소 전극과 접촉하는 아일랜드 형상의 금속층을 형성하는 단계를 더욱 포함한다.
상기 제 2 마스크 공정 단계에서, 상기 차단막을 표면으로부터 일부만 깍아, 차단막의 주변으로 하부의 액티브층이 노출되도록 하는 애싱공정 단계를 더욱 포함한다.
상기 제 3 마스크 공정 단계는 상기 액티브층과 차단막이 구성된 기판의 전면에 불순물 비정질 실리콘층과, 도전성 금속층과, 상기 도전성 금속층의 상부에 감광층을 적층하는 단계와; 상기 감광층의 이격된 상부에, 상기 게이트 전극에 대응하여 반투과부와 차단부가 위치하고, 상기 게이트 패드의 일부에 대응하여 투과부가 위치하고, 상기 게이트 배선과 교차하는 방향으로 막대 형상의 차단부가 위치하고, 상기 화소 영역에 대응하여 반투과부가 위치하도록 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 상기 하부의 감광층을 노광하는 단계와; 상기 노광된 감광층을 현상하여, 상기 게이트 패드의 일부에 대응한 부분이 완전히 제거되고, 그 외의 영역은 높이가 다르게 단차진 형상의 감광 패턴을 형성하는 단계와; 상기 감광층이 제거되어 노출된 부분의 상기 도전성 금속층과 그 하부의 불순물 비정질 실리콘층과 게이트 절연막을 제거하여, 상기 게이트 패드의 일부를 노출하는 단계와; 상기 감광패턴의 일부를 제거하는 애싱공정을 진행하여, 상기 마스크의 반투과부에 대응하여 낮은 높이로 패턴된 부분을 완전히 제거하여, 상기 마스크의 차단부에 대응한 부분의 감광패턴이 남도록 하는 단계와; 상기 남겨진 감광패턴의 주변으로 노출된 도전성 금속층과 그 하부의 불순물 비정질 실리콘층을 제거하여, 상기 게이트 전극의 상부에 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 연결되고 일 끝단에 데이터 패드를 포함하며, 상기 게이트 배선과 교차하는 방향으로 연장된 데이터 배선과, 상기 소스 및 드레인 전극의 하부에 오믹 콘택층을 형성하는 단계를 포함한다.
상기 화소 전극과 게이트 패드 전극과 데이터 패드 전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명은 박막트랜지스터에 차단막을 형성함에 있어, 감광성 특성을 가지는 HSQ(Hydrogen Silsequioxane)물질을 사용하는 것을 특징으로 하고, 상기 데이터 배선의 하부에 반도체층이 존재하지 않는 구조의 박막트랜지스터 어레이기판을 4마스크 공정으로 제작하는 것을 특징으로 한다.
도 7은 본 발명에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 절연 기판(200)상에 일 방향으로 연장되고 일 끝단에 게이트 패드(206)가 구성된 게이트 배선(204)과, 게이트 배선(204)과 교차하여 화소 영역(P)을 정의하고 일 끝단에 데이터 패드(242)를 포함하는 데이터 배선(240)을 구성한다.
이때, 상기 게이트 패드(206)와 데이터 패드(242)의 상부에는 이들과 접촉하는 게이트 패드 전극(248)과 데이터 패드 전극(250)을 구성한다.
상기 게이트 배선(204)과 데이터 배선(240)의 교차지점에 게이트 전극(202)과 액티층(220)및 오믹 콘택층(미도시)과 소스 전극(236)과 드레인 전극(238)과, 상기 소스 및 드레인 전극(236,238)사이로 노출된 액티브층(220)의 표면(액티브 채널)에 구성된 차단(218)막을 포함하는 박막트랜지스터(T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(238)과 접촉하는 투명한 화소 전극(246)을 구성한다.
상기 화소영역(P)을 정의하는 부분의 게이트 배선(204)의 상부에는 이를 스토리지 제 1 전극으로 하고, 상기 게이트 배선(204)의 상부로 연장된 화소 전극(246)과 접촉하는 섬형상의 금속층(244)을 스토리지 제 2 전극으로 하는 스토리지 캐패시터(Cst)를 구성한다.
이하, 도 8을 참조하여 본 발명에 따른 박막트랜지스터 어레이기판의 단면 구성을 살펴본다.
도 8은 도 7의 Ⅵ-Ⅵ',Ⅸ-Ⅸ을 따라 절단한 단면도이다.
도시한 바와 같이, 기판(200)상에 스위칭 영역(S)과 화소 영역(P)을 정의하고, 상기 스위칭 영역(S)에는 기판(200)으로 부터 순차 게이트 전극(202)과 게이트 절연막(210)과 액티브층(220)과 차단막(218)과 오믹 콘택층(246)과 소스 및 드레인 전극(236,238)이 형성된 박막트랜지스터(T)를 구성한다.
이때, 상기 액티브층(반도체층,220)은 상기 소스 및 드레인 전극(236,238)과 데이터 배선(240)과 동시에 패턴되지 않기 때문에, 상기 게이트 전극(202)의 상부에 아일랜드 형상으로만 형성될 수 있다.
또한, 상기 액티브층(220)과 차단막(218)을 동시에 패턴하고, 상기 액티브층(220)과 차단막(218)의 표면에 동시에 오믹 콘택층(246)이 형성되는 형태로 패턴되기 때문에, 상기 차단막(218)에 가려진 상기 액티브층(220)의 표면은 상기 오믹 콘택층(246)을 형성하는 공정에서 불순물로 오염될 수 없으며, 기타 추후 공정중에도 외부에 노출되지 않기 때문에 상기 액티브층의 표면은 결함이 발생하거나 오염되지 않는 장점이 있다.
이러한 경우, 상기 액티브층(220)을 두껍게 형성할 필요가 없다.
또한, 상기 데이터 배선(240)의 하부에는 양측으로 연장된 반도체층이 존재하지 않기 때문에, 종래와 달리 상기 화소 전극(246)을 이에 근접한 데이터 배선(240)방향으로 연장하여 구성할 수 있게 되어 데이터 배선(240)과 화소 전극(248)간 이격거리(D1)가 줄어들기 때문에, 이로 인해 상부의 블랙매트릭스(black matrix,260)의 차단폭(D2(>D1))이 줄어들게 된다.
따라서, 개구영역을 확대할 수 있는 동시에 고휘도를 구현할 수 있는 효과가 있다.
전술한 구성에서, 상기 박막트랜지스터를 구성하는 액티브층(220)과 차단막(118)을 동시에 패턴하고, 상기 오믹 콘택층(246)과 소스 및 드레인 전 극(236,238)을 동시에 패턴함으로써 4 마스크 공정이 가능한데, 상기 차단막(218)으로 감광성 특성을 가지는 HSQ(하이드로겐 실세스퀴옥산, Hydrogen Silsequioxane)물질을 사용하는 것을 특징으로 한다.
이에 대해 도 9a 내지 도 9d의 공정도면을 통해 상세히 설명한다.
도 9a 내지 도 9d는 박막트랜지스터를 구성하는 액티브층과 차단막을 동시에 형성하는 공정을 도시한 공정 단면도이다.
도 9a에 도시한 바와 같이, 기판(170) 상에 순수한 비정질 실리콘(a-Si:H)을 증착한 비정질 실리콘층(172)과, HSQ(Hydrogen Silsequioxane)물질로 이루어진 HSQ층(174)을 적층한다.
이때, 상기 HSQ(Hydrogen Silsequioxane)물질은 (HSiO3/2)n(HSQ)의 분자구조로 이루어 지는 물질로서, 빛이 조사되면 아래와 같은 과정을 거치게 된다.
즉, ≡ SiH → ≡ Si? (1)
≡ Si? → ≡ SiOH (2)
≡ SiOH → ≡ SiOSi (3)
즉, 상기 HSQ층에 빛, 즉 365nm파장(i-line)의 빛(예를 들면 e-beam)을 조사하게 되면, (1)에서와 SiH 결합이 끊어지게 되고, (2)와 같이 물분자(H2O)와 반응하여 SiOH로 되고 이는 물분자(H2O)와 다시 반응하여 (3)과 같이 ≡SiOSi≡로 변하게 된다.
상기 HSQ물질은 빛을 조사하게 되면 크로스 링킹(cross linking)되어 더 안 정화된 상태가 되며 이때, 알카라인 용액에 상기 HSQ물질이 코팅된 시료를 담구었을 경우, 빛에 의해 노출되지 않은 부분은 용해되나, 빛에 노출된 부분은 용해되지 않는 특성을 보인다.
따라서, 상기 HSQ물질은 빛에 의한 현상공정 후 그 이후의 과정을 거쳐, 산화 실리콘(SiO2)과 동일한 격자구조가 되기 때문에 유전율이 3이상인 절연막으로서 사용될 수 있으며, 더욱이 앞서 언급한 바와 같이 빛이 조사되면 분자가 크로스 링크(cross-link)되는 네가티브 PR(negative PR)의 특성을 동시에 가지고 있어 패턴시 별도의 포토레지스트를 사용할 필요가 없는 장점이 있다.
또한, 상기 HSQ물질은 증착이 아닌 코팅(coating)이 가능하기 때문에 막형성 공정을 단순화 할 수 있는 장점이 있다.
그러므로, 본 발명에서는 이러한 HSQ물질을 이용하여 이를 차단막으로 형성하고자 한다.
따라서, 상기 HSQ층(174)과 이격된 상부에 에 투과부(B1)와 차단부(B2)로 구성된 마스크(M)를 위치시키고, 상기 마스크(M)의 상부로부터 빛(365nm파장(i-line)을 가지는 빛)을 조사하여 하부의 HSQ층을 부분적으로 노광(exposure)하고, 이를 현상(develope)하는 공정을 진행한다.
이와 같이 하면, 도 9b에 도시한 바와 같이, 빛이 조사되지 않은 부분이 제거되어 ≡SiOSi≡의 격자구조를 가지는 HSQ 패턴(178)이 남게 된다.
다음으로, 상기 HSQ 패턴(178)을 에치 스토퍼(etch stopper)로 하여 주변으 로 노출된 순수 비정질 실리콘층(172)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 9c에 도시한 바와 같이, 상기 HSQ 패턴(178)의 하부에 패턴된 액티브층(176)이 남게 된다.
다음으로, 도 9d에 도시한 바와 같이, 상기 HSQ 패턴(178)의 주변으로 상기 액티브층(176)의 일부를 노출하기 위한 애싱공정을 진행한다.
상기 애싱공정을 통해, 상기 HSQ 패턴(178)은 사방으로 식각되기 때문에 상기 액티브층(176)의 상부에서 전체적으로 부피가 줄어들게 되며, 이로 인해 HSQ 패턴(178)의 주변으로 액티브층(176)의 일부(F)가 노출될 수 있다.
이때, 상기 액티브층(176)의 일부를 노출하는 것은, 상기 소스 및 드레인 전극(미도시)의 콘택 영역을 넓히기 위함이다.
HSQ 물질은 코팅이 가능하여 공정상 복잡함이 없고, 빛에 의해 노출되면 감광성 특성을 가지기 때문에 별도의 포토레지스트 필요 없이, 하부층 까지 패턴 할 수 있는 장점이 있다.
이하, 공정도면을 참조하여, 전술한 차단막 및 액티브층 형성공정을 포함하는 본 발명에 따른 박막트랜지스터 어레이기판의 제조공정을 설명한다.
도 10a 내지 도 10k와 도 11a 내지 도 11k와 도 12a 내지 도 12k는 도 7의 Ⅵ-Ⅵ,Ⅶ-Ⅶ,Ⅷ-Ⅷ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.(이때, 도 7의 Ⅵ-Ⅵ는 박막트랜지스터 및 화소 영역의 절단선이고,Ⅶ-Ⅶ은 게이트 패드의 절단선이고, Ⅷ-Ⅷ은 데이터 패드의 절단선이다.)
도 10a 와 도 11a와 도 12a는 제 1 마스크 공정을 도시한 도면으로, 기 판(200)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 게이트 영역(G)과 데이터 영역(D)과 스토리지 영역(C)을 정의한다.
이때, 상기 스토리지 영역(C)과 스위칭 영역(S)을 게이트 영역(G)의 일부에 정의 한다.
상기 다수의 영역(S,P,G,D,C)을 정의한 기판(200)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 증착하고 패턴하여, 상기 게이트 영역(G)에 대응하여 일 끝단에 게이트 패드(206)를 포함하는 게이트 배선(204)과, 상기 게이트 배선(204)에서 상기 스위칭 영역(S)으로 돌출된 게이트 전극(202)을 형성한다.
이하, 도 10b 내지 도 10d와 도 11b 내지 도 11d와 도 12b 내지 도 12d는 제 2 마스크 공정을 나타낸 도면이다. (액티브층과 차단막을 동시에 형성하는 공정.)
도 10b와 도 11b와 도 12b에 도시한 바와 같이, 상기 게이트 전극(202)과 게이트 패드(206)를 포함하는 게이트 배선(204)이 형성된 기판(200)의 전면에 게이트 절연막(210)과 비정질 실리콘층(214)과 HSQ(Hydrogen Silsequioxane)층(216)을 적층한다.
이때, 상기 게이트 절연막(210)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 그룹 중 선택된 하나를 증착하여 형성하고, 상기 비정질 실리콘층(214)은 비정질 실리콘(a-Si:H)을 증착하여 형성하고, 상기 HSQ(Hydrogen Silsequioxane)층(216)은 HSQ물질을 코팅하여 형성한다.
앞서 언급한 바와 같이, 상기 HSQ물질은 (HSiO3/2)n(HSQ)의 분자식을 가지는 물질로서, 빛이 조사되는 부분이 크로스링크 되어 네가티브 PR의 특성을 가짐과 동시에 산화 실리콘(SiO2)과 동일한 결합 형태를 보이는 특성을 가진다.
다음으로, 상기 HSQ층(216)의 이격된 상부에 투과부(B1)와 차단부(B2)로 구성된 마스크(M)를 위치시킨 후, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 HSQ층(216)을 노광하는 공정을 진행한다.
이때, 상기 투과부(B1)는 게이트 전극(202)에 대응하는 상부에 아일랜드 형상으로 위치하게 된다.
다음으로, 상기 노광 공정이 진행된 HSQ층(216)을 현상하는 공정을 진행한다.
도 10c와 도 11c와 도 12c에 도시한 바와 같이, 상기 현상공정이 완료되면 상기 스위칭 영역(S)에 대응하여 HSQ 패턴(218)이 남게 된다. 즉, 빛이 조사되어 크로스링크 된 부분만이 제거되지 않고 남게 되며 이때, 남겨진 HSQ 패턴은 ≡SiOSi≡의 구조로 변화된 상태이다.
다음으로, 상기 HSQ패턴(218)의 주변으로 노출된 비정질 실리콘층(214)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 10d와 도 11d와 도 12d에 도시한 바와 같이, 상기 제거 공정이 완료되면 상기 HSQ패턴(218)의 하부에만 패턴된 액티브층(220)이 남게 된다.
다음으로, 애싱 공정을 진행하여 상기 HSQ 패턴(218)의 부피를 줄임으로써, 차단막의 주변으로 액티브층(220)이 노출되도록 한다.
상기 HSQ 패턴(182)은 액티브층(220)의 표면을 보호하는 역할을 함으로 차단막이라 칭하며, 전술한 바와 같이 상기 차단막(218)의 주변으로 액티브층(220)을 노출하는 이유는, 이후 형성되는 오믹 콘택층(불순물이 포함된 비정질 실리콘, 미도시)과 소스 및 드레인 전극(미도시)의 콘택 영역을 넓히기 위한 것이다.
이하, 전술한 10e 내지 도 10j와 도 11e와 도 11j와 도 12e 내지 도 12j를 통해 본 발명에 따른 제 3 마스크 공정을 설명한다.
도 10e와 도 11e와 도 12e에 도시한 바와 같이, 상기 액티브층(220)과, 액티브층(220)의 상부에 이보다 작은 면적으로 적층된 차단막(218)이 형성된 기판(200)의 전면에 불순물이 포함된 비정질 실리콘(n+a-Si:H)을 증착하여 불순물 비정질 실리콘층(224)을 형성한다.
다음으로, 상기 불순물 비정질 실리콘층(224)이 형성된 기판(200)의 전면에 앞서 언급한 도전성 금속 그룹 중 선택된 하나 또는 하나 이상의 금속을 증착하여 도전성 금속층(226)을 형성한다.
이때, 상기 차단막(218)에 의해 상기 액티브층(220)의 일부 표면에는 상기 불순물 비정질 실리콘층(212)이 직접 증착되지 않게 된다.
다음으로, 상기 도전성 금속층(226)이 형성된 기판(200)의 전면에 포토레지 스트(photo-resist)를 도포하여 감광층(228)을 형성한다.
상기 감광층(228)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 마스크(M)의 투과부(B1)는 게이트 패드(206)의 일부에 대응하여 위치하고, 상기 스위칭 영역(S)에는 상기 차단막(218)에 대응하여 반투과부(B3)가 위치하고, 상기 반투과부(B3)의 양측에 차단부(B2)가 위치한다.
또한, 상기 데이터 영역(D)과 스토리지 영역(C)에 대응하여 차단부(B1)가 위치하고, 상기 화소 영역(P)에는 반투과부가 위치한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(228)을 노광하는 공정을 진행한다. 이때, 상기 감광층(228)은 상기 마스크(M)의 투과부(B1)에 대응하여 완전노광하게 되고, 반투과부(B3)에 대응하여 부분노광하게 되고, 차단부(B2)에 대응하여 노광되지 않는다.
다음으로, 전술한 바와 같은 노광형태로 노광이 진행된 감광층을 현상하는 공정을 진행한다.
이와 같이 하면, 도 10f와 도 11f와 도 12f에 도시한 바와 같이, 스위칭 영역(S)의 상기 차단막(218)에 대응하는 부분과 화소 영역(P)은 상부로부터 일부만이 제거된 형태가 되고, 상기 차단막(218)을 제외한 스위칭 영역(S)의 다른 영역과 상기 스토리지 영역(C)과 데이터 영역(D)은 원래의 높이로 남아 있게 되고, 상기 게이터 패드(206)에 대응한 일부만이 하부의 도전성 금속층(226)을 노출할 정도로 제거된 감광층(230)이 남게 된다.
다음으로, 도 10g와 도 11g와 도 12g에 도시한 바와 같이, 상기 게이트 패드(206)에 대응하여 노출된 도전성 금속층(226)과 그 하부의 불순물 비정질 실리콘층(224)과 그 하부의 게이트 절연막(210)을 제거하여, 게이트 콘택홀(232)을 형성한다.
다음으로, 도 10h와 도 11h와 도 12h에 도시한 바와 같이, 감광층(230)을 애싱하는 공정을 진행하여, 스위칭 영역(S)과 화소 영역(P)에 대응하여 낮은 높이로 현상된 부분은 완전히 제거하여 하부의 도전성 금속층(226)을 노출하는 공정을 진행한다.
이와 같이 하면, 상기 스위칭 영역(S)에 대응하여 차단막(218)의 양측과, 상기 스토리지 영역(C)과, 상기 데이터 영역(D)에만 감광패턴(234)이 남게 된다.
다음으로, 상기 감광패턴(234)의 주변으로 노출된 도전성 금속층(226)과 그 하부의 비정질 실리콘층(224)을 제거하는 공정을 진행한다.
이와 같이 하면, 도 10i와 도 11i와 도 12i에 도시한 바와 같이, 스위칭 영역(S)에 대응하여 차단막(218)의 양측에 위치한 감광패턴(234)의 하부에는 각각 소스전극(236)과 드레인 전극(238)이 형성되고, 상기 스토리지 영역(C)에 대응하는 감광패턴(234)의 하부에는 섬형상의 금속층(244)이 형성되고, 상기 데이터 영역(D)에 대응하는 감광패턴(234)의 하부에는 끝단에 데이터 패드(242)를 포함하고 상기 소스 전극(236)과 접촉하는 데이터 배선(240)이 형성된다.
상기 소스 및 드레인 전극(236,238)의 하부에 패턴된 불순물 비정질 실리콘층은 저항성 접촉을 갖기 때문에 오믹 콘택층(246)이라 한다.
한편, 상기 차단막(218)이 위치하는 부분의 액티브층(220)표면에는 상기 오믹 콘택층(246)을 형성하기 위한 공정에서 남은 잔류 입자와 같은 오염물질이 존재할 수 없기 때문에 누설전류에 의한 영향을 차단할 수 있다.
다음으로, 상기 소스 전극(234)과 드레인 전극(236)과 섬형상의 금속층(242)과, 데이터 배선(240)과 데이터 패드(240)의 상부에 위치한 감광패턴(230)을 제거하는 공정을 진행한다.
이하, 도 10j와 도 11j와 도 12j는 제 4 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(236,238)과, 섬형상의 금속층(244)과, 데이터 배선 및 데이터 패드(240,242)가 형성된 기판(200)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고 제 4 마스크 공정으로 패턴하여, 상기 드레인 전극(238)과 상기 섬형상의 금속층(244)과 동시에 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(246)을 형성하고, 상기 게이트 패드(206)와 접촉하는 게이트 패드 전극(248)과 상기 데이터 패드(242)와 접촉하는 데이터 패드 전극(250)을 형성한다.
전술한 바와 같은 본 발명에 따른 4 마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
전술한 본 발명의 공정을 다시 한번 간략히 정리하면 아래와 같다.
제 1 마스크 공정 : 게이트 배선(및 게이트 전극)과 게이트 패드 형성공정.
제 2 마스크 공정 : 액티브층과, 액티브층의 일부 영역에 HSQ물질로 차단막 형성.
제 3 마스크 공정 : 게이트 패드 콘택홀과, 소스전극과 드레인 전극과 데이터 패드 및 데이터 배선과, 상기 소스 및 드레인 전극의 하부에 오믹 콘택층 형성.
제 4 마스크 공정 : 화소 전극과 게이트 패드 전극과 데이터 패드 전극 형성공정.
전술한 4 마스크 공정을 통해 본원 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
따라서, 본 발명에 따른 박막트랜지스터는 소스 및 드레인 전극 사이로 노출된 액티브채널의 일부 영역에 오염을 방지할 수 있는 차단막을 구성함으로써, 누설전류에 의한 오프 커런트(off current) 특성을 낮출 수 있어 박막트랜지스터의 동작을 안정화 할 수 있는 효과가 있다.
또한, 차단막으로서 코팅이 가능하기 때문에 기존의 증착공정에 비해 막 형성공정이 단순하여 공정수율을 개선할 수 있는 효과가 있다.
또한, 상기 차단막으로 감광성 특성을 가지는 HSQ물질을 사용함으로써, 상기 차단막과 액티브층을 동시에 패턴함에 있어 별도의 감광층을 사용하지 않기 때문에, 공정비용및 공정시간을 단축할 수 있어, 이 또한 공정수율을 개선할 수 있는 효과가 있다.

Claims (7)

  1. 기판을 준비하는 단계와;
    상기 기판의 일면에, 일 끝단에 게이트 패드를 포함하는 게이트 배선을 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 패드 및 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, 순수 비정질 실리콘층과, HSQ(Hydrogen Silsequioxane)층을 형성하는 단계와;
    상기 HSQ층을 노광하고 현상하여, 상기 게이트 전극에 대응하는 비정질 실리콘층에 상부에 HSQ패턴을 형성하고, 상기 HSQ패턴 주면의 비정질 실리콘층을 제거하여 액티브층을 형성하는 제 2 마스크 공정 단계와;
    상기 액티브층의 상부에 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 접촉하면서 일 끝단에 데이터 패드를 포함하는 데이터 배선과, 상기 소스 및 드레인 전극과 상기 액티브층 사이에 오믹 콘택층을 형성하고, 상기 게이트 절연막으로 덮힌 상기 게이트 패드의 일부를 노출하는 제 3 마스크 공정 단계와;
    상기 드레인 전극과 접촉하는 화소 전극과, 상기 게이트 패드와 접촉하는 게이트 패드 전극과, 상기 데이터 패드와 접촉하는 데이터 패드 전극을 형성하는 제 4 마스크 공정 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  2. 제 1 항에 있어서,
    상기 HSQ층을 형성하는 HSQ 물질은 (HSiO3/2)n(HSQ)의 분자구조로 이루어진 물질로서, 빛이 조사되는 부분이 크로스링크되는 네가티브 감광특성을 가지는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  3. 제 1 항에 있어서,
    상기 HSQ물질에 조사되는 빛은 i-line의 파장인 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  4. 제 1항 에 있어서,
    상기 제 3 마스크 공정 단계에서, 상기 게이트 배선의 일부 상부에 상기 화소 전극과 접촉하는 아일랜드 형상의 금속층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이기판 제조방법.
  5. 제 1항에 있어서,
    상기 제 2 마스크 공정 단계에서,
    상기 HSQ패턴을 표면으로부터 일부만 깍아, 상기 HSQ패턴의 주변으로 하부의 액티브층이 노출되도록 하는 애싱공정 단계를
    더욱 포함하는 액정표시장치용 어레이기판 제조방법.
  6. 제 1 항에 있어서,
    상기 제 3 마스크 공정 단계는
    상기 액티브층과 차단막이 구성된 기판의 전면에 불순물 비정질 실리콘층과, 도전성 금속층과, 상기 도전성 금속층의 상부에 감광층을 적층하는 단계와;
    상기 감광층의 이격된 상부에, 상기 게이트 전극에 대응하여 반투과부와 차단부가 위치하고, 상기 게이트 패드의 일부에 대응하여 투과부가 위치하고, 상기 게이트 배선과 교차하는 방향으로 막대 형상의 차단부가 위치하고, 상기 화소 영역에 대응하여 반투과부가 위치하도록 구성된 마스크를 위치시키고, 상기 마스크의 상부로 빛을 조사하여 상기 감광층을 노광하는 단계와;
    상기 노광된 감광층을 현상하여, 상기 게이트 패드의 일부에 대응한 부분이 완전히 제거되고, 그 외의 영역은 높이가 다르게 단차진 형상의 감광 패턴을 형성하는 단계와;
    상기 감광층이 제거되어 노출된 부분의 상기 도전성 금속층과 그 하부의 불순물 비정질 실리콘층과 게이트 절연막을 제거하여, 상기 게이트 패드의 일부를 노출하는 단계와;
    상기 감광패턴의 일부를 제거하는 애싱공정을 진행하여, 상기 마스크의 반투과부에 대응하여 낮은 높이로 패턴된 부분을 완전히 제거하여, 상기 마스크의 차단부에 대응한 부분의 감광패턴이 남도록 하는 단계와;
    상기 남겨진 감광패턴의 주변으로 노출된 도전성 금속층과 그 하부의 불순물 비정질 실리콘층을 제거하여, 상기 게이트 전극의 상부에 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 연결되고 일 끝단에 데이터 패드를 포함하며, 상기 게이트 배선과 교차하는 방향으로 연장된 데이터 배선과, 상기 소스 및 드레인 전극의 하부에 오믹 콘택층을 형성하는 단계
    를 포함하는 액정표시장치용 어레이기판 제조방법.
  7. 제 1 항에 있어서,
    상기 화소 전극과 게이트 패드 전극과 데이터 패드 전극은 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나로 형성된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
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