KR20070120771A - 액정표시장치 및 그 제조방법 - Google Patents

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KR20070120771A
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Abstract

본 발명에 따른 액정표시장치 및 그 제조 방법은 기판 상에 게이트 배선과, 게이트 전극과, 게이트 패드 전극을 형성하는 제 1 마스크 공정 단계와;
상기 게이트 전극이 형성된 기판 상에 투명한 도전성 금속층을 적층하는 단계와, 상기 투명한 도전성 금속층을 식각하여 화소 전극과 게이트 패드 단자전극을 형성하는 제 2 마스크 공정 단계와;
상기 게이트 전극 상에 게이트 절연막과, 순수 비정질 실리콘층과, 에치 스타퍼층과 감광층을 적층하는 단계와, 상기 감광층을 노광 및 현상하는 공정을 통해 에치 스타퍼층이 노출되는 단계와, 상기 스위칭 영역에 대응하여 에치 스타퍼층 만을 식각하여 순수 비정질 실리콘층 상에 에치 스타퍼를 형성하고, 화소 영역에 대응하여 화소 전극을 노출하는 제 3 마스크 공정 단계와;
상기 에치 스타퍼 상에 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 연속하여 적층하는 단계와, 상기 순수 및 불술물 비정질 실리콘층과 소스 및 드레인 금속층을 식각하여 소스 및 드레인 전극과, 데이터 배선과, 데이터 패드 전극을 형성하는 제 4 마스크 공정 단계를 포함하는 것을 특징으로 한다.

Description

액정표시장치 및 그 제조방법{Liquid Crystal Display Device and the method of fabricating thereof}
도 1은 종래의 액정표시장치의 단위 화소를 나타낸 확대 평면도.
도 2a 내지 도 2g는 도 1의 Ⅱ-Ⅱ 선을 따라 절단한 공정 단면도.
도 3은 본 발명에 따른 액정표시장치의 단위 화소를 나타낸 확대 평면도.
도 4a 내지 도 4h는 도 3의 Ⅳ-Ⅳ 선을 따라 절단한 공정 단면도.
도 5a 내지 도 5h는 도 3의 Ⅴ-Ⅴ 선을 따라 절단한 공정 단면도.
도 6a 내지 도 6h는 도 3의 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도.
도 7a 내지 도 7c는 도 3의 Ⅳ-Ⅳ 선을 따라 절단한 공정 단면도.
도 8a 내지 도 8c는 도 3의 Ⅴ-Ⅴ 선을 따라 절단한 공정 단면도.
도 9a 내지 도 9c는 도 3의 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명*
100 : 기판 114 : 소스 전극
115 : 게이트 배선 116 : 드레인 전극
118 : 게이트 전극 125 : 순수 비정질 실리콘층
127 : 불순물 비정질 실리콘층 135: 게이트 절연막
147 : 에치 스타퍼(etch stopper) 150 : 화소 전극
160 : 아일랜드 형상의 금속층 Cst(storage capacitor) : 보조용량부
본 발명은 액정표시장치에 관한 것으로, 특히 화소 전극을 바텀(bottom) 구조로 형성함으로써, 그에 따른 보호막을 형성하는 공정을 진행하지 않으면서 마스크 수를 감소시킬 수 있는 것에 관한 것이다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 지니고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
또한, 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 두 기판 사이에 충진된 액정으로 이루어지며, 이러한 액정표시장치는 공통 전극과 화소 전극 간에 상하로 걸리는 수직전기장에 의해 구동시키는 방식이며 투과율과 개구율 등의 특성이 우수하다.
이하, 첨부한 도면을 참조하여 종래의 액정표시장치 및 그 제조방법에 관해 설명한다.
도 1은 종래의 액정표시장치의 한 화소를 확대한 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 구성한 다수의 게이트 배선(15)과, 상기 게이트 배선(15)과 교차하여 화소 영역(P)을 정의하는 다수의 데이터 배선(20)이 구성된다.
상기 게이트 배선(15)과 데이터 배선(20)의 교차 지점에 상기 게이트 배선(15)에서 연장하여 구성한 게이트 전극(18)과, 상기 게이트 전극(18) 상의 순수 비정질 실리콘층(25)과, 상기 순수 비정질 실리콘층(25) 상에 상기 게이트 전극(18)에 대응하여 구성한 에치 스타퍼(40)와, 상기 에치 스타퍼(40) 상부에서 좌우 끝단의 일부와 중첩하여 구성한 불순물 비정질 실리콘층(미도시)과, 상기 불순물 비정질 실리콘층 상의 소스 전극(14)과, 상기 소스 전극(14)과 이격한 드레인 전극(16)을 포함하여 박막트랜지스터(T)가 구성된다.
상기 드레인 전극(16)의 일부와 연결되며, 상기 게이트 배선(15), 데이터 배선(20) 그리고 박막트랜지스터(T)와 일정 간격 이격하여 플랫(flat) 형상의 화소 전극(50)이 구성된다.
도 2a 내지 도 2g는 도 1의 Ⅱ-Ⅱ 선을 따라 절단한 공정 단면도이다.
도 2a는 제 1 마스크 공정을 나타낸 공정 단면도이다.
도시한 바와 같이, 유리 기판(10) 상에 스위칭 영역(S)과 상기 스위칭 영역(S)을 포함하는 화소 영역(P)을 정의하는 단계를 진행한다.
상기 기판(10) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착한 후, 제 1 마스크로 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(18)과, 상기 게이트 전극(18)과 연결하여 일 방향으로 게이트 배선(도1의 15)이 형성된다.
도 2b와 도 2c는 제 2 마스크 공정을 나타낸 공정 단면도이다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(18)과 게이트 배선(도1의 15)이 형성된 기판(10) 상에 게이트 절연막(30)과, 순수 비정질 실리콘층(25)과, 에치 스타퍼층(etch stopper layer,38)을 연속하여 적층한다.
이때, 상기 에치 스타퍼층(38)은 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나로 형성되며, 상기 에치 스타퍼층(38)은 사진식각(photolithography) 공정 중 상기 순수 비정질 실리콘층(25)에 불순물이 침투하여 오염되는 것을 방지하기 위한 목적으로 형성하게 된다.
이어, 도 2c에 도시한 바와 같이, 제 2 마스크로 패턴하여, 스위칭 영역(S)에서 상기 게이트 전극(18)에 대응하여 에치 스타퍼(40)가 형성된다.
이때, 상기 에치 스타퍼층(38)만을 식각하는 공정을 진행하기 때문에 상기 에치 스타퍼층(38) 하부의 순수 비정질 실리콘층(25)은 그대로 존재하게 된다.
도 2d와 도 2e는 제 3 마스크 공정을 나타낸 공정 단면도이다.
도 2d에 도시한 바와 같이, 상기 에치 스타퍼(40)가 형성된 기판(10) 상에 불순물 비정질 실리콘층(27)과 소스 및 드레인 금속층(45)과 감광층(65)을 연속하여 적층한 후, 하프톤 마스크(M)를 사용한 제 3 마스크를 상기 감광층(65) 상부로 위치시킨다.
이때, 상기 하프톤 마스크(M)는 투과부(T1), 반투과부(T2) 및 차단부(T3)로 구성한 마스크로, 상기 감광층(65)이 포지티브(positive) 특성을 갖는다고 가정할 때, 상기 마스크(M)의 상부에서 빛을 조사하여 하부의 감광층(65)을 노광 및 현상하게 되면, 상기 마스크(M)의 차단부(T3)에 대응하는 부분의 감광층(65)은 그대로 존재하며, 반투과부(T2)에 대응하는 부분의 감광층(65)은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되고, 투과부(T1)에 대응하는 부분의 감광층(65)은 완전히 제거된다.
따라서, 상기 스위칭 영역(S)에는 반투과부(T2)와 차단부(T3)가 위치하는데, 이때 상기 반투과부(T2)의 양측에 차단부(T3)가 위치하도록 하고, 그 외의 영역은 투과부(T1)를 위치시킨다.
이어, 도 2e에 도시한 바와 같이, 상기 하프톤 마스크(M)를 이용한 제 3 마스크로 패턴하여, 상기 게이트 전극(18) 상의 순수 비정질 실리콘층(25)과, 상기 순수 비정질 실리콘층(25) 상의 에치 스타퍼(40)와, 상기 에치 스타퍼(40) 상부에서 좌우 끝단의 일부와 중첩하여 구성한 불순물 비정질 실리콘층(27)과, 상기 불순물 비정질 실리콘층(27) 상의 소스 전극(14)과, 상기 소스 전극(14)과 이격하여 구성한 드레인 전극(16)으로 이루어진 박막트랜지스터(T)가 형성된다.
이때, 상기 소스 및 드레인 전극(14, 16) 하부에 위치한 순수 비정질 실리콘 층(25)이 상기 소스 및 드레인 전극(14,1 6) 외부로 돌출되어 구성된다.
도 2f는 제 4 마스크 공정을 나타내기 위한 단면도이다.
도시한 바와 같이, 상기 박막트랜지스터(T)가 형성된 기판(10) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중 선택된 하나를 도포하여 보호막(55)을 형성하고, 상기 드레인 전극(16)의 일부를 노출시키기 위한 드레인 콘택홀(CH1)을 형성한다.
도 2g는 제 5 마스크 공정을 나타내기 위한 단면도이다.
도시한 바와 같이, 상기 보호막(55) 상에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속 그룹 중 선택된 하나를 증착하고, 제 5 마스크로 패턴하여, 상기 드레인 전극(16)의 일부와 연결하여 플랫 형상의 화소 전극(50)이 형성된다.
전술한 공정을 통해 종래의 액정표시장치는 5 마스크 공정으로 제작될 수 있다.
그러나, 종래의 5 마스크 공정은 마스크 수의 증가를 가져왔으며, 상기 마스크 수의 증가는 장비 초기 투자비와 제조원가를 상승시키는 문제점이 발생한다.
따라서, 본 발명은 전술한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명에 따른 액정표시장치 및 그 제조방법은 화소 전극을 바텀(bottom) 구 조로 설계함으로써 4 마스크로 제작하는 것이 가능하며, 그에 따른 공정비용을 감소시키는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
본 발명에 따른 액정표시장치는 화소 전극을 바텀(bottom) 구조로 설계함으로써 보호막을 형성하는 공정을 따로 진행하지 않으면서 4 마스크 공정으로 제작하는 것이 가능한 것을 특징으로 한다.
--- 제 1 실시예 ---
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치의 한 화소를 확대한 평면도이다.
도시한 바와 같이, 기판(100) 상에 일 방향으로 구성한 다수의 게이트 배선(115)과, 상기 게이트 배선(115)의 일 끝단에 구성한 게이트 패드 전극(130)과, 상기 게이트 배선(115)과 교차하여 화소 영역(P)을 정의하는 다수의 데이터 배선(120)과, 상기 데이터 배선(120)의 일 끝단에 데이터 패드 전극(140)을 구성한다.
상기 게이트 배선(115)과 데이터 배선(120)의 교차 지점에 상기 게이트 배선(115)에서 연장한 게이트 전극(118)과, 상기 게이트 전극(118) 상의 순수 비정질 실리콘층(125)과, 상기 순수 비정질 실리콘층(125) 상에 상기 게이트 전극(118)에 대응하여 구성한 에치 스타퍼(147)와, 상기 에치 스타퍼(147) 상부에서 좌우 끝단 과 중첩하여 구성한 불순물 비정질 실리콘층(미도시)과, 상기 불순물 비정질 실리콘층 상의 소스 전극(114)과, 상기 소스 전극(114)과 이격한 드레인 전극(116)을 포함하여 박막트랜지스터(T)가 구성된다.
상기 드레인 전극(116)의 일부와 직접 연결되며, 상기 게이트 배선(115), 데이터 배선(120) 그리고 박막트랜지스터(T)와 일정 간격 이격하여 플랫(flat) 형상의 화소 전극(150)이 구성된다.
상기 화소 영역(P) 상부에 위치한 화소 전극(150)은 아일랜드 형상의 금속층(160)과 연결되며, 상기 아일랜드 형상의 금속층(160)과 그 하부의 게이트 배선(115)의 일부와 중첩하여 보조용량부(storage capacitor: Cst)를 구성한다.
전술한 구조에서 특징적인 것은 화소 전극을 바텀(bottom) 구조로 설계함으로써 4 마스크로 제작하는 것이 가능하며, 보호막을 형성하는 공정을 진행하지 않고, 셀 공정을 통해 형성되는 배향막이 보호막의 역할을 대신함으로써 그에 따른 공정비용의 감소를 가져오는 것을 특징으로 한다.
이하, 공정도면을 참조하여, 본 발명에 따른 액정표시장치의 제조방법을 상세히 설명한다.
도 4a 내지 도 4h는 도 3의 Ⅳ-Ⅳ 선을 따라 절단한 공정 단면도이고, 도 5a 내지 도 5h는 도 3의 Ⅴ-Ⅴ 선을 따라 절단한 공정 단면도이며, 도 6a 내지 도 6h는 도 3의 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도이다.
도 4a 내지 도 6a는 제 1 마스크 공정을 나타낸 공정단면도이다.
도시한 바와 같이, 유리 기판(100) 상에 스위칭 영역(S), 화소 영역(P), 스 토리지 영역(SA), 게이트 영역(G)과 데이터 영역(D)을 정의하는 단계를 진행한다.
이때, 상기 스토리지 영역(SA)을 게이트 영역(G)의 일부에 정의한다.
상기 기판(100) 상에 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착한다.
이어, 제 1 마스크로 패턴하여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(118)을 형성하고, 게이트 영역(G)에 대응하여 게이트 배선(115)과 게이트 패드 전극(130)을 형성한다.
도 4b 내지 도 6b는 제 2 마스크 공정을 나타낸 공정단면도이다.
도시한 바와 같이, 상기 게이트 전극(118)과 게이트 배선(115)과 게이트 패드 전극(130)을 형성한 기판(100) 상에 인듐-틴-옥사이드(ITO) 혹은 인듐-징크-옥사이드(IZO) 중 어느 하나를 선택하여 증착한 후, 제 2 마스크로 패턴하여, 상기 화소 영역(P)에 대응하여 플랫(flat) 형상의 화소 전극(150)과, 상기 게이트 영역(G)에 게이트 패드 전극(130)의 전부분을 덮는 게이트 패드 단자전극(132)을 형성한다.
도 4c 내지 도 4f와, 도 5c 내지 도 5f와, 도 6c 내지 도 6f는 제 3 마스크 공정을 나타낸 공정단면도이다.
도 4c 내지 도 6c에 도시한 바와 같이, 상기 화소 전극(150)과 게이트 패드 단자전극(132)을 형성한 기판(100) 상에 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포 함하는 무기절연물질 그룹 중 선택된 하나로 게이트 절연막(135)을 형성한다.
이어, 상기 게이트 절연막(135) 상에 순수 비정질 실리콘층(125)과 에치 스타퍼층(etch stopper layer ,145)을 차례로 적층한다.
이때, 전술한 바와 같이, 상기 에치 스타퍼층(145)은 상기 게이트 절연막(135)과 같은 물질인 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중에서 선택하게 된다.
다음으로, 상기 게이트 절연막(135)과, 순수 비정질 실리콘층(125)과 에치 스타퍼층(145)을 적층한 기판(100) 상에 제 1 감광층(170)을 도포한 후, 하프톤 마스크(M)를 이용한 제 3 마스크를 상기 제 1 감광층(170) 상부에 위치시킨다.
이때, 상기 하프톤 마스크(M)는 투과부(T1), 반투과부(T2)와 차단부(T3)로 구성한 마스크로, 상기 마스크(M)의 상부에서 빛을 조사하여 하부의 제 1 감광층(170)을 노광 및 현상하게 되면, 상기 마스크(M)의 차단부(T3)에 대응하는 부분의 제 1 감광층(170)은 그대로 존재하며, 반투과부(T2)에 대응하는 부분의 제 1 감광층(170)은 표면으로부터 일부가 제거되어 높이가 낮아진 상태가 되고, 투과부(T1)에 대응하는 부분의 제 1 감광층(170)은 완전히 제거된다.
이때, 상기 스위칭 영역(S)에 대응하여 차단부(T3)와 반투과부(T2)를 구성하며, 이때 상기 반투과부(T2) 사이로 차단부(T3)를 위치시키고, 상기 화소 영역(P)과 게이트 영역(G)의 일부에 대응하여 투과부(T1)를 위치시키고, 그 외의 영역은 반투과부(T2)를 위치시킨다.
이어, 도 4d 내지 도 6d에 도시한 바와 같이, 상기 하프톤 마스크(M)와 이격한 상부에서 빛을 조사하여 하부의 제 1 감광층(170)을 노광 및 현상하게 되면, 상기 차단부(T3)에 대응한 제 1 감광층(170)은 원래 높이 그대로 남게 되고, 상기 반투과부(T2)에 대응한 제 1 감광층(170)은 높이가 낮아지게 되며, 상기 투과부(T1)에 대응한 제 1 감광층(170)은 완전히 제거된다.
이때, 상기 차단부(T3)와 반투과부(T2)에 대응하여 남겨진 제 1 감광층(170)을 식각 마스크로 이용하여 노출된 에치 스타퍼층(145)과 순수 비정질 실리콘층(125)과 게이트 절연막(135)을 차례로 식각한다.
따라서, 상기 투과부(T1)를 구성한 영역에 대응한 화소 전극(150)과 게이트 패드 단자전극(132)의 일부가 노출된다.
이어, 도 4e 내지 도 6e에 도시한 바와 같이, 상기 남겨진 제 1 감광층(170)을 애슁하는 공정을 진행하면, 상기 반투과부(T2)에 대응하여 높이가 낮아진 제 1 감광층(170)이 제거되며, 상기 차단부(T3)에 대응하여 원래의 높이로 남겨진 제 1 감광층(170)의 높이가 낮아진 상태가 된다.
이때, 전술한 공정과는 달리 상기 차단부(T3)에 대응하여 남겨진 제 1 감광층(170)을 식각 마스크로 이용하여 노출된 에치 스타퍼층(145) 만을 식각하게 된다.
이어, 도 4f 내지 도 6f에 도시한 바와 같이, 상기 차단부(T3)에 대응하여 남겨진 제 1 감광층(170)을 스트립 공정으로 제거하면, 상기 스위칭 영역(S)에 대응하여 에치 스타퍼(147)가 형성된다.
도 4g 내지 도 6g와, 도 4f 내지 도 6f는 제 4 마스크 공정을 나타낸 공정단면도이다.
도 4g 내지 도 6g에 도시한 바와 같이, 상기 에치 스타퍼(147) 상에 불순물 비정질 실리콘층(127)과 소스 및 드레인 금속층(165)과 제 2 감광층(175)을 연속하여 적층한 후, 상기 제 2 감광층(175) 상부로 제 4 마스크(M)를 위치시킨다.
이어, 도 4h 내지 도 6h에 도시한 바와 같이, 상기 제 4 마스크(M) 상부에서 노광 및 현상 공정을 진행한다.
이때, 상기 제 4 마스크(M)는 투과부(T1)와 차단부(T3)로 구성한 마스크로, 전술한 공정을 진행하면, 상기 투과부(T1)에 대응한 제 2 감광층(175)이 제거되고, 차단부(T3)에 대응한 제 3 감광층(175)은 높이가 그대로 존재하게 된다.
이어, 상기 차단부(T3)에 대응하여 남겨진 제 2 감광층(175)을 식각 마스크로 이용하여 식각 공정을 진행하면, 상기 투과부(T1)에 대응한 소스 및 드레인 금속층(165)과, 순수 및 불순물 비정질 실리콘층(125, 127)이 제거된다.
이때, 상기 투과부(T1) 영역 중 스위칭 영역(S)에 대응하여 에치 스타퍼(147) 상부의 불순물 비정질 실리콘층(127)과 소스 및 드레인 금속층(165)이 제거되고, 화소 영역(P)에 대응하여 불술물 비정질 실리콘층(127)과 소스 및 드레인 금속층(116)이 제거되며, 그 외의 투과부(T1) 영역은 소스 및 드레인 금속층(165)과 순수 및 불순물 비정질 실리콘층(125, 127)이 모두 제거된다.
이후, 상기 남겨진 제 2 감광층(175)을 애슁하는 공정을 진행하면, 상기 차단부(T3)에 대응한 제 2 감광층(175)은 높이가 낮아지고, 이어 남겨진 제 2 감광 층(165)을 스트립 공정으로 제거하게 된다.
전술한 공정을 통해, 상기 스위칭 영역(S)에 대응하여 게이트 전극(118)과, 상기 게이트 전극(118) 상의 순수 비정질 실리콘층(125)과, 상기 순수 비정질 실리콘층(125) 상의 에치 스타퍼(147)와, 상기 에치 스타퍼(147) 상부에서 좌우 끝단과 중첩하여 구성한 불순물 비정질 실리콘층(127)과, 상기 불순물 비정질 실리콘층(127) 상의 소스 전극(114)과, 상기 소스 전극(114)과 이격한 드레인 전극(116)을 포함하여 박막트랜지스터(T)가 형성된다.
또한, 상기 소스 전극(114)과 연결하며, 상기 게이트 배선(118)과는 교차하여 일 방향으로 데이터 배선(도3의 120)이 형성되고, 상기 데이터 영역(D)에 대응하여 데이터 패드 전극(140)이 형성되고, 스토리지 영역(SA)에 대응하여 상기 게이트 배선(115) 상부에 아일랜드 형상의 금속층(160)이 형성된다.
이때, 상기 아일랜드 형상의 금속층(160)의 일부는 상기 화소 전극(150)과 직접 연결하여 형성한다.
따라서, 상기 화소 전극(150)은 아일랜드 형상의 금속층(160)과 접촉하는 부분을 제외한 영역은 노출된 상태이다.
또한, 상기 데이터 배선(도3의 120), 아일랜드 형상의 금속층(160)과 데이터 패드 전극(140)은 순수 및 불순물 비정질 실리콘층(125, 127)과 소스 및 드레인 금속층(165)을 적층한 삼중층 구조로 형성된다.
이때, 상기 게이트 배선(115)의 일부를 제 1 스토리지 전극으로 하고, 상기 아일랜드 형상의 금속층(160)을 제 2 스토리지 전극으로 한 보조용량부(storage capacitor :Cst)를 형성할 수 있다.
--- 제 2 실시예 ---
본 발명에 따른 액정표시장치의 제 2 실시예는 제 1 실시예에서 게이트 전극과 화소 전극을 형성하기 위해 필요했던 2개의 마스크 공정을 1개의 마스크 공정만으로 형성하는 것이 가능한 것을 특징으로 한다.
도 7a 내지 도 7c는 도 3의 Ⅳ-Ⅳ선을 따라 전달한 공정 단면도이고, 도 8a 내지 도 8c는 도 3의 Ⅴ-Ⅴ선을 따라 절단한 공정 단면도이며, 도 9a 내지 도 9c는 도 3의 Ⅵ-Ⅵ 선을 따라 절단한 공정 단면도이다.
여기서, 동일한 명칭에 대해서는 제 1 실시예의 도면 부호에 100을 더하여 제 2 실시예의 도면 부호를 나타냈다.
도 7a 내지 도 9a에 도시한 바와 같이, 기판(200) 상에 인듐-틴-옥사이드(ITO) 혹은 인듐-징크-옥사이드(IZO) 중 선택된 어느 하나로 투명한 도전성 금속층(210)을 증착하고, 연속하여 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 등과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질로 게이트 금속층(212)을 증착하고, 상기 게이트 금속층(212) 상에 제 3 감광층(280)을 적층한다.
이어, 전술한 투과부(T1), 반투과부(T2) 및 차단부(T3)로 구성한 마스크(미도시)를 상기 제 3 감광층(280) 상부에 위치시킨다.
이때, 상기 스위칭 영역(S)의 일부와, 게이트 영역(G)과 스토리지 영역(SA)에 대응하여 차단부(T3)를 위치시키고, 상기 화소 영역(P)에 대응하여 반투과 부(T2)를 위치시키며, 그 외의 영역은 투과부(T1)를 위치시킨다.
이어, 도 7b 내지 도 9b에 도시한 바와 같이, 상기 마스크(M) 상부에서 노광 및 현상 공정을 진행하면, 상기 투과부(T1)에 대응한 제 3 감광층(280)이 제거되고, 반투과부(T2)의 제 3 감광층(280)은 높이가 낮아진 상태가 되며, 차단부(T3)에 대응한 제 3 감광층(280)은 그대로 존재하게 된다.
이어, 상기 투과부(T1)에 대응하여 노출된 게이트 금속층(212)과 투명한 도전성 금속층(210)을 식각하는 공정을 진행한다.
이어, 상기 높이가 낮아진 제 3 감광층(280)을 애슁하는 공정을 진행하면, 상기 차단부(T3)에 대응한 제 3 감광층(280)은 높이가 낮아진 상태가 되고, 반투과부(T2)의 제 3 감광층(280)이 제거된다.
이어, 상기 반투과부(T2)에 대응하여 노출된 투명한 금속층 및 게이트 금속층(210, 212) 중 게이트 금속층(212) 만을 식각하는 공정을 진행한다.
도 7c 내지 도 9c에 도시한 바와 같이, 상기 차단부(T3)에 대응하여 남겨진 제 3 감광층(280)을 스트립 공정으로 제거하게 되면, 스위칭 영역(S), 스토리지 영역(SA)과 게이트 영역(G) 각각에 대응하여 이중층으로 구성한 게이트 전극(218), 게이트 배선(215)과 게이트 패드 전극(230)을 형성하고, 화소 영역(P)에 대응하여 투명한 도전성 금속으로 이루어진 단일층의 화소 전극(250)을 형성한다.
따라서, 상기 게이트 전극(218)과 화소 전극(250)을 1 개의 마스크 공정으로 형성하는 것이 가능하다.
이후 공정은 전술한 제 1 실시예와 같은 방식으로 진행되는 바, 중복 설명을 피하기 위해 생략하도록 한다.
따라서, 본 발명의 제 2 실시예에서는 상기 게이트 전극과 화소 전극을 1개의 마스크 공정으로 형성하게 됨으로써 본 발명에 따른 액정표시장치를 3 마스크 공정으로 제작하는 것이 가능하게 된다.
전술한 바와 같이, 종래의 액정표시장치에서는 화소 전극을 탑 구조로 형성하는 과정에서 드레인 전극의 일부를 노출하는 보호막을 형성하기 위한 식각 마스크 공정을 필요로 하였으나, 본 발명에서는 상기 화소 전극을 바텀 구조로 형성함으로써, 3 또는 4 마스크 공정으로 제작하는 것이 가능하게 된다.
또한, 도면으로 제시하지는 않았지만, 3 또는 4 마스크 공정으로 제작된 어레이기판 상에 셀 공정을 통해 배향막을 형성하게 되며, 이때 상기 배향막이 보호막 역할을 대신함으로써, 보호막을 형성하는 공정을 별도로 진행하지 않아도 된다.
따라서, 본 발명에 따른 액정표시장치는 보호막을 형성하는 공정을 진행하지 않으면서 3 또는 4 마스크 공정으로 제작하는 것이 가능하다.
전술한 바와 같이, 본 발명에 따른 액정표시장치는 화소 전극을 바텀 구조(bottom structure)로 설계함으로써, 그에 따른 보호막을 형성하는 공정을 진행하지 않으면서 3 또는 4 마스크 공정으로 제작함으로써 공정비용의 감소를 가져오는 효과가 있다.

Claims (9)

  1. 기판을 준비하는 단계와,
    상기 기판 상에 스위칭 영역, 화소 영역, 스토리지 영역, 게이트 영역과 데이터 영역을 정의하는 단계와;
    상기 기판 상에 게이트 배선과, 게이트 전극과, 게이트 패드 전극을 형성하는 제 1 마스크 공정 단계와;
    상기 게이트 전극이 형성된 기판 상에 투명한 도전성 금속층을 적층하는 단계와;
    상기 투명한 도전성 금속층을 제 2 마스크로 식각하여 화소 전극과 상기 게이트 패드 전극을 덮는 게이트 패드 단자전극을 형성하는 제 2 마스크 공정 단계와;
    상기 게이트 전극 상에 게이트 절연막과, 순수 비정질 실리콘층과, 에치 스타퍼층과 감광층을 적층하는 단계와;
    상기 감광층을 노광 및 현상하는 공정을 통해 에치 스타퍼층을 노출하는 단계와;
    상기 노출된 에치 스타퍼층 만을 식각하여 스위칭 영역에 대응하여 순수 비정질 실리콘층 상에 에치 스타퍼를 형성하고, 화소 영역에 대응하여 화소 전극을 노출하는 제 3 마스크 공정 단계와;
    상기 에치 스타퍼 상에 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 연속하여 적층하는 단계와;
    상기 소스 및 드레인 금속층을 식각하여 소스 및 드레인 전극과, 데이터 배선과 데이터 패드 전극을 형성하는 제 4 마스크 공정 단계;
    를 포함하는 액정표시장치 및 그 제조방법.
  2. 제 1 항에 있어서,
    상기 에치 스타퍼는 산화실리콘(SiO2)과 질화실리콘(SiNx)을 포함하는 무기절연물질 그룹 중에서 선택된 하나로 형성하는 액정표시장치 제조방법.
  3. 제 1 항에 있어서,
    상기 제 3 마스크 공정 단계는
    상기 게이트 전극 상에 게이트 절연막과, 순수 비정질 실리콘층과, 에치 스타퍼층과 감광층을 적층하는 단계와;
    상기 감광층 상부에 차단부, 반투과부 및 투과부로 구성한 마스크를 위치시키는 단계와;
    상기 스위칭 영역에 대응하여 차단부와 상기 차단부의 양측에 반투과부를 위치시키고, 상기 화소 영역과 게이트 영역의 일부에 대응하여 투과부를 위치시키고, 그 외의 영역은 반투과부를 위치시키는 단계와;
    상기 마스크 상부에서 노광 및 현상 공정을 진행하는 단계와;
    상기 공정을 통해, 투과부에 대응한 감광층이 제거되고, 반투과부의 감광층은 높이가 낮아진 상태가 되며, 차단부에 대응한 감광층은 그대로 존재하는 단계와;
    상기 남겨진 감광층을 애슁하는 공정을 통해, 반투과부에 대응한 감광층이 제거되고, 차단부에 대응한 감광층의 높이가 낮아진 상태가 되는 단계와;
    상기 높이가 낮아진 감광층을 식각 마스크로 이용하여 노출된 에치 스타퍼층 만을 식각하는 공정 단계와;
    상기 남겨진 감광층을 스트립 공정으로 제거하는 단계를 통해 스위칭 영역에 대응하여 에치 스타퍼를 형성하는 단계;
    를 포함하는 액정표시장치 제조방법.
  4. 제 3 항에 있어서,
    상기 에치 스타퍼층 만을 식각하는 공정을 통해 상기 에치 스타퍼 하부의 상기 순수 비정질 실리콘층은 그대로 존재하는 액정표시장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 4 마스크 공정 단계는
    상기 에치 스타퍼 상에 불순물 비정질 실리콘층과 소스 및 드레인 금속층과 감광층을 연속하여 적층하는 단계와;
    상기 감광층 상부에서 스위칭 영역에 대응하여 투과부와 상기 투과부의 양측에 차단부를 위치시키고, 스토리지 영역과 데이터 영역에 대응하여 차단부를 위치시키며, 그 외의 영역은 투과부를 위치시키는 단계와;
    상기 마스크 상부에서 노광 및 현상 공정을 진행하는 단계와;
    상기 공정을 통해, 투과부에 대응한 감광층이 제거되고, 차단부에 대응한 감광층은 그대로 존재하는 단계와;
    상기 남겨진 감광층을 식각 마스크로 이용하여 노출된 소스 및 드레인 금속층과 순수 및 불순물 비정질 실리콘층을 식각하는 단계와;
    상기 남겨진 감광층을 애슁하는 공정 후, 스트립 공정으로 제거하여, 소스 및 드레인 전극과, 아일랜드 형상의 금속층과, 데이터 배선과 데이터 패드 전극을 형성하는 단계와;
    상기 소스 및 드레인 전극 상에 배향막을 형성하는 단계;
    를 포함하는 액정표시장치 제조방법.
  6. 제 1 항 또는 5 항에 있어서,
    상기 게이트 배선의 일부를 제 1 스토리지 전극으로 하고, 아일랜드 형상의 금속층을 제 2 스토리지 전극으로 하여 보조용량부(storage capacitor:Cst)를 형성하는 액정표시장치 제조방법.
  7. 제 5 항에 있어서,
    상기 배향막은 소스 및 드레인 전극을 보호하는 보호막 역할을 병행하는 액정표시장치 제조방법.
  8. 기판을 준비하는 단계와;
    상기 기판 상에 스위칭 영역, 화소 영역, 스토리지 영역, 게이트 영역과 데이터 영역을 정의하는 단계와;
    상기 기판 상에 투명한 도전성 금속층과 게이트 금속층과 감광층을 연속하여 적층하는 단계와;
    상기 감광층 상부에서 스위칭 영역, 게이트 영역과 스토리지 영역에 대응하여 차단부를 위치시키고, 화소 영역에 대응하여 반투과부를 위치시키고, 그 외의 영역은 투과부를 위치시키는 단계와;
    상기 마스크 상부에서 노광 및 현상 공정을 진행하는 단계와;
    상기 공정을 통해, 투과부에 대응한 감광층이 제거되고, 반투과부의 감광층은 높이가 낮아진 상태가 되며, 차단부에 대응한 감광층은 그대로 존재하는 단계 와;
    상기 투과부에 대응하여 노출된 금속층을 식각하는 단계와;
    상기 높이가 낮아진 감광층을 애슁하는 공정을 통해 반투과부의 감광층이 제거되는 단계와;
    상기 반투과부에 대응하여 노출된 금속층 중 게이트 금속층 만을 식각하는 단계를 통해, 게이트 전극, 게이트 배선, 게이트 패드 전극과 화소 전극을 형성하는 단계;
    를 포함하는 액정표시장치 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 전극과, 게이트 배선과, 게이트 패드 전극은 투명한 도전성 금속층과 불투명한 금속층을 적층한 이중층으로 형성하고, 상기 화소 전극은 투명한 도전성 금속으로 이루어진 단일층으로 형성한 액정표시장치 제조방법.
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