CN1333432C - 薄膜晶体管阵列基板的制造方法 - Google Patents

Abstract

一种薄膜晶体管阵列基板的制造方法，首先在一基板上形成一栅极以及与栅极电性连接的一扫描配线，接着在基板上形成一栅极绝缘层。之后在栅极上方的栅极绝缘层上形成一通道层。随后在基板的上方形成一透明导电层以及一金属层，之后图案化金属层与透明导电层，以定义出一源极/漏极、一数据配线以及一像素区域，其中该扫描配线与该数据配线电性连接，然后在基板的上方形成一保护层，暴露出像素区域中的金属层，之后再以保护层为掩膜，移除像素区域中的金属层，而形成一像素电极，由于本发明只需使用四道光掩膜，因此可以降低制造成本。

Description

薄膜晶体管阵列基板的制造方法

技术领域

本发明是有关于一种薄膜晶体管阵列(Thin Film Transistor Array)基板的制造方法，且特别是有关于一种可以减少光掩膜数的薄膜晶体管阵列基板的制造方法。

背景技术

薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个以阵列排列的薄膜晶体管以及与每一薄膜晶体管对应配置的一像素电极(PixelElectrode)而构成数个像素结构。而上述的薄膜晶体管是包括栅极、通道层、漏极与源极，其是用来作为液晶显示单元的开关元件。

公知薄膜晶体管制造工艺中，较常见的是五道光掩膜制造工艺。其中，第一道光掩膜制造工艺是用来定义第一金属层，以形成扫描配线以及薄膜晶体管的栅极等构件。第二道光掩膜制造工艺是定义出薄膜晶体管的通道层以及欧姆接触层。第三道光掩膜制造工艺是用来定义第二金属层，以形成数据配线以及薄膜晶体管的源极/漏极等构件。第四道光掩膜制造工艺是用来将保护层图案化。而第五道光掩膜制造工艺是用来将透明导电层图案化，而形成像素电极。

然而，随着薄膜晶体管液晶显示器朝大尺寸制作的发展趋势，而将会面临许多的问题与挑战，例如良好率降低以及生产能力下降等等。因此若是能减少薄膜晶体管制造工艺的光掩膜数，即降低薄膜晶体管元件制作的曝光工程次数，就可以减少制造时间，增加产能，进而降低制造成本。

在美国专利第5,407,845号专利中揭露有一种四道光掩膜的薄膜晶体管制造工艺，其中，第一道光掩膜制造工艺是用来定义第一金属层，以形成扫描配线以及薄膜晶体管的栅极等构件。第二道光掩膜制造工艺是用来定义主动层(通道层)以及形成在主动层上的通道保护层，之后利用非等向蚀刻制造工艺移除通道保护层侧壁的部分厚度，然后再利用此通道保护层作为植入掩膜，以便主动层的侧边处掺杂离子。第三道光掩膜制造工艺是用来图案化第二金属层以及氧化铟锡层，以定义出数据配线、源极/漏极以及像素电极等构件。第四道光掩膜是用来图案化保护层，后续，再利用保护层为掩膜便以将像素电极的第二金属层移除，暴露出像素电极处的氧化铟锡层。

发明内容

因此，本发明的目的就是提供一种薄膜晶体管阵列基板的制造方法，以降低薄膜晶体管制造工艺的光掩膜使用数，进而降低制作成本。

本发明的另一目的就是提供一种薄膜晶体管阵列基板的制造方法，以提供一种有别于公知四道光掩膜的薄膜晶体管制造工艺。

本发明提出一种薄膜晶体管阵列基板的制造方法，此方法是首先进行第一道光掩模制造工艺：在基板上形成栅极、与栅极电性连接的扫描配线以及与扫描配线平行的共用线，并且同时在基板的一边缘处形成第一端子部，其中扫描配线末端是与第一端子部电性连接，共用线是用来作为像素储存电容器的下电极。接着，在基板上形成一栅极绝缘层，覆盖栅极、扫描配线、共用线以及第一端子部。之后，进行第二道光掩模制造工艺：在栅极上方的栅极绝缘层上形成一通道层以及一欧姆接触层。然后，在基板的上方形成一透明导电层，并且在透明导电层上形成一金属层。随后，进行第三道光掩模制造工艺：图案化金属层与透明导电层，以定义出源极/漏极、数据配线、像素区域以及第二端子部，其中数据配线是与源极电性连接，且其末端又与第二端子部电性连接，而栅极、通道层与源极/漏极是构成一薄膜晶体管。之后，进行第四道光掩模制造工艺：在基板的上方形成一保护层，暴露出像素区域与第二端子部以及第一端子部上方的栅极绝缘层。接着，以保护层为掩膜，移除像素区域与第二端子部的金属层以及第一端子部上方的栅极绝缘层，暴露出像素区域与第二端子部的透明导电层以及第一端子部，而像素区域中所暴露出的透明导电层即为像素电极。另外，形成于共用线上方的像素电极即作为像素储存电容器的导电极。

在上述薄膜晶体管阵列基板的制造方法中，在栅极、扫描配线、共用线以及第一端子部的表面上可以选择性的形成一透明导电层，其目的是用来保护第一端子部的表面不会受到后续蚀刻制造工艺的损坏。倘若选择不形成此透明导电层，则栅极、扫描配线、共用线以及第一端子部需使用不被蚀刻的金属材质。

本发明又提出一种薄膜晶体管阵列基板的制造方法，此方法是首先在基板上形成栅极、与栅极电性连接的扫描配线以及与扫描配线平行的共用线，并且同时在基板的一边缘处形成第一端子部，其中扫描配线末端是与第一端子部电性连接，而共用线是用来作为像素储存电容器的下电极。接着，在基板上形成一栅极绝缘层，覆盖栅极、扫描配线、共用线与第一端子部。之后，在栅极绝缘层上形成一通道材质层与一欧姆接触层，并且在欧姆接触层上形成一光阻层，其中此光阻层是暴露出第一端子部，且通过微影制造工艺，使此光阻层对应于基板上形成有栅极之处的厚度较其他部分的厚度厚。随后，以此光阻层为掩膜，移除第一端子部上的欧姆接触层、通道材质层与栅极绝缘层，暴露出第一端子部。接着，移除光阻层的部分厚度，而形成第一光阻层，其中第一光阻层是覆盖住栅极上方的通道材质层与欧姆接触层。之后，再以第一光阻层为掩膜，图案化欧姆接触层与通道材质层，而于栅极上方的栅极绝缘层上定义出一通道层与图案化的欧姆接触层。然后，在基板的上方形成一透明导电层，并且在透明导电层上形成一金属层。之后，图案化金属层与透明导电层，以定义出源极/漏极、数据配线、第二端子部以及像素区域，并且同时在暴露的第一端子部上定义出导电块，其中数据配线是与源极电性连接，且其末端又与第二端子部电性连接。特别是，扫描配线末端的第一端子部上的导电块是与数据配线电性连接。然后，在基板的上方形成一保护层，暴露出像素区域与第二端子部的金属层以及第一端子部上的导电块。接着，以保护层为掩膜，移除像素区域与第二端子部的金属层以及导电块的金属层，暴露出像素区域与第二端子部的透明导电层以及导电块的透明导电层，而像素区域中所暴露出的透明导电层即为像素电极，而第一端子部上导电块的透明导电层是与数据配线电性连接。另外，形成于共用线上方的像素电极即作为像素储存电容器的上电极。

同样的，在上述薄膜晶体管阵列基板的制造方法中，在栅极、扫描配线、共用线以及第一端子部的表面上可以选择性的形成一层透明导电层，其目的是用来保护第一端子部的表面不会受到后续蚀刻制造工艺的损坏。倘若选择不形成此透明导电层，则栅极、扫描配线、共用线以及第一端子部需使用不被蚀刻的金属材质。

本发明所提出的薄膜晶体管阵列基板的制造方法仅需使用四道光掩膜，因此可以减少薄膜晶体管制造工艺所需的光掩膜数，进而降低制作成本。

本发明所提出的四道光掩膜的薄膜晶体管阵列基板的制造方法中，其第二光掩膜制造工艺是用来定义通道层以及欧姆接触层，甚至在另一实施例中第二光掩膜制造工艺还同时能使第一端子部暴露出来。而公知四道光掩膜的薄膜晶体管制造工艺的第二光掩膜制造工艺是用来定义主动层(通道层)以及通道保护层，因此本发明的四道光掩膜制造工艺是一种有别于公知技术的方法。

此外，本发明所提出的薄膜晶体管阵列基板的制造方法，除了仅需四道光掩膜制造工艺之外，且其第二道光掩膜制造工艺与公知技术不相同之处，本发明的方法还能使扫描配线与数据配线之间有电性连接的关系，如此，将有助于静电放电保护电路或是其他电路设计的方便性。

附图说明

图1是依照本发明一较佳实施例的薄膜晶体管阵列基板的俯视示意图；

图2A至图2E是依照本发明一较佳实施例的薄膜晶体管阵列基板的制造流程剖面示意图；以及

图3A至图3I是依照本发明另一较佳实施例的薄膜晶体管阵列基板的制造流程剖面示意图。

图式标示说明

200：基板

201、215：透明导电层

202：扫描配线

204：数据配线

205：栅极绝缘层

206：栅极

208：通道层

209、269：欧姆接触层

210a/210b：源极/漏极

210c、210d：金属层

211：保护层

212a、212b：端子部

214：共用线

216：像素电极

216a：接触层

219：导电块

230：薄膜晶体管

250：像素储存电容器

260：像素区域

268：通道材质层

300：光掩膜

302：曝光区

304：半曝光区

306：非曝光区

310、310a、310b：光阻层

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式作详细说明如下：

具体实施方式

第一实施例

图1所示，为示出依照本发明一较佳实施例的一种薄膜晶体管阵列基板的俯视示意图；图2A至图2E所示，为依照本发明一较佳实施例的一种薄膜晶体管阵列基板的制造流程剖面示意图，为图1中由I-I的剖面示意图。

请同时参照图1与图2A，首先提供基板200，其中基板200例如是玻璃基板或是塑胶基板。之后，在基板200上形成一第一金属层(M1)(未示出)，并且进行第一道光掩膜制造工艺，以定义出栅极206、与栅极206电性连接的扫描配线202、与扫描配线202平行的共用线214以及形成在基板200一边缘处的第一端子部212a。其中，第一端子部212a是与扫描配线202电性连接，其后续是用来与驱动电路电性连接，共用线214随后是用来作为像素储存电容器250的下电极。在一较佳实施例中，第一金属层的材质例如是铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是合金。

特别值得一提的是，在此，可以选择性地在栅极206、扫描配线202、共用线214以及第一端子部212a的表面上额外形成一层透明导电层201，透明导电层201的材质例如是氧化铟锡(ITO)或氧化铟锌(IZO)。换言之，可以先在基板200上沉积第一金属层之后，再于第一金属上沉积一层透明导电层(未示出)，然后，再一同将透明导电层与第一金属层图案化，而定义出栅极206、扫描配线202、共用线214与第一端子部212a，以及形成在栅极206、扫描配线202、共用线214与第一端子部212a表面的透明导电层201。倘若选择不形成此透明导电层201，则第一金属层需使用不被蚀刻的金属材质。

接着，请参照图2B，在基板200上形成栅极绝缘层205，覆盖住第一金属层(包括栅极206、扫描配线202、共用线214以及第一端子部212a)。在一较佳实施例中，栅极绝缘层205的材质例如是氮化矽、氧化矽或氮氧化矽。

随后，在基板200的上方形成一层通道材质层(未示出)以及一层欧姆接触层(未示出)，并且进行第二道光掩膜制造工艺，以在栅极206上方的栅极绝缘层205上定义出通道层208以及欧姆接触层209。在一较佳实施例中，通道层208的材质例如是非晶矽，欧姆接触层209的材质例如是经掺杂的非晶矽。

之后，请参照图2C，在基板200的上方依序沉积一层透明导电层(未示出)以及第二金属层(M2)(未示出)之后，进行第三道光掩膜制造工艺，以图案化第二金属层以及透明导电层，而定义出数据配线204、源极/漏极210a/210b、像素区域260以及第二端子部212b，其中数据配线204是与源极210a电性连接，且其末端又与第二端子部212b电性连接，而第二端子部212b后续是用来与驱动电路电性连接，在此，所定义出的数据配线204、源极/漏极210a/210b以及第二端子部212b是为具有金属层(上层)与透明导电层215(下层)的二层结构。另外，所定义出的像素区域260也是两层结构，其包括下层透明导电层215以及上层金属层210C。在一较佳实施例中，第二金属层的材质例如是铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是合金，而透明导电层215的材质例如是氧化铟锡(ITO)或氧化铟锌(IZO)。

接着，移除被第二金属层裸露出的欧姆接触层209，而使通道层208暴露出来。

随后，请参照图1、图2D与图2E，在基板200的上方形成一保护层(未示出)，并且进行第四道光掩膜制造工艺，以形成图案化的保护层211，其中保护层211是暴露出像素区域260、第二端子部212b以及第一端子部212a上方的栅极绝缘层。在此，保护层211的材质例如是氧化矽、氮化矽、氮氧化矽或是有机材质。

之后，以保护层211为蚀刻掩膜，移除未被保护层211覆盖的金属层，其包括像素区域260中的金属层210c以及第二端子部212b的金属层，并且移除第一端子部212a上方的栅极绝缘层205，而暴露出像素区域260中的透明导电层215、第二端子部212b的透明导电层215以及第一端子部212a(或第一端子部212a上的透明导电层201)，其中像素区域260中被暴露出的透明导电层215即为像素电极216。如此，即完成一薄膜晶体管阵列基板的制作。

另外，先前所形成的共用线214是作为像素储存电容器250的下电极，因此形成在共用线214上方的像素电极216即作为像素储存电容器250的上电极，而形成于共用线214与像素电极216之间的栅极绝缘层205即作为电容介电层。

在上述的薄膜晶体管阵列基板的制造方法中，仅需使用四道光掩膜制造工艺，其中第一光掩膜是用来定义第一金属层，以形成栅极、扫描配线、共用线以及第一端子部。第二道光掩膜制造工艺是定义通道层以及欧姆接触层。第三道光掩膜制造工艺用来定义第二金属层以及透明导电层，以定义出数据配线、源极/漏极、像素区域以及第二端子部。而第四道光掩膜是用来图案化保护层。后续，直接使用保护层为掩膜便可以将像素区域中的第二金属层移除，暴露出透明导电层，而形成像素电极，并且将第一端子部上的栅极绝缘层移除，以使第一端子部暴露出来。

第二实施例

图3A至图3N所示，为依照本发明另一较佳实施例的一种薄膜晶体管阵列基板的制造流程剖面示意图，其是为图1中由I-I’的剖面示意图。

请同时参照图1与图3A，首先在基板200上形成第一金属层(M1)(未示出)，并且进行第一道光掩膜制造工艺，以定义出栅极206、与栅极206电性连接的扫描配线202、与扫描配线202平行的共用线214以及形成在基板200二边缘处的第一端子部212a。其中，第一端子部212a是与扫描配线202电性连接，其后续是用来与驱动电路电性连接，共用线214后续是用来作为像素储存电容器250的下电极，在一较佳实施例中，第一金属层的材质例如是铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Ai)或是合金。

同样的，在此实施例中，可以选择性的在栅极206、扫描配线202、共用线214以及第一端子部212a的表面上额外形成一层透明导电层201，透明导电层201的材质例如是氧化铟锡(ITO)或氧化铟锌(IZO)。换言之，可以先在基板200上沉积第一金属层之后，再于第一金属层上沉积一层透明导电层(未示出)，然后，再一同将透明导电层与第一金属层图案化，而定义出栅极206、扫描配线202、共用线214与第一端子部212a，以及形成在栅极206、扫描配线202、共用线214与第一端子部212a表面的透明导电层201。倘若选择不形成此透明导电层201，则第一金属需使用不被蚀刻的金属材质。

接着，请参照图3B，在基板200上形成栅极绝缘层205，覆盖住第一金属层(包括栅极206、扫描配线202、共用线214以及第一端子部212a)。在一较佳实施例中，栅极绝缘层205的材质例如是氮化矽、氧化矽或氮氧化矽之后，在栅极绝缘层205上形成一层通道材质层268以及一层欧姆接触层269。

之后，进行第二道光掩膜制造工艺，此第二道光掩膜制造工艺包括先在欧姆接触层269上形成一光阻层310，并且在光阻层310的上方设置一光掩膜300。其中，光掩膜300具有一曝光区302、一半曝光区304以及一非曝光区306，曝光区302是对应于基板200上形成有第一端子部212a之处，非曝光区306是对应基板200上形成有栅极206之处，而半曝光区304则是对应基板200上的其他部分。

请参照图3C，进行一微影制造工艺，以图案化光阻层310，而形成图案化的光阻层310a，其中光阻层310a是暴露出第一端子部212a上方的欧姆接触层269，而且覆盖在栅极206上方的光阻层310a的厚度较其他部分的光阻层310a厚度厚。

请参照图3D，以光阻层310a为蚀刻掩膜进行一蚀刻步骤，以移除第一端子部212a上方的欧姆接触层269、通道材质层268以及栅极绝缘层205，暴露出第一端子部212a(或是第一端子部212a上的透明导电层201)。

请参照图3E，进行一光阻灰化步骤，以移除光阻层310a的部分厚度，而形成光阻层310b，所形成的光阻层310b是覆盖住栅极206上方的欧姆接触层269。

请参照图3F，以光阻层310b为蚀刻掩膜，进行一蚀刻步骤，以图案化欧姆接触层269以及通道材质层268，而定义出通道层208以及欧姆接触层209。

请参照图3G，在基板200的上方依序沉积一层透明导电层(未示出)以及第二金属层(M2)(未示出)之后，进行第三道光掩膜制造工艺，以图案化第二金属层以及透明导电层，而定义出数据配线204、源极210a、漏极210b、像素区域260以及第二端子部212b，并且同时在暴露出的第一端子部212a上定义出导电块219。

其中，数据配线204是与源极210a电性连接，且其末端又与第二端子部212b电性连接，第二端子部212b后续是用来与驱动电路电性连接。在此，所定义出的数据配线204、源极210a、漏极210b以及第二端子部212b是为具有金属层(上层)与透明导电层215(下层)的二层结构。而且，所定义出的像素区域260也是两层结构，其包括下层透明导电层215以及上层金属层210c。除此之外，第一端子部212a上的导电块219也是包含下层透明导电层215以及上层金属层210d，而且第一端子部212a上的导电块219是与数据配线204电性连接。在一较佳实施例中，第二金属层的材质例如是铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼、(Mo)、铝(Al)或是合金，而透明导电层215的材质例如是氧化铟锡(ITO)或氧化铟锌(IZO)。

接着，移除被第二金属层裸露出的欧姆接触层209，而使通道层208暴露出来。

随后，请参照图1、图3H与图31，在基板200的上方形成一保护层(未示出)，并且进行第四道光掩膜制造工艺，以形成图案化的保护层211，其中保护层211暴露出像素区域260、第二端子部212b以及第一端子部212a上方导电块219。在此，保护层211的材质例如是氧化矽、氮化矽、氮氧化矽或是有机材质。

之后，以保护层211为蚀刻掩膜，移除未被保护层211覆盖的金属层，其包括像素区域260中的210c以及第二端子部212b的金属层，并且同时移除第一端子部212a上的导电块219的金属层210d，而暴露出像素区域260中的透明导电层215、第二端子部212b的透明导电层215以及第一端子都212a上的透明导电层215，其中像素区域260中被暴露出的透明导电层215即为像素电极216，而第一端子部212a上方的透明导电层215是为接触层216a。

特别是，第一端子部212a上方的接触层216a是与数据配线204电性连接，如此一来，扫描配线202与数据配线204之间便有电性连接的关系。由于先前在第二道光掩膜制造工艺中已先使第一端子部212a暴露出来，因此后续在第三道光掩膜制造工艺中于定义第二金属层与透明导电层时，便可以在暴露的第一端子部212a上定义出导电块219(包含金属层210d与透明导电层215)，且扫描配线202末端的第一端子部212a上的导电块219与数据配线204之间有电性连接的关系。因此，后续在将导电块219的金属层210d移除之后，藉由接触层216a(即形成在第一端子部212a上的透明导电层215)仍可以使扫描配线202与数据配线204有电性连接的关系。而扫描配线202(第一金属层)与数据配线204(第二金属层)之间有电性连接的关系，将有助于静电放电保护电路以及其他电路设计的方便性。

举例如在其中一种静电放电保护电路的设计中，保护电路是由两个薄膜晶体管所构成，且其各自的栅极与源极是彼此电性相通，而形成了两个反向的二极管，因此若要使用此种静电放电保护电路的设计，则必须使第一金属层与第二金属层有电性连接的关系。

另外，先前所形成的共用线214是作为像素储存电容器250的下电极，因此形成在共用线214上方的像素电极216是作为像素储存电容器250的上电极，而形成于共用线214与像素电极216之间的栅极绝缘层205即为电容介电层。

在上述的薄膜晶体管阵列基板的制造方法中，仅需使用四道光掩膜制造工艺，其中第一光掩膜是用来定义第一金属层，以形成栅极、扫描配线、共用线以及第一端子部。第二道光掩膜制造工艺是用来定义通道层以及欧姆接触层，并且使第一端子部暴露出来。第三道光掩膜制造工艺是用来定义第二金属层以及透明导电层，以定义出数据配线、源极/漏极、像素区域、第二端子部以及导电块。而第四道光掩膜是用来图案化保护层，后续，直接使用保护层为罩慕便可以将像素区域中的第二金属层移除，暴露出透明导电层，而形成像素电极，并且将第一端子部上的导电块的金属层移除，以使透明导电层暴露出来。

由于本发明的傅膜晶体管阵列基板的制造方法仅需使用四道光掩膜，因此可以减少薄膜晶体管制造工艺所需的光掩膜数，进而降低制作成本。

本发明所提出的四道光掩膜的薄膜晶体管阵列基板的制造方法中，其第二光掩膜制造工艺是用来定义通道层以及欧姆接触层，甚至在另一实施例中第二光掩膜制造工艺还同时能使第一端子部暴露出来，而公知四道光掩膜的薄膜晶体管制造工艺的第二光掩膜制造工艺是用来定义主动层(通道层)以及通道保护层，因此本发明的四道光掩膜制造工艺是一种有别于公知技术的方法。

此外，本发明所提出的薄膜晶体管阵列基板的制造方法，除了仅需四道光掩膜制造工艺之外，且其第二道光掩膜制造工艺与公知技术不相同之外，本发明的方法还能使扫描配线与数据配线之间有电性连接的关系，如此，将有助于静电放电保护电路或是其他电路设计的方便性。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (14)

1、一种薄膜晶体管阵列基板的制造方法，包括：

进行第一道光掩模制造工艺：在一基板上形成一栅极以及与该栅极电性连接的一扫描配线；

在该基板上形成一栅极绝缘层，覆盖该栅极以及该扫描配线；

进行第二道光掩模制造工艺：在该栅极上方的该栅极绝缘层上定义出一通道层以及一欧姆接触层；

在该基板的上方形成一透明导电层；

在该透明导电层上形成一金属层；

进行第三道光掩模制造工艺：图案化该金属层与该透明导电层，以定义出一源极/漏极、一数据配线以及一像素区域；

进行第四道光掩模制造工艺：在该基板的上方形成一保护层，暴露出该像素区域中的该金属层；以及

以该保护层为掩膜，移除该像素区域中的该金属层，暴露出该像素区域中的该透明导电层，而形成一像素电极。

2、如权利要求1所述的薄膜晶体管阵列基板的制造方法，其中在该栅极与该扫描配线的表面上更包括形成有一第一透明导电层。

3、如权利要求1所述的薄膜晶体管阵列基板的制造方法，其中在形成该栅极与该扫描配线时，更包括在该基板的一边缘处形成与该扫描配线电性连接的一第一端子部，在定义该源极/漏极、该数据配线以及该像素区域的同时，更在该基板另一边缘处定义出一第二端子部。

4、如权利要求3所述的薄膜晶体管阵列基板的制造方法，其中在该第一端子部的表面上更包括形成有一第一透明导电层。

5、如权利要求3所述的薄膜晶体管阵列基板的制造方法，其中在该基板的上方形成该保护层的步骤中，该保护层是暴露出该第一端子部上方的该栅极绝缘层以及该第二端子部，以便后续于以该保护层为掩膜移除该金属层的步骤中，会将该第一端子部上方的该栅极绝缘层移除，该第二端子部的该金属层也会被移除。

6、如权利要求1所述的薄膜晶体管阵列基板的制造方法，其中在形成该栅极与该扫描配线时，更包括在该基板上形成一共用线，用以作一像素储存电容器的下电极，而后续形成于该共用线上方的该像素电极即作为该像素储存电容器的上电极。

7、如权利要求6所述的薄膜晶体管阵列基板的制造方法，其中在该共用线的表面上更包括形成有一第一透明导电层。

8、一种薄膜晶体管阵列基板的制造方法，包括：

在一基板上形成一栅极以及与该栅极电性连接的一扫描配线，并且同时在该基板的一边缘处形成一第一端子部，该扫描配线是与该第一端子部电性连接；

在该基板上形成一栅极绝缘层，覆盖该栅极、该扫描配线与该第一端子部；

在该栅极绝缘层上形成一通道材质层；

在该通道材质层上形成一光阻层，该光阻层暴露出该第一端子部上方的该通道材质层，且通过微影制造工艺，使此微影光阻层对应于基板上形成有栅极之处的厚度较其他部分的厚度厚；

以该光阻层为掩膜，移除该第一端子部上的该通道材质层与该栅极绝缘层，暴露出该第一端子部；

移除该光阻层的部分厚度，而形成一第一光阻层，该第一光阻层覆盖住该栅极上方的该通道材质层；

以该第一光阻层为掩膜，图案化该通道材质层，而于该栅极上方的该栅极绝缘层上定义出一通道层；

在该基板的上方形成一透明导电层；

在该透明导电层上形成一金属层；

图案化该金属层与该透明导电层，以定义出一源极/漏极、一数据配线、一像素区域以及一第二端子部，并且同时在暴露的该第一端子部上定义出一导电块，其中该数据配线是与该源极电性连接，且其末端又与该第二端子部电性连接，而且该第一端子部上的该导电块是与该数据配线电性连接；

在该基板的上方形成一保护层，暴露出该像素区域、该第二端子部以及该导电块；以及

以该保护层为掩膜，移除该像素区域、该第二端子部以及该导电块的该金属层，暴露出该像素区域、该第二端子部以及该导电块的该透明导电层，该像素区域中暴露出的该透明导电层即为一像素电极。

9、如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中在该栅极、该扫描配线与该些第一端子部的表面上更包括形成有一第一透明导电层。

10、如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中在形成该栅极、该扫描配线与该第一端子部时，更包括在该基板上形成一共用线，用以作一像素储存电容器的下电极，而后续形成于该共用线上方的该像素电极即作为该像素储存电容器的上电极。

11、如权利要求10项所述的薄膜晶体管阵列基板的制造方法，其中在该共用线的表面上更包括形成有一第一透明导电层。

12、如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中在该通道层的表面上更包括形成有一欧姆接触层。

13、如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中形成该光阻层的方法是利用一具有一曝光区、一半曝光区以及一非曝光区的光掩膜，该曝光区是对应于该基板上形成有该第一端子部之处，该非曝光区是对应于该基板上形成有该栅极之处，而半曝光区则是对应基板上的其他部分。

14、如权利要求8所述的薄膜晶体管阵列基板的制造方法，其中移除该光阻层的部分厚度的方法包括利用一灰化步骤。

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