CN101170085A - 薄膜晶体管阵列基板及其制作方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板的制作方法，利用两层光阻层搭配上背面曝光的技术，以定义出半导体层的图案以及沟道区域的位置。如此，可适用于目前现有的薄膜晶体管阵列基板的制程，但却省略一道光掩膜，而达到四道光掩膜的目的，使所制作而成的薄膜晶体管阵列基板具有较高的制程良率及较低的制作成本。

Description

薄膜晶体管阵列基板及其制作方法

技术领域

本发明有关于一种薄膜晶体管阵列基板及其制作方法，且特别是有关于一种使用四道光掩膜(four-photomask)制程的薄膜晶体管阵列基板及其制作方法。

背景技术

薄膜晶体管液晶显示器(thin film transistor liquid crystal display，TFT-LCD)主要由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个以阵列型式排列的薄膜晶体管，以及与每一薄膜晶体管对应配置的一像素电极(pixel electrode)所组成。而上述的薄膜晶体管包括栅极、沟道层、漏极与源极，且薄膜晶体管与像素电极构成一像素结构。其中，薄膜晶体管用来作为液晶显示单元的开关组件。

现有薄膜晶体管制程中，较常见的是五道光掩膜制程。其中，第一道光掩膜制程是用来定义第一导电层，以形成扫描配线以及薄膜晶体管的栅极等构件。第二道光掩膜制程是定义出薄膜晶体管的沟道层以及欧姆接触层。第三道光掩膜制程是用来定义第二导电层，以形成数据配线以及薄膜晶体管的源极与漏极等构件。第四道光掩膜制程是用来将保护层图案化。而第五道光掩膜制程是用来将透明导电层图案化，而形成像素电极。

然而，随着薄膜晶体管液晶显示器朝大尺寸制作的发展趋势，薄膜晶体管阵列基板的制作将会面临许多的问题与挑战，例如良率降低以及产能下降等等。因此若是能减少薄膜晶体管制程的光掩膜数，即降低薄膜晶体管组件制作的曝光制程次数，即可以减少制造时间、增加产能，进而降低制造成本且也可提高制作良率。

目前业界已提出多种方法，以降低光掩膜的数目。其中一种方式是使用半调式光掩膜(half tone mask，HTM)或灰调式光掩膜(gray tone mask，GTM)，来达到减少光掩膜数目的目的。此方法主要是以一个半调式或灰调式光掩膜当做两个光掩膜来使用，在半调曝光与显影后，蚀刻出栅极区，再接着继续蚀刻出源极与漏极区。但是，此种光掩膜价格昂贵，虽可以减少光掩膜，但是却需要增加一道蚀刻光阻的制程，使得制造成本无法降低太多。此外，使用半调式或灰调式光掩膜时在图案的控制较为不易，这又会产生对准失误等的问题，而使良率变低。

因此，如何将减少光掩膜数目并且适用于目前一般的制程，以减少成本，实为亟待解决的一大难题。

发明内容

本发明的目的是提供一种薄膜晶体管阵列基板，其具有较低的制作成本以及较高的制程良率。

本发明的另一目的是提供一种薄膜晶体管阵列基板的制作方法，以降低薄膜晶体管制程的光掩膜使用数，进而降低制作成本。

本发明的又一目的是提供一种薄膜晶体管阵列基板的制作方法，以提供一种有别于现有的四道光掩膜的薄膜晶体管制程。

本发明的再一目的是提供一种薄膜晶体管阵列基板的制作方法，以现有的光掩膜设计搭配部分制程变更，以达到四道光掩膜的目的。

为达上述或是其它目的，本发明提出一种薄膜晶体管阵列基板，其包括一基板、一图案化第一导电层、一栅绝缘层、一图案化第二导电层、一图案化半导体层、一保护层以及多个像素电极。图案化第一导电层是配置于基板上，其包括多个栅极与多条扫描配线，且各栅极与其中一扫描配线电性连接。栅绝缘层是配置于基板上，且覆盖图案化第一导电层。图案化第二导电层是位于栅绝缘层上方，其包括多个源极与漏极以及多条数据配线。其中，扫描配线与数据配线于基板上划分出多个像素区域；各栅极是位于其中一像素区域，各源极与漏极是位于相对应的栅极的上方，且各源极与其中一数据配线电性连接。图案化半导体层是配置于栅绝缘层与图案化第二导电层之间，其中，图案化半导体层所在的区域为图案化第一导电层与图案化第二导电层联集之处。保护层是配置于基板上，以覆盖栅绝缘层、图案化半导体层以及图案化第二导电层，且保护层具有多个接触窗，以分别暴露出上述漏极。多个像素电极配置于保护层上，其中，各像素电极透过其中一接触窗与对应的漏极电性连接。

在本发明的一实施例中，图案化半导体层是全面性地配置于栅绝缘层与图案化第二导电层之间。

在本发明的一实施例中，图案化第一导电层还包括多条共享配线，这些共享配线与上述的扫描配线是大致平行且交替地配置于基板上，而栅绝缘层更覆盖这些共享配线。

为达上述或是其它目的，本发明再提出一种薄膜晶体管阵列基板的制作方法，包括下列步骤。首先，提供一基板，此基板具有多个像素区域。接着，形成一图案化第一导电层于基板上，其中，图案化第一导电层包括多个栅极与多条扫描配线，且各栅极与其中一扫描配线电性连接。于基板上依序形成一栅绝缘层、一半导体层以及一第二导电层，以覆盖图案化第一导电层。之后，形成一图案化第一光阻层于第二导电层上，通过图案化第一光阻层图案化第二导电层，以形成多个源极与漏极以及多条数据配线，其中各源极与漏极是位于相对应的栅极的上方，且各源极与其中一数据配线电性连接。接下来，形成一第二光阻层，以覆盖半导体层与图案化第一光阻层，其中第二光阻层是由一负型光阻所组成。再来，以图案化第一导电层及第二导电层为一掩膜，从基板侧对第二光阻层进行曝光及显影制程，以形成一图案化第二光阻层，此图案化第二光阻层所在之处为图案化第一导电层与第二导电层联集以外的区域。之后，利用图案化第一光阻层及图案化第二光阻层为掩膜，移除各栅极上方的部分半导体层，以于半导体层中对应于各栅极处分别定义出一沟道区域。接下来，移除第一光阻层与第二光阻层。之后，于基板上形成一保护层，并在保护层内形成多个接触窗，以分别暴露出上述漏极。最后，于各像素区域内的保护层上分别形成一像素电极，且各像素电极经由其所对应的接触窗电性连接至其所对应的漏极。

在本发明的一实施例中，半导体层包括一沟道层及位于沟道层上的一欧姆接触层。

在本发明的一实施例中，移除各栅极上方的部分半导体层以定义出沟道区域的步骤，是移除各栅极上方被第一光阻层所暴露出的欧姆接触层。

在本发明的一实施例中，图案化第一光阻层是由一正型光阻所组成。

在本发明的一实施例中，图案化第一导电层还包括多条共享配线，且这些共享配线与上述扫描配线大致平行且交替配置于基板上。

为达上述或是其它目的，本发明另提出一种薄膜晶体管阵列基板的制作方法，包括下列步骤。首先，提供一基板，此基板具有多个像素区域。之后，形成一图案化第一导电层于基板上，其中，图案化第一导电层包括多个栅极与多条扫描配线，且各栅极与其中一扫描配线电性连接。接着，于基板上依序形成一栅绝缘层、一半导体层以及一第二导电层，以覆盖图案化第一导电层。之后，形成一图案化第一光阻层于第二导电层上，通过图案化第一光阻层图案化第二导电层，以形成多个源极与漏极以及多条数据配线，其中各源极与漏极是位于相对应的栅极的上方，且各源极与其中一数据配线电性连接。之后，形成一第二光阻层于基板上，以覆盖半导体层与图案化第一光阻层。再来，以图案化第一导电层及第二导电层为掩膜，从基板侧对第二光阻层进行曝光及显影制程，以形成一图案化第二光阻层，此图案化第二光阻层所在之处为图案化第一导电层与第二导电层联集的区域。接下来，以图案化第二光阻层为掩膜，移除暴露出的半导体层。之后，移除第二光阻层。以图案化第一光阻层为掩膜，移除各栅极上方的部分半导体层，以于半导体层中对应于各栅极处分别定义出一沟道区域，并移除图案化第一光阻层。再来，于基板上形成一保护层，并在保护层内形成多个接触窗，以暴露出上述漏极。最后，于各像素区域内的保护层上分别形成一像素电极，且各像素电极经由其所对应的接触窗电性连接至其所对应的漏极。

在本发明的一实施例中，半导体层包括一沟道层及位于沟道层上的一欧姆接触层。

在本发明的一实施例中，其中移除各栅极上方的部分半导体层以定义出沟道区域的步骤，是移除各栅极上方被第一光阻层所暴露出的欧姆接触层。

在本发明的一实施例中，图案化第一光阻层是由一正型光阻所组成。

在本发明的一实施例中，图案化第一导电层还包括多条共享配线，且这些共享配线与上述扫描配线大致平行且交替配置于基板上。

在本发明的一实施例中，其中移除第二光阻层的方法包括一灰化(Ashing)制程。

为达上述或是其它目的，本发明另提出一种薄膜晶体管阵列基板的制作方法，包括下列步骤。首先，提供一基板，此基板具有多个像素区域。之后，形成一图案化第一导电层于基板上，其中此图案化第一导电层包括多个栅极与多条扫描配线，且各栅极与其中一扫描配线电性连接。接着，于基板上依序形成一栅绝缘层、一半导体层以及一第二导电层，以覆盖图案化第一导电层。之后，形成一图案化第一光阻层于第二导电层上，通过图案化第一光阻层图案化第二导电层，以形成多个源极与漏极以及多条数据配线，其中各源极与漏极是位于相对应的栅极的上方，且各源极与其中一数据配线电性连接。接下来，以图案化第一光阻层为掩膜，移除各栅极上方的部分半导体层，以于半导体层中对应于各栅极处分别定义出一沟道区域。之后，形成一第二光阻层于基板上，以覆盖半导体层与图案化第一光阻层。再来，以图案化第一导电层及第二导电层为掩膜，从基板侧对第二光阻层进行曝光及显影制程，以形成一图案化第二光阻层，此图案化第二光阻层所在之处为图案化第一导电层与第二导电层联集的区域。之后，以图案化第二光阻层为掩膜，移除暴露出的半导体层。接下来，移除图案化第一光阻层以及第二光阻层。于基板上形成一保护层，并在保护层内形成多个接触窗，以暴露出上述漏极。最后，于各像素区域内的保护层上分别形成一像素电极，且各像素电极经由其所对应的接触窗电性连接至其所对应的漏极。

在本发明的一实施例中，半导体层包括一沟道层及位于沟道层上的一欧姆接触层。

在本发明的一实施例中，移除各栅极上方的部分半导体层以定义出沟道区域的步骤，是移除各栅极上方被第一光阻层所暴露出的欧姆接触层。

在本发明的一实施例中，图案化第一光阻层及第二光阻层是由一正型光阻所组成。

在本发明的一实施例中，图案化第一导电层还包括多条共享配线，且这些共享配线与上述扫描配线大致平行且交替配置于基板上。

综上所述，本发明是利用两层光阻层搭配上背面曝光的技术，以定义出半导体层的图案以及沟道区域的位置。如此，可适用于目前现有的薄膜晶体管阵列基板的制程，但却省略一道光掩膜，而达到四道光掩膜的目的，使所制作而成的薄膜晶体管阵列基板具有较高的制程良率及较低的制作成本。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。

附图说明

图1为根据本发明一较佳实施例的一种薄膜晶体管阵列基板的上视示意图。

图2A至2J为根据本发明一较佳实施例的一种薄膜晶体管阵列基板的制作流程剖面示意图。

图3A至3L为根据本发明另一较佳实施例的一种薄膜晶体管阵列基板的制作流程剖面示意图。

图4A至4I为根据本发明再一较佳实施例的一种薄膜晶体管阵列基板的制作流程剖面示意图。

具体实施方式

图1为根据本发明一较佳实施例的一种薄膜晶体管阵列基板的上视示意图；图2A至2J为根据本发明一较佳实施例的一种薄膜晶体管阵列基板的制作流程剖面示意图，此剖面示意图是沿着图1中的I-I’剖面线所绘制。

首先，请同时参考图1及图2A，提供一基板110，此基板110上划分有多个像素区域110a。此基板110可为一玻璃基板或其它材质的透明基板。接着，于基板110上形成一第一导电层120，并对第一导电层120进行图案化，以形成多个栅极122与多条扫描配线124，其中，每一条扫描配线124是与相对应的栅极122电性连接。在本实施例中，第一导电层120的材质可为铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是其合金。值得一提的是，本发明在图案化第一导电层120时，更可于基板110上形成多条共享配线126。这些共享配线126与扫描配线124是大致平行且交替地配置于基板110上。

接下来，请参考图2B，于基板110的上方依序形成一栅绝缘层130、一半导体层140以及一第二导电层150，以覆盖图案化的第一导电层120。在此实施例中，栅绝缘层130的材质可为氮化硅、氧化硅或是氮氧化硅。此外，半导体层140可包括一沟道层142以及一欧姆接触层144，其中，沟道层142的材质可为非晶硅，而欧姆接触层144的材质可为经掺杂的非晶硅。再者，第二导电层150的材质可为铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是其合金。

之后，请参考图2C，形成一层图案化的第一光阻层160于第二导电层150上，并通过图案化的第一光阻层160图案化此第二导电层150，以形成多个源极152与漏极154以及多条数据配线156。其中，各源极152与各漏极154是位于相对应的栅极122的上方，且各源极152分别与相对应的数据配线156电性连接。

接下来，请参考图2D，于基板110上全面性地形成一第二光阻层170，以覆盖半导体层140与图案化的第一光阻层160，此第二光阻层170是由一负型光阻所组成。此外，第二光阻层170的厚度是比第一光阻层160的厚度薄。

之后，请参考图2E，以图案化的第一导电层120与第二导电层150为掩膜，从基板110侧对第二光阻层170进行背面曝光及显影制程，以形成一如图2F所示的图案化的第二光阻层170。由于第二光阻层170是采用负型光阻，其特性为显影后曝光过的区域会保留下来，而没有曝到光的区域会被移除，因此，第二光阻层170保留下来的部分为图案化第一导电层120与第二导电层150联集以外的区域。

再来，请参考图2G，以图案化的第一光阻层160及第二光阻层170为掩膜，以背沟道蚀刻(Back channel etching，BCE)的方式移除各栅极122上方的部分半导体层140，以于半导体层140中对应于各栅极122处分别定义出一沟道区域142a。在此实施例中，是将图案化第一光阻层160所暴露出的欧姆接触层144移除掉，以定义出沟道区域142a。如此，源极152及漏极154与其对应的栅极122以及沟道层142即构成一薄膜晶体管，并可通过扫描配线124与数据配线156进行驱动。

接着，请参考图2H，移除所有的第一光阻层160以及第二光阻层170。之后，请参考图2I，于基板110上形成一保护层180。保护层180覆盖住半导体层140及图案化的第二导电层150，且保护层180中形成多个接触窗182，以暴露出对应的漏极154。最后，请参考图2J，于各像素区域110a内的保护层180上分别形成一像素电极190，且各像素电极190经由其所对应的接触窗182电性连接至其所对应的漏极154。在本实施例中，像素电极190的材质可为铟锡氧化物(Indium tinoxide，ITO)或其它透明导电材料。至此，即完成薄膜晶体管阵列基板100的制作流程。

在图2A～2J所揭示的薄膜晶体管阵列基板的制程中，先利用图案化第一光阻层160对第二导电层150进行图案化的步骤；之后，再利用由负型光阻所组成的第二光阻层170搭配上背面曝光的技术，使图案化的第二光阻层170位于第一导电层120与第二导电层150联集以外的区域。接着，再以第一光阻层160及第二光阻层170为掩膜移除掉暴露出来的部分半导体层140，以定义出薄膜晶体管的沟道区域142a。因此，半导体层140仍是全面性地覆盖于基板110上。此外，在此实施例中，本发明是利用两层光阻层搭配上背面曝光的方式，以定义出沟道区域的位置，如此，在薄膜晶体管阵列基板的制程中即可省略一道光掩膜，进而降低制作成本。

图3A至3L为根据本发明另一较佳实施例的一种薄膜晶体管阵列基板的制作流程剖面示意图，此剖面示意图同样是沿着图1中的I-I’剖面线所绘制。

首先，请参考图3A，提供一基板110，此基板110上划分有多个像素区域110a。此基板110可为一玻璃基板或其它材质的透明基板。接着，于基板110上形成一第一导电层120，并对第一导电层120进行图案化，以形成多个栅极122与多条扫描配线124，其中，每一条扫描配线124是与相对应的栅极122电性连接。在本实施例中，第一导电层120的材质可为铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是其合金。值得一提的是，本发明在图案化第一导电层120时，更可于基板110上形成多条共享配线126。这些共享配线126与扫描配线124是大致平行且交替地配置于基板110上。

接下来，请参考图3B，于基板110上方依序形成一栅绝缘层130、一半导体层140以及一第二导电层150，以覆盖图案化的第一导电层120。在此实施例中，栅绝缘层130的材质可为氮化硅、氧化硅或是氮氧化硅。此外，半导体层140可包括一沟道层142以及一欧姆接触层144，其中，沟道层142的材质可为非晶硅，而欧姆接触层144的材质可为经掺杂的非晶硅。在本发明的一实施例中，第二导电层150的材质可为铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是其合金。

之后，请参考图3C，形成一层图案化的第一光阻层160于第二导电层150上，并通过图案化的第一光阻层160图案化此第二导电层150，以形成多个源极152与漏极154以及多条数据配线156。其中，各源极152与漏极154是位于相对应的栅极122的上方，且各源极152是与其中一数据配线156电性连接。

接下来，请参考图3D，形成一第二光阻层170于基板110上，以覆盖半导体层140与图案化的第一光阻层160。在此实施例中，第二光阻层170是由一正型光阻所组成。之后，请参考图3E，以图案化的第一导电层120及第二导电层150为掩膜，从基板110侧对第二光阻层170进行背向曝光及显影制程，以形成图3F中所示的图案化第二光阻层172。在此实施例中，由于图案化第二光阻层172是采用正型光阻，其特性为显影后曝光过的区域会被移除，而没有曝到光的区域会被保留下来，因此，图案化第二光阻层172保留下来的部分为图案化第一导电层120与第二导电层150联集的区域。

再来，请参考图3G，以上述步骤中所形成的图案化第二光阻层172为掩膜，移除掉暴露出来的半导体层140，以定义出沟道层142的图案。接着，请参考图3H所示，移除掉所有的图案化第二光阻层172。在此实施例中，可利用一灰化制程移除掉所有的图案化第二光阻层172。之后，请参考图3I所示，以图案化的第一光阻层160为掩膜，以背沟道蚀刻的方式移除各栅极122上方部分的半导体层140，以于半导体层140中对应于各栅极122处分别定义出一沟道区域142a。在此实施例中，是将第一光阻层160所暴露出的欧姆接触层144移除掉，以定义出沟道区域142a。如此，源极152及漏极154与其对应的栅极122以及沟道层142即构成一薄膜晶体管，并可通过扫描配线124与数据配线156进行驱动。之后，请参考图3J，移除掉图案化的第一光阻层160。

接着，请参考图3K所示，于基板110上形成一保护层180。此保护层180覆盖住半导体层140及图案化的第二导电层150，且保护层180中形成多个接触窗182，以暴露出对应的漏极154。最后，请参考图3L，于各像素区域110a内的保护层180上分别形成一像素电极190，且各像素电极190经由其所对应的接触窗182电性连接至其所对应的漏极154。在本实施例中，像素电极190的材质可为铟锡氧化物(Indium tin oxide，ITO)或其它透明导电材料。至此，即完成薄膜晶体管阵列基板100’的制作流程。

在图3A～3L所揭示的薄膜晶体管阵列基板的制程中，先利用图案化第一光阻层160对第二导电层150进行图案化的步骤；之后，再利用由正型光阻所组成的第二光阻层170搭配上背面曝光的技术，使图案化第二光阻层1724位于第一导电层120与第二导电层150联集的区域。接着，再以第一光阻层160及第二光阻层170为掩膜，以定义出半导体层140的图案。因此，薄膜晶体管阵列基板100’中的半导体层140是位于第一导电层120与第二导电层150联集之处。

图4A至4I绘示为根据本发明再一较佳实施例的一种薄膜晶体管阵列基板的制作流程剖面示意图，此剖面示意图同样是沿着图1中的I-I’剖面线所绘制。

首先，请参考图4A，提供一基板110，此基板110上划分有多个像素区域110a。此基板110可为一玻璃基板或其它材质的透明基板。接着，于基板110上形成一第一导电层120，并对第一导电层120进行图案化，以形成多个栅极122与多条扫描配线124，其中，每一条扫描配线124是与相对应的栅极122电性连接。在本实施例中，第一导电层120的材质可为铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、铝(Mo)、铝(Al)或是其合金。值得一提的是，本发明在图案化第一导电层120时，更可于基板110上形成多条共享配线126。这些共享配线126与扫描配线124是大致平行且交替地配置于基板110上。

接下来，请参考图4B，于基板110的上方依序形成一栅绝缘层130、一半导体层140以及一第二导电层150，以覆盖图案化的第一导电层120。在此实施例中，栅绝缘层130的材质可为氮化硅、氧化硅或是氮氧化硅。此外，半导体层140可包括一沟道层142以及一欧姆接触层144，其中，沟道层142的材质可为非晶硅，而欧姆接触层144的材质可为经掺杂的非晶硅。在本发明的一实施例中，第二导电层150的材质可为铬(Cr)、钨(W)、钽(Ta)、钛(Ti)、钼(Mo)、铝(Al)或是其合金。

之后，请参考图4C，形成一层图案化的第一光阻层160于第二导电层150上，并通过图案化的第一光阻层160图案化此第二导电层150，以形成多个源极152与漏极154以及多条数据配线156。其中，各源极152与各漏极154是位于相对应的栅极122的上方，且各源极152分别与相对应的数据配线156电性连接。

接着，请参考图4D，以图案化的第一光阻层160为掩膜，移除掉各栅极122上方部分的半导体层140，以于半导体层140中对应于各栅极122处分别定义出一沟道区域142a。在此实施例中，是将图案化第一光阻层160所暴露出的欧姆接触层144移除掉，以定义出沟道区域142a。之后，请参考图4E，形成一第二光阻层174于基板110上，以覆盖沟道层142与图案化的第一光阻层160。在此实施例中，第二光阻层174是由一正型光阻所组成。而在形成第二光阻层174之后，以图案化的第一导电层120及第二导电层150为掩膜，从基板110侧对第二光阻层174进行背向曝光及显影制程，以形成图4F中所示的图案化第二光阻层176。在此实施例中，由于图案化第二光阻层176是采用正型光阻，其特性为显影后曝光过的区域会被移除，而没有曝到光的区域会被保留下来，因此，图案化第二光阻层176保留下来的部分为图案化第一导电层120与第二导电层150联集的区域。之后，再以图案化第二光阻层176为掩膜，移除掉暴露出来的沟道层142，以定义出沟道层142的图案。

再来，请参考图4G，移除掉所有的第一光阻层160以及图案化第二光阻层176。之后，请参考图4H所示，于基板110上形成一保护层180(图1中未绘示)。此保护层180覆盖住沟道层142及图案化的第二导电层150，且保护层180中形成多个接触窗182，以暴露出对应的漏极154。最后，请参考图4I，于各像素区域110a内的保护层180上分别形成一像素电极190，且各像素电极190经由其所对应的接触窗182电性连接至其所对应的漏极154。在本实施例中，像素电极190的材质可为铟锡氧化物(Indium tin oxide，ITO)或其它透明导电材料。至此，即完成薄膜晶体管阵列基板100”的制作流程。

在图4A～4I所揭示的薄膜晶体管阵列基板的制程中，先利用图案化第一光阻层160对第二导电层150及欧姆接触层144进行图案化的步骤；之后，再利用由正型光阻所组成的第二光阻层174搭配上背面曝光的技术，使图案化第二光阻层176位于第一导电层120与第二导电层150联集的区域。接着，再以第一光阻层160及图案化第二光阻层176为掩膜，以定义出半导体层140的图案。因此，薄膜晶体管阵列基板100”中的半导体层140是位于第一导电层120与第二导电层150联集之处。

综上所述，本发明是利用两层光阻层搭配上背面曝光的技术，以定义出半导体层的图案以及沟道区域的位置。如此，即可利用现有的光掩膜搭配上部分制程的变更，达到四道光掩膜的目的，使所制作而成的薄膜晶体管阵列基板具有较高的制程良率及较低的制作成本。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。

Claims (13)

1.一种薄膜晶体管阵列基板的制作方法，包括：

提供一基板，其中该基板具有多个像素区域；

形成一图案化第一导电层于该基板上，其中，该图案化第一导电层包括多个栅极与多条扫描配线，且各该栅极与该些扫描配线其中之一电性连接；

于该基板上依序形成一栅绝缘层、一半导体层以及一第二导电层，以覆盖该图案化第一导电层；

形成一图案化第一光阻层于该第二导电层上，通过该图案化第一光阻层图案化该第二导电层，以形成多个源极与漏极以及多条数据配线，其中各该源极与漏极是位于相对应的该栅极的上方，且各该源极与该些数据配线其中之一电性连接；

形成一第二光阻层，以覆盖该半导体层与该图案化第一光阻层，其中该第二光阻层包含一负型光阻；

以该图案化第一导电层及该第二导电层为一掩膜，从该基板侧对该第二光阻层进行曝光及显影制程，以形成一图案化第二光阻层，该图案化第二光阻层所在之处为该图案化第一导电层与该第二导电层联集以外的区域；

利用该图案化第一光阻层及该图案化第二光阻层为掩膜，移除各该栅极上方的部分该半导体层，以于该半导体层中对应于各该栅极处分别定义出一沟道区域；

移除该第一光阻层以及该第二光阻层；

于该基板上形成一保护层，并在该保护层内形成多个接触窗，以分别暴露出该些漏极；以及

于各该像素区域内的该保护层上分别形成一像素电极，且各该像素电极经由其所对应的该接触窗电性连接至其所对应的该漏极。

2.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该半导体层包括一沟道层及位于该沟道层上的一欧姆接触层。

3.如权利要求2所述的薄膜晶体管阵列基板的制作方法，其特征在于，移除各该栅极上方的部分该半导体层以定义出该沟道区域的步骤，是移除各该栅极上方被该第一光阻层所暴露出的该欧姆接触层。

4.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该图案化第一光阻层包含一正型光阻。

5.一种薄膜晶体管阵列基板的制作方法，包括：

提供一基板，其中该基板具有多个像素区域；

形成一图案化第一导电层于该基板上，其中，该图案化第一导电层包括多个栅极与多条扫描配线，且各该栅极与该些扫描配线其中之一电性连接；

于该基板上依序形成一栅绝缘层、一半导体层以及一第二导电层，以覆盖该图案化第一导电层；

形成一图案化第一光阻层于该第二导电层上，通过该图案化第一光阻层图案化该第二导电层，以形成多个源极、多个漏极以及多条数据配线，其中各该源极与各该漏极是位于相对应的该栅极的上方，且各该源极与该些数据配线其中之一电性连接；

形成一第二光阻层于该基板上，以覆盖该半导体层与该图案化第一光阻层；

以该图案化第一导电层及该第二导电层为掩膜，从该基板侧对该第二光阻层进行曝光及显影制程，以形成一图案化第二光阻层，该图案化第二光阻层所在之处为该图案化第一导电层与该第二导电层联集的区域；

以该图案化第二光阻层为掩膜，移除暴露出的该半导体层；

移除该第二光阻层；

以该图案化第一光阻层为掩膜，移除各该栅极上方的部分该半导体层，以于该半导体层中对应于各该栅极处分别定义出一沟道区域，并移除该图案化第一光阻层；

于该基板上形成一保护层，并在该保护层内形成多个接触窗，以暴露出该些漏极；以及

于各该像素区域内的该保护层上分别形成一像素电极，且各该像素电极经由其所对应的该接触窗电性连接至其所对应的该漏极。

6.如权利要求5所述的薄膜晶体管阵列基板的制作方法，其特征在于，该半导体层包括一沟道层及位于该沟道层上的一欧姆接触层。

7.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，移除各该栅极上方的部分该半导体层以定义出该沟道区域的步骤，是移除各该栅极上方被该第一光阻层所暴露出的该欧姆接触层。

8.如权利要求5所述的薄膜晶体管阵列基板的制作方法，其特征在于，该图案化第一光阻层包含一正型光阻。

9.如权利要求5所述的薄膜晶体管阵列基板的制作方法，其特征在于，移除该第二光阻层的方法包括一灰化制程。

10.一种薄膜晶体管阵列基板的制作方法，包括：

提供一基板，其中该基板具有多个像素区域；

形成一图案化第一导电层于该基板上，其中，该图案化第一导电层包括多个栅极与多条扫描配线，且各该栅极与该些扫描配线其中之一电性连接；

于该基板上依序形成一栅绝缘层、一半导体层以及一第二导电层，以覆盖该图案化第一导电层；

形成一图案化第一光阻层于该第二导电层上，通过该图案化第一光阻层图案化该第二导电层，以形成多个源极与漏极以及多条数据配线，其中各该源极与漏极是位于相对应的该栅极的上方，且各该源极与该些数据配线其中之一电性连接；

以该图案化第一光阻层为掩膜，移除各该栅极上方的部分该半导体层，以于该半导体层中对应于各该栅极处分别定义出一沟道区域；

形成一第二光阻层于该基板上，以覆盖该半导体层与该图案化第一光阻层；

以该图案化第一导电层及该第二导电层为掩膜，从该基板侧对该第二光阻层进行曝光及显影制程，以形成一图案化第二光阻层，该图案化第二光阻层所在之处为该图案化第一导电层与该第二导电层联集的区域；

以该图案化第二光阻层为掩膜，移除暴露出的该半导体层；

移除该图案化第一光阻层以及该第二光阻层；

于该基板上形成一保护层，并在该保护层内形成多个接触窗，以暴露出该些漏极；以及

于各该像素区域内的该保护层上分别形成一像素电极，且各该像素电极经由其所对应的该接触窗电性连接至其所对应的该漏极。

11.如权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，该半导体层包括一沟道层及位于该沟道层上的一欧姆接触层。

12.如权利要求11所述的薄膜晶体管阵列基板的制作方法，其特征在于，移除各该栅极上方的部分该半导体层以定义出该沟道区域的步骤，是移除各该栅极上方被该第一光阻层所暴露出的该欧姆接触层。

13.如权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，该图案化第一光阻层及该第二光阻层包含一正型光阻。

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