KR20130066247A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
박막 트랜지스터 표시판 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130066247A KR20130066247A KR1020110132994A KR20110132994A KR20130066247A KR 20130066247 A KR20130066247 A KR 20130066247A KR 1020110132994 A KR1020110132994 A KR 1020110132994A KR 20110132994 A KR20110132994 A KR 20110132994A KR 20130066247 A KR20130066247 A KR 20130066247A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- layer
- drain electrode
- source electrode
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 128
- 239000010408 film Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 57
- 239000007769 metal material Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 40
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 239000010949 copper Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 24
- 239000010936 titanium Substances 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 229910052802 copper Inorganic materials 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 15
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 8
- 229910017566 Cu-Mn Inorganic materials 0.000 claims description 6
- 229910017871 Cu—Mn Inorganic materials 0.000 claims description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- HPDFFVBPXCTEDN-UHFFFAOYSA-N copper manganese Chemical compound [Mn].[Cu] HPDFFVBPXCTEDN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 239000011733 molybdenum Substances 0.000 claims description 6
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 claims description 6
- 239000011787 zinc oxide Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 150
- 238000002161 passivation Methods 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 poly oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 고해상도를 구현할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 일 방향으로 형성되는 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극; 상기 게이트선 및 상기 게이트 전극 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 반도체층; 상기 반도체층 위에 타 방향으로 형성되는 데이터선 및 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되는 소스 전극; 상기 게이트 전극 위에서 상기 소스 전극과 이격되도록 형성되는 드레인 전극; 및, 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극이 이격되는 부분에 대응하는 채널부를 포함하고, 상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고해상도를 구현할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극, 박막 트랜지스터에 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극, 데이터선에 연결되어 있는 소스 전극, 화소 전극에 연결되어 있는 드레인 전극, 및 소스 전극과 드레인 전극 사이의 게이트 전극 위에 위치하는 반도체층 등을 포함하여 이루어지며, 게이트선을 통해 전달되는 게이트 신호에 따라 데이터선을 통해 전달되는 데이터 신호를 화소 전극에 전달한다.
이때, 박막 트랜지스터의 반도체층은 비정질 규소(amorphous silicon), 다결정 규소(polycrystalline silicon, poly silicon), 금속 산화물(metal oxide) 등을 재료로 하여 형성될 수 있다.
최근에는 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 금속 산화물을 이용하는 산화물 반도체(oxide semiconductor)에 대한 연구가 활발하게 진행되고 있다.
이와 같이 산화물 반도체를 반도체층으로 이용할 때, 소스 전극 및 드레인 전극은 티타늄(Ti), 구리(Cu) 등의 금속을 이용하여 형성한다.
산화물 반도체, 티타늄, 구리 등의 물질을 건식 식각(dry etching) 방식으로 식각하는 경우 식각비가 매우 낮은 문제점이 있어 습식 식각(wet etching) 방식을 이용하게 된다. 또한, 상기 물질이 아닌 다른 물질을 식각하는 경우에도 설비의 비용 등을 줄이기 위해 건식 식각 방식을 이용하지 않고, 습식 식각 방식을 이용하는 경우가 많다.
습식 식각 방식으로 식각을 하는 경우 등방성 식각(Isotropic etch)이 이루어져 감광막의 아래에 위치한 금속층으로 식각액이 침투하여 스큐(skew)가 발생하게 되고, 언더컷(under-cut)이 발생하게 된다. 이러한 스큐와 언더컷을 고려하여 설계 마진을 크게 하면, 고해상도의 구현이 어려워진다는 문제점이 있다.
종래의 4마스크 공정에서는 반도체층, 소스 전극, 및 드레인 전극을 하나의 마스크를 이용하여 형성함으로써, 에치백(etch-back) 공정이 이용된다. 에치백 공정에서는 감광막이 밀리는 현상이 발생하여 소스 전극 및 드레인 전극이 설계한 것보다 더 식각되는 문제점이 있다.
또한, 이로 인해 반도체층과 소스 전극 및 드레인 전극의 가장자리가 일치하는 경계를 가지지 못하고, 반도체층이 소스 전극 및 드레인 전극보다 돌출되도록 형성된다. 반도체층이 소스 전극 및 드레인 전극보다 돌출된 부분은 불필요한 면적으로, 이러한 부분을 위해 설계 마진을 크게 해야 한다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 스큐와 언더컷을 최소화하고, 감광막이 밀리는 현상을 방지하며, 반도체층이 소스 전극 및 드레인 전극보다 돌출된 부분이 발생하지 않도록 할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 고해상도를 구현할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 일 방향으로 형성되는 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극; 상기 게이트선 및 상기 게이트 전극 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 반도체층; 상기 반도체층 위에 타 방향으로 형성되는 데이터선 및 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되는 소스 전극; 상기 게이트 전극 위에서 상기 소스 전극과 이격되도록 형성되는 드레인 전극; 및, 상기 드레인 전극과 연결되는 화소 전극을 포함하고, 상기 반도체층은 상기 소스 전극 및 상기 드레인 전극이 이격되는 부분에 대응하는 채널부를 포함하고, 상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는 것을 특징으로 한다.
상기 반도체층, 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 습식 식각 방식으로 식각되는 물질로 이루어질 수 있다.
상기 반도체층은 산화물 반도체로 이루어질 수 있다.
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어질 수 있다.
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 티타늄(Ti)으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고, 상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고, 상기 중간층은 알루미늄(Al)으로 이루어질 수 있다.
상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법은 (a) 기판 위에 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극을 형성하는 단계; (b) 상기 게이트선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; (c) 상기 게이트 절연막 위에 반도체 물질 및 금속 물질을 증착하는 단계; (d) 제1 마스크를 이용하여 상기 반도체 물질 및 상기 금속 물질을 식각하여 데이터선, 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되어 일체형으로 이루어지는 소스 전극과 드레인 전극, 및 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 아래에 위치하는 반도체층을 형성하는 단계; (e) 제2 마스크를 이용하여 상기 일체형으로 이루어지는 소스 전극 및 드레인 전극을 식각하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계; 및, (f) 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 (d) 단계는, (d-1) 상기 금속 물질 위에 제1 감광막을 형성하는 단계; (d-2) 상기 제1 마스크를 이용하여 상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계; 및, (d-3) 상기 제1 감광막 패턴을 이용하여 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극을 형성하는 단계를 포함하고, 상기 (e) 단계는, (e-1) 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 위에 제2 감광막을 형성하는 단계; (e-2) 상기 제2 마스크를 이용하여 상기 제2 감광막을 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 및, (e-3) 상기 제2 감광막 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계를 포함할 수 있다.
상기 (e) 단계에서, 상기 소스 전극 및 상기 드레인 전극이 분리된 부분에 대응하는 상기 반도체층에 채널부가 형성되고, 상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩할 수 있다.
상기 (d) 단계에서, 상기 반도체 물질 및 상기 금속 물질은 습식 식각 방식으로 식각되고, 상기 (e) 단계에서, 상기 소스 전극 및 상기 드레인 전극은 습식 식각 방식으로 식각될 수 있다.
상기 (d) 단계에서, 상기 반도체 물질 및 상기 금속 물질은 제1 식각액으로 식각되고, 상기 제1 식각액은 상기 반도체 물질 및 상기 금속 물질을 식각할 수 있는 물질로 이루어질 수 있다.
상기 (e) 단계에서, 상기 소스 전극 및 상기 드레인 전극은 제2 식각액으로 식각되고, 상기 제2 식각액은 상기 소스 전극 및 상기 드레인 전극을 식각할 수 있고, 상기 반도체층을 식각할 수 없는 물질로 이루어질 수 있다.
상기 반도체 물질은 산화물 반도체로 이루어질 수 있다.
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어질 수 있다.
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 티타늄(Ti)으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고, 상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상기 상부층은 구리(Cu)로 이루어질 수 있다.
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고, 상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고, 상기 중간층은 알루미늄(Al)으로 이루어질 수 있다.
상기한 바와 같은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 제1 마스크를 이용하여 반도체 물질 및 금속 물질을 식각하고, 제2 마스크를 이용하여 채널부를 형성함으로써, 스큐 및 언더컷의 발생을 줄일 수 있는 효과가 있다.
또한, 제2 마스크를 이용하여 채널부를 형성할 때, 데이터선, 소스 전극, 및 드레인 전극이 채널부를 제외하고는 감광막으로 덮여 있으므로 경계부가 불필요하게 식각되는 것을 방지할 수 있다. 따라서, 반도체층이 채널부를 제외하고 데이터선, 소스 전극, 및 드레인 전극과 동일한 경계를 가질 수 있으므로 반도체층의 돌출로 인한 추가 설계마진을 고려할 필요가 없어, 고해상도의 구현이 용이해지는 효과가 있다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 한 화소를 나타낸 평면도이다.
도 2는 본 발명의 II-II선, II'-II'선을 따라 나타낸 단면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 5a 및 도 5b는 도 5에 도시된 박막 트랜지스터 표시판의 A1 및 A2 영역을 나타낸 확대 단면도이다.
도 7a 및 도 7b는 도 7에 도시된 박막 트랜지스터 표시판의 B1 및 B2 영역을 나타낸 확대 단면도이다.
도 2는 본 발명의 II-II선, II'-II'선을 따라 나타낸 단면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이다.
도 5a 및 도 5b는 도 5에 도시된 박막 트랜지스터 표시판의 A1 및 A2 영역을 나타낸 확대 단면도이다.
도 7a 및 도 7b는 도 7에 도시된 박막 트랜지스터 표시판의 B1 및 B2 영역을 나타낸 확대 단면도이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 한 화소를 나타낸 평면도이고, 도 2는 본 발명의 II-II선, II'-II'선을 따라 나타낸 단면도이다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판은 유리 또는 플라스틱 등과 같은 재료로 만들어진 기판(110) 위에 일 방향으로 게이트선(121)이 형성되어 있고, 게이트선(121)으로부터 돌출되는 게이트 전극(124)이 형성되어 있다. 게이트 전극(124)은 게이트선(121)과 연결되어 있어, 게이트선(121)을 통해 게이트 신호가 인가된다.
게이트선(121) 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx, silicon nitride) 또는 실리콘 산화물(SiOx, silicon oxide)로 이루어질 수 있고, 실리콘 질화물과 실리콘 산화물의 이중막으로 이루어질 수도 있다.
게이트 절연막(140) 위에는 반도체층(151)이 형성되어 있다. 반도체층(151)은 비정질 규소 반도체, 다결정 규소 반도체, 산화물 반도체 등으로 이루어질 수 있다. 반도체층(151)이 산화물 반도체로 이루어진 경우, 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
반도체층(151) 위에는 타 방향으로 데이터선(171)이 형성되어 있고, 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되어 있는 소스 전극(173) 및 소스 전극(173)과 이격되는 드레인 전극(175)이 형성되어 있다.
소스 전극(173)과 드레인 전극(175)은 게이트 전극(124) 위에서 서로 이격되어 있다. 반도체층(151)은 소스 전극(173) 및 드레인 전극(175)이 이격되는 부분에 대응하는 채널부를 포함하며, 채널부를 통해 전류가 흐르게 된다.
반도체층(151)은 채널부를 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 동일한 경계를 가지도록 중첩한다.
종래에 반도체층(151)이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 중첩하는 구조가 제시된 바 있었으나, 이 경우에 반도체층(151)은 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 바깥쪽의 경계를 가지고 형성되어 있었다. 즉, 기판(110)의 상부 면에서 내려다보았을 때 반도체층(151)이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 바깥쪽으로 돌출되도록 형성되어 있었다.
이와 달리, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에서 반도체층(151)은 채널부를 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 돌출되도록 형성되지 않는다. 다만, 오차 범위 내에서는 반도체층(151)이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계보다 바깥쪽으로 돌출되거나 안쪽으로 들어가도록 형성될 수 있다. 즉, 오차 범위를 제외하고는 반도체층(151)의 경계와 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계가 채널부를 제외하고 일치한다. 예를 들면, 오차 범위는 약 0.1um 이하일 수 있다. 이때 반도체층(151)의 경계와 데이터선(171), 소스 전극(173), 및 드레인 전극(175)의 경계는 약 0.1um이하의 차이를 가질 수 있다.
데이터선(171), 소스 전극(173), 및 드레인 전극(175)은 이중막, 삼중막 등과 같은 다중막으로 이루어질 수 있다. 즉, 금속층을 여러 층으로 증착하고, 이들을 패터닝하여 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성할 수 있다.
데이터선(171), 소스 전극(173), 및 드레인 전극(175)이 하부층 및 상부층을 포함하는 이중막으로 이루어진 경우, 하부층은 티타늄(Ti)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있다. 또한, 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수도 있다.
데이터선(171), 소스 전극(173), 및 드레인 전극(175)이 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어진 경우, 하부층 및 상부층은 몰리브덴(Mo)으로 이루어지고, 중간층은 알루미늄(Al)으로 이루어질 수 있다.
데이터선(171), 소스 전극(173), 및 드레인 전극(175) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 무기 절연 물질 또는 유기 절연 물질로 이루질 수 있으며, 무기 절연 물질과 유기 절연 물질의 이중막으로 이루어질 수도 있다. 반도체층(151)이 산화물 반도체로 이루어져 있다면, 반도체층(151)과 접하는 부분의 보호막(180)은 실리콘 산화물로 형성하는 것이 바람직하다.
보호막(180)에는 드레인 전극(175)의 일부가 노출되도록 제1 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 제1 접촉 구멍(181)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 이루어질 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판에서 게이트선(121)과 데이터선(171)은 서로 교차하도록 형성될 수 있고, 데이터선(171)의 단부에는 데이터선(171)의 폭보다 넓은 폭을 가지는 데이터 패드 전극(177)이 형성될 수 있다. 데이터 패드 전극(177)은 데이터선(171)으로부터 연장되어 형성되고, 데이터선(171)과 동일한 물질로 동일한 층에 형성된다.
데이터 패드 전극(177)의 아래에는 반도체층(151)과 동일한 물질로 반도체 패턴(153)이 형성될 수 있다. 반도체 패턴(153)은 데이터선(171)보다 넓은 폭을 가지고, 데이터 패드 전극(177)과 동일한 폭을 가지고 형성된다. 반도체 패턴(153)은 데이터 패드 전극(177)과 동일한 경계를 가지도록 중첩한다.
보호막(180)에는 데이터 패드 전극(177)의 일부가 노출되도록 제2 접촉 구멍(183)이 형성될 수 있다.
보호막(180) 위에는 제2 접촉 구멍(183)을 통해 데이터 패드 전극(177)과 연결되는 연결 전극(193)이 형성될 수 있다. 연결 전극(193)은 화소 전극(191)과 동일한 물질로 동일한 층에 형성된다. 연결 전극(193)은 데이터 구동 회로 등과 연결될 수 있으며, 데이터 신호를 인가 받아 데이터선(171)으로 공급해줄 수 있다.
다음으로, 첨부된 도면을 참조하여 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 3 내지 도 5, 도 7 내지 8, 도 10 내지 도 12는 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법을 나타낸 공정 단면도이고, 도 6a 및 도 6b는 도 5에 도시된 박막 트랜지스터 표시판의 A1 및 A2 영역을 나타낸 확대 단면도이며, 도 9a 및 도 9b는 도 8에 도시된 박막 트랜지스터 표시판의 B1 및 B2 영역을 나타낸 확대 단면도이다.
먼저, 도 3에 도시된 바와 같이, 유리 또는 플라스틱 등으로 만들어진 기판(110) 위에 게이트선(도시하지 않음) 및 게이트선으로부터 돌출되는 게이트 전극(124)을 형성한다.
도 4에 도시된 바와 같이, 게이트선 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 이용하여 게이트 절연막(140)을 형성한다.
게이트 절연막(140)은 단일막 또는 다중막으로 형성할 수 있다. 게이트 절연막(140)을 다중막으로 형성할 때 실리콘 산화물을 먼저 증착하고, 그 위에 실리콘 질화물을 증착하여 형성할 수 있다. 이와 반대로, 실리콘 질화물을 먼저 증착한 후 실리콘 산화물을 증착하여 게이트 절연막(140)을 형성할 수도 있다. 이때, 게이트 절연막(140) 위에 산화물 반도체를 증착한다면 후자의 방법에 따라 게이트 절연막(140)을 형성하는 것이 바람직하다. 게이트 전극(124)과 같은 금속층은 실리콘 질화물과 접촉하고, 산화물 반도체는 실리콘 산화물과 접촉하는 것이 이웃하는 층 간에 서로 영향을 미치는 것을 방지할 수 있기 때문이다.
이어, 게이트 절연막(140) 위에 반도체 물질(150)을 증착하고, 반도체 물질(150) 위에 금속 물질(170)을 증착한다. 이때, 반도체 물질(150) 및 금속 물질(170)을 연속 증착할 수 있다.
반도체 물질(150)은 비정질 규소 반도체, 다결정 규소 반도체, 산화물 반도체 등으로 이루어질 수 있다. 반도체 물질(150)이 산화물 반도체로 이루어진 경우, 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 인듐-주석 산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
금속 물질(170)은 단일막 또는 다중막으로 이루어질 수 있다. 금속 물질(170)이 하부층 및 상부층을 포함하는 이중막으로 이루어진 경우, 하부층은 티타늄(Ti)으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수 있다. 또한, 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고, 상부층은 구리(Cu)로 이루어질 수도 있다.
이어, 금속 물질(170) 위에 감광성 물질을 도포하여 제1 감광막을 형성한다. 제1 마스크(62)를 이용하여 제1 감광막을 노광 및 현상하여 제1 감광막 패턴(40)을 형성한다.
도 5에 도시된 바와 같이, 제1 감광막 패턴(40)을 이용하여 반도체 물질(150) 및 금속 물질(170)을 식각하여, 데이터선(171), 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되어 일체형으로 이루어지는 소스 전극(173)과 드레인 전극(175)을 형성한다. 또한, 데이터선(171), 소스 전극(173), 및 드레인 전극(175) 아래에 위치하는 반도체층(151)을 형성한다.
이때, 반도체층(151)은 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 동일한 경계를 가진다. 제1 마스크(62)를 이용하여 반도체 물질(150)과 금속 물질(170)을 동시에 패터닝하기 때문이다.
데이터선(171)은 게이트선(121)과 교차하도록 형성할 수 있고, 데이터선(171)의 단부에는 데이터선(171)의 폭보다 넓은 폭을 가지는 데이터 패드 전극(177)을 형성할 수 있다. 데이터 패드 전극(177)은 데이터선(171)으로부터 연장되도록 형성하고, 데이터선(171)과 동일한 물질로 동일한 층에 형성한다.
데이터 패드 전극(177)의 아래에는 반도체층(151)과 동일한 물질로 반도체 패턴(153)을 형성할 수 있다. 반도체 패턴(153)은 데이터선(171)보다 넓은 폭을 가지고, 데이터 패드 전극(177)과 동일한 폭을 가진다. 반도체 패턴(153)은 데이터 패드 전극(177)과 동일한 경계를 가지도록 중첩한다.
반도체 물질(150) 및 금속 물질(170)은 습식 식각 방식으로 식각된다. 습식 식각 방식으로 식각이 이루어지는 경우, 등방성 식각(isotropic etching)이 이루어진다. 따라서, 제1 감광막 패턴(40)의 아래에 위치하는 금속 물질(170) 및 반도체 물질(150)의 측면이 식각된다.
이로 인해, 도 6a 및 도 6b에 도시된 바와 같이 데이터선(171) 및 드레인 전극(175)은 제1 감광막 패턴(40)의 경계보다 제1 너비(w1)만큼 안쪽에 위치하는 경계를 가진다. 또한, 도시는 생략하였으나 소스 전극(173)도 제1 감광막 패턴(40)의 경계보다 제1 너비(w1)만큼 안쪽에 위치하는 경계를 가진다.
반도체 물질(150) 및 금속 물질(170)은 제1 식각액으로 식각되고, 제1 식각액은 반도체 물질(150) 및 금속 물질(170)을 모두 식각할 수 있는 물질로 이루어진다. 따라서, 반도체 물질(150) 및 금속 물질(170)을 동시에 식각할 수 있다.
도 7에 도시된 바와 같이 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 포함한 기판(110) 위의 전면에 감광성 물질을 도포하여 제2 감광막을 형성한다. 제2 마스크(64)를 이용하여 제2 감광막을 노광 및 현상하여 제2 감광막 패턴(50)을 형성한다.
도 8에 도시된 바와 같이 제2 감광막 패턴(50)을 이용하여 일체형으로 이루어지는 소스 전극(173) 및 드레인 전극(175)을 식각하여, 소스 전극(173)과 드레인 전극(175)을 분리한다. 소스 전극(173)과 드레인 전극(175)이 분리된 부분에 대응하는 반도체층(151)에는 채널부가 형성된다. 따라서, 반도체층(151)은 채널부를 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 동일한 경계를 가지도록 중첩한다.
소스 전극(173) 및 드레인 전극(175)은 습식 식각 방식으로 식각되어 등방성 식각이 이루어진다. 따라서, 제2 감광막 패턴(50)의 아래에 위치하는 소스 전극(173) 및 드레인 전극(175)의 측면이 식각된다.
이로 인해, 도 9a 및 도 9b에 도시된 바와 같이 소스 전극(173) 및 드레인 전극(175)은 제2 감광막 패턴(50)의 경계보다 제2 너비(w2)만큼 안쪽에 위치하는 경계를 가진다.
소스 전극(173) 및 드레인 전극(175)은 제2 식각액으로 식각되고, 제2 식각액은 소스 전극(173) 및 드레인 전극(175)을 식각할 수 있고, 반도체층(151)은 식각할 수 없는 물질로 이루어진다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 마스크(62)를 이용하여 제1 감광막 패턴(40)을 형성하고, 데이터선(171), 소스 전극(173), 드레인 전극(175), 및 반도체층(151)을 형성한다. 또한, 제2 마스크(64)를 이용하여 제2 감광막 패턴(50)을 형성하고, 채널부를 형성한다.
종래 기술에 의한 박막 트랜지스터 표시판을 제조하는 공정에 따르면, 하나의 마스크를 이용하여 데이터선, 소스 전극, 드레인 전극, 반도체층을 형성하고, 채널부도 함께 형성한다. 이를 위해 슬릿 마스크(slit mask) 또는 하프톤 마스크(half-tone mask) 등을 사용하게 되고, 에치백(etch-back) 공정이 이용된다.
이와 비교하여, 본 발명의 일 실시예에 의한 박막 트랜지스터 표시판을 제조하는 공정에 따르면, 슬릿 마스크(slit mask) 또는 하프톤 마스크(half-tone mask) 등과 같은 특수 마스크를 사용하지 않아도 되므로 비용을 줄일 수 있다. 또한, 에치백 공정을 이용하지 않아도 되므로 감광막이 밀리는 현상이 발생하지 않아 반도체층이 데이터선, 소스 전극, 및 드레인 전극보다 돌출된 부분이 발생하지 않고, 이로 인한 스큐가 발생하지 않는다. 또한, 채널부를 형성하는 동안 채널부를 제외한 데이터선(171), 소스 전극(173), 및 드레인 전극(175)이 모두 제2 감광막 패턴(50)에 의해 덮여 있으므로 이들의 가장자리의 측면이 식각되지 않아 스큐 및 언더컷이 발생하지 않는다.
또한, 종래 기술에 의한 박막 트랜지스터 표시판을 제조하는 다른 공정에 따르면, 하나의 마스크를 이용하여 반도체층을 형성하고, 또 다른 마스크를 이용하여 데이터선, 소스 전극, 및 드레인 전극을 형성한다. 이때, 데이터선, 소스 전극, 및 드레인 전극을 형성하기 위해서는 데이터선, 소스 전극, 및 드레인 전극을 구성하는 금속 물질을 식각할 수 있고, 반도체층은 식각할 수 없는 식각액을 이용하여 식각해야 한다. 즉, 본 발명의 일 실시예에서의 제2 식각액과 동일한 식각액을 사용하게 된다.
도 6a, 도 6b, 도 9a, 및 도 9b를 참고하면, 제1 식각액을 사용하였을 때 발생하는 스큐의 크기가 제1 너비(w1)에 대응하고, 제2 식각액을 사용하였을 때 발생하는 스큐의 크기가 제2 너비(w2)에 대응함을 알 수 있다. 이때, 제1 너비(w1)보다 제2 너비(w2)가 더 크다. 즉, 제1 식각액을 사용하였을 때보다 제2 식각액을 사용하였을 때 발생하는 스큐의 크기가 더 크다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판을 제조하는 공정에 따르면, 채널부를 제외하고는 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성할 때 제1 식각액을 이용함으로써, 스큐 및 언더컷의 발생을 줄일 수 있다.
도 10에 도시된 바와 같이, 제2 감광막 패턴(50)을 제거한다. 게이트 전극(124), 반도체층(151), 소스 전극(173), 및 드레인 전극(175)은 하나의 박막 트랜지스터를 이룬다.
도 11에 도시된 바와 같이, 데이터선(171), 소스 전극(173), 드레인 전극(175)을 포함한 기판(110) 위의 전면에 보호막(180)을 형성한다. 보호막(180)은 무기 절연 물질 또는 유기 절연 물질로 이루질 수 있으며, 무기 절연 물질과 유기 절연 물질의 이중막으로 이루어질 수도 있다.
이어, 드레인 전극(175)의 일부가 노출되도록 보호막(180)에 제1 접촉 구멍(181)을 형성한다. 또한, 데이터 패드 전극(177)의 일부가 노출되도록 보호막(180)에 제2 접촉 구멍(183)을 형성할 수 있다.
도 12에 도시된 바와 같이, 제1 접촉 구멍(181)을 통해 드레인 전극(175)과 연결되는 화소 전극(191)을 형성한다. 또한, 제2 접촉 구멍(183)을 통해 데이터 패드 전극(177)과 연결되는 연결 전극(193)을 형성할 수 있다. 화소 전극(191)과 연결 전극(193)은 동일한 물질로 동일한 층에 형성할 수 있다. 예를 들면, 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 물질로 형성할 수 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에서 반도체 물질(150)은 산화물 반도체로 이루어질 수 있고, 금속 물질(170)은 티타늄, 구리 등으로 이루어질 수 있다고 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니다. 이러한 한정은 본 발명이 습식 식각으로 인한 스큐와 언더컷 등의 문제점을 해결하기 위한 것으로써, 상기 물질을 사용하는 경우에는 습식 식각을 이용하게 된다는 점에서 예시한 물질들이다. 상기 물질들이 아닌 다른 물질을 사용하는 경우에도 습식 식각을 이용하여 식각할 수 있는 모든 물질을 사용할 수 있다.
예를 들면, 금속 물질(170)이 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어질 수도 있으며, 하부층 및 상부층은 몰리브덴(Mo)으로 이루어지고, 중간층은 알루미늄(Al)으로 이루어질 수 있다. 또한, 반도체 물질(150)이 비정질 규소(Amorphous Silicon), 결정질 규소(Poly Silicon) 등으로 이루어질 수도 있다.
본 발명의 일 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에서는 제1 마스크(62)를 이용하여 반도체 물질(150)과 금속 물질(170)을 동시에 식각하여 반도체층(151), 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성하고, 제2 마스크(64)를 이용하여 소스 전극(173)과 드레인 전극(175)을 식각하여 소스 전극(173)과 드레인 전극(175)을 분리하고 있다.
그러나 본 발명은 이에 한정되지 아니하고 그 순서가 반대로 이루어질 수도 있다. 먼저, 제2 마스크(64)와 동일한 마스크를 이용하여 금속 물질(170)을 식각하여 게이트 전극(124) 위에서 금속 물질(170)이 소정 간격을 가지도록 이격시킨다. 이어, 제1 마스크(62)와 동일한 마스크를 이용하여 반도체 물질(150)과 금속 물질(170)을 동시에 식각하여 반도체층(151), 데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성할 수도 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
40: 제1 감광막 패턴 50: 제2 감광막 패턴
62: 제1 마스크 64: 제2 마스크
110: 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
150: 반도체 물질 151: 반도체층
153: 반도체 패턴 170: 금속 물질
171: 데이터선 173: 소스 전극
175: 드레인 전극 177: 데이터 패드 전극
180: 보호막 181: 제1 접촉 구멍
183: 제2 접촉 구멍 191: 화소 전극
193: 연결 전극
62: 제1 마스크 64: 제2 마스크
110: 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
150: 반도체 물질 151: 반도체층
153: 반도체 패턴 170: 금속 물질
171: 데이터선 173: 소스 전극
175: 드레인 전극 177: 데이터 패드 전극
180: 보호막 181: 제1 접촉 구멍
183: 제2 접촉 구멍 191: 화소 전극
193: 연결 전극
Claims (19)
- 기판;
상기 기판 위에 일 방향으로 형성되는 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극;
상기 게이트선 및 상기 게이트 전극 위에 형성되는 게이트 절연막;
상기 게이트 절연막 위에 형성되는 반도체층;
상기 반도체층 위에 타 방향으로 형성되는 데이터선 및 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되는 소스 전극;
상기 게이트 전극 위에서 상기 소스 전극과 이격되도록 형성되는 드레인 전극; 및,
상기 드레인 전극과 연결되는 화소 전극을 포함하고,
상기 반도체층은 상기 소스 전극 및 상기 드레인 전극이 이격되는 부분에 대응하는 채널부를 포함하고,
상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는,
박막 트랜지스터 표시판.
- 제1 항에 있어서,
상기 반도체층, 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 습식 식각 방식으로 식각되는 물질로 이루어지는,
박막 트랜지스터 표시판.
- 제1 항에 있어서,
상기 반도체층은 산화물 반도체로 이루어지는,
박막 트랜지스터 표시판.
- 제3 항에 있어서,
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어지는,
박막 트랜지스터 표시판.
- 제1 항에 있어서,
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층 및 상부층을 포함하는 이중막으로 이루어지고,
상기 하부층은 티타늄(Ti)으로 이루어지고,
상기 상부층은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판.
- 제1 항에 있어서,
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층 및 상부층을 포함하는 이중막으로 이루어지고,
상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고,
상기 상부층은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판.
- 제1 항에 있어서,
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고,
상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고,
상기 중간층은 알루미늄(Al)으로 이루어지는,
박막 트랜지스터 표시판.
- (a) 기판 위에 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극을 형성하는 단계;
(b) 상기 게이트선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
(c) 상기 게이트 절연막 위에 반도체 물질 및 금속 물질을 증착하는 단계;
(d) 제1 마스크를 이용하여 상기 반도체 물질 및 상기 금속 물질을 식각하여 데이터선, 상기 데이터선으로부터 상기 게이트 전극 위로 돌출되어 일체형으로 이루어지는 소스 전극과 드레인 전극, 및 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 아래에 위치하는 반도체층을 형성하는 단계;
(e) 제2 마스크를 이용하여 상기 일체형으로 이루어지는 소스 전극 및 드레인 전극을 식각하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계; 및,
(f) 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 (d) 단계는,
(d-1) 상기 금속 물질 위에 제1 감광막을 형성하는 단계;
(d-2) 상기 제1 마스크를 이용하여 상기 제1 감광막을 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계; 및,
(d-3) 상기 제1 감광막 패턴을 이용하여 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극을 형성하는 단계를 포함하고,
상기 (e) 단계는,
(e-1) 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 위에 제2 감광막을 형성하는 단계;
(e-2) 상기 제2 마스크를 이용하여 상기 제2 감광막을 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계; 및,
(e-3) 상기 제2 감광막 패턴을 이용하여 상기 소스 전극 및 상기 드레인 전극을 분리하는 단계를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 (e) 단계에서,
상기 소스 전극 및 상기 드레인 전극이 분리된 부분에 대응하는 상기 반도체층에 채널부가 형성되고,
상기 반도체층은 상기 채널부를 제외하고 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극과 동일한 경계를 가지도록 중첩하는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 (d) 단계에서,
상기 반도체 물질 및 상기 금속 물질은 습식 식각 방식으로 식각되고,
상기 (e) 단계에서,
상기 소스 전극 및 상기 드레인 전극은 습식 식각 방식으로 식각되는,
박막 트랜지스터 표시판의 제조 방법.
- 제11 항에 있어서,
상기 (d) 단계에서,
상기 반도체 물질 및 상기 금속 물질은 제1 식각액으로 식각되고,
상기 제1 식각액은 상기 반도체 물질 및 상기 금속 물질을 식각할 수 있는 물질로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,
상기 (e) 단계에서,
상기 소스 전극 및 상기 드레인 전극은 제2 식각액으로 식각되고,
상기 제2 식각액은 상기 소스 전극 및 상기 드레인 전극을 식각할 수 있고, 상기 반도체층을 식각할 수 없는 물질로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 반도체 물질은 산화물 반도체로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- 제14 항에 있어서,
상기 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석 산화물(ZTO, Zinc Tin Oxide), 및 인듐-주석 산화물(IZO, Indium Tin Oxide) 중 어느 하나로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고,
상기 하부층은 티타늄(Ti)으로 이루어지고,
상기 상부층은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 금속 물질은 하부층 및 상부층을 포함하는 이중막으로 이루어지고,
상기 하부층은 구리-망간(Cu-Mn) 합금으로 이루어지고,
상기 상부층은 구리(Cu)로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- 제8 항에 있어서,
상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하부층, 중간층, 및 상부층을 포함하는 삼중막으로 이루어지고,
상기 하부층 및 상기 상부층은 몰리브덴(Mo)으로 이루어지고,
상기 중간층은 알루미늄(Al)으로 이루어지는,
박막 트랜지스터 표시판의 제조 방법.
- (a) 기판 위에 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극을 형성하는 단계;
(b) 상기 게이트선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
(c) 상기 게이트 절연막 위에 반도체 물질 및 금속 물질을 증착하는 단계;
(d) 제1 마스크를 이용하여 상기 금속 물질을 식각하여 상기 게이트 전극 위에서 상기 금속 물질을 이격시키는 단계;
(e) 제2 마스크를 이용하여 상기 반도체 물질 및 상기 금속 물질을 식각하여 데이터선, 상기 데이터선으로부터 상기 게이트 전극 위로 돌출된 소스 전극, 상기 소스 전극과 상기 게이트 전극 위에서 이격되도록 형성되는 드레인 전극, 및 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극 아래에 위치하는 반도체층을 형성하는 단계; 및,
(f) 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는,
박막 트랜지스터 표시판의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110132994A KR20130066247A (ko) | 2011-12-12 | 2011-12-12 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US13/464,613 US9178024B2 (en) | 2011-12-12 | 2012-05-04 | Thin film transistor display panel and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110132994A KR20130066247A (ko) | 2011-12-12 | 2011-12-12 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180163165A Division KR102027363B1 (ko) | 2018-12-17 | 2018-12-17 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130066247A true KR20130066247A (ko) | 2013-06-20 |
Family
ID=48571149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110132994A KR20130066247A (ko) | 2011-12-12 | 2011-12-12 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9178024B2 (ko) |
| KR (1) | KR20130066247A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150135673A (ko) * | 2014-05-23 | 2015-12-03 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| CN112185891A (zh) * | 2020-09-28 | 2021-01-05 | 成都中电熊猫显示科技有限公司 | 阵列基板的制造方法、阵列基板及显示面板 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105702584B (zh) * | 2016-02-02 | 2019-11-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制作方法、阵列基板、显示装置 |
| CN110120426B (zh) * | 2018-02-07 | 2023-01-10 | 南京京东方显示技术有限公司 | 一种薄膜晶体管的制造方法及薄膜晶体管 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0145900B1 (ko) * | 1995-02-11 | 1998-09-15 | 김광호 | 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법 |
| JP3866783B2 (ja) | 1995-07-25 | 2007-01-10 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| KR100251512B1 (ko) * | 1997-07-12 | 2000-04-15 | 구본준 | 횡전계방식 액정표시장치 |
| JP2001257350A (ja) * | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002350899A (ja) | 2001-05-24 | 2002-12-04 | Matsushita Electric Ind Co Ltd | 液晶ディスプレイ装置の製造方法 |
| TW538541B (en) * | 2002-05-15 | 2003-06-21 | Au Optronics Corp | Active matrix substrate of liquid crystal display device and the manufacturing method thereof |
| JP4203954B2 (ja) * | 2002-12-26 | 2009-01-07 | 株式会社日立製作所 | 画像表示装置 |
| JP4646539B2 (ja) | 2004-03-29 | 2011-03-09 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| JP4989907B2 (ja) * | 2005-03-24 | 2012-08-01 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| KR100792300B1 (ko) | 2005-11-11 | 2008-01-07 | 비오이 하이디스 테크놀로지 주식회사 | 반투과형 액정표시장치의 어레이기판 제조방법 |
| KR101257811B1 (ko) * | 2006-06-30 | 2013-04-29 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| JP5328083B2 (ja) * | 2006-08-01 | 2013-10-30 | キヤノン株式会社 | 酸化物のエッチング方法 |
| KR100811997B1 (ko) | 2006-12-04 | 2008-03-10 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치 |
| KR100864209B1 (ko) | 2007-02-28 | 2008-10-17 | (주)아이씨디 | 박막트랜지스터 어레이 제조방법 |
| KR101253497B1 (ko) | 2008-06-02 | 2013-04-11 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판의 제조방법 |
| JP5285710B2 (ja) * | 2008-10-24 | 2013-09-11 | 三菱マテリアル株式会社 | 薄膜トランジスタの製造方法 |
| KR101475313B1 (ko) | 2008-11-17 | 2014-12-23 | 엘지디스플레이 주식회사 | 어레이 기판의 제조방법 |
| KR101051586B1 (ko) | 2009-06-11 | 2011-07-22 | 한양대학교 산학협력단 | 2개의 포토 마스크를 이용한 박막 트랜지스터의 제조 방법 |
| JP2011066375A (ja) * | 2009-08-18 | 2011-03-31 | Fujifilm Corp | 非晶質酸化物半導体材料、電界効果型トランジスタ及び表示装置 |
| CN102034751B (zh) | 2009-09-24 | 2013-09-04 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| KR20110061773A (ko) | 2009-12-02 | 2011-06-10 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| CN102640272B (zh) * | 2009-12-04 | 2015-05-20 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| KR101093268B1 (ko) | 2009-12-18 | 2011-12-14 | 삼성모바일디스플레이주식회사 | 표시 장치의 제조 방법 |
| US20130092923A1 (en) * | 2010-01-13 | 2013-04-18 | Sharp Kabushiki Kaisha | Active matrix substrate and method for manufacturing the same |
| KR20110093113A (ko) | 2010-02-11 | 2011-08-18 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| US8338240B2 (en) * | 2010-10-01 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor |
-
2011
- 2011-12-12 KR KR1020110132994A patent/KR20130066247A/ko active Application Filing
-
2012
- 2012-05-04 US US13/464,613 patent/US9178024B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150135673A (ko) * | 2014-05-23 | 2015-12-03 | 엘지디스플레이 주식회사 | 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
| CN112185891A (zh) * | 2020-09-28 | 2021-01-05 | 成都中电熊猫显示科技有限公司 | 阵列基板的制造方法、阵列基板及显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130146864A1 (en) | 2013-06-13 |
| US9178024B2 (en) | 2015-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9923068B2 (en) | Array substrate and method of fabricating the same | |
| KR101579135B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| US8329523B2 (en) | Array substrate for dislay device and method of fabricating the same | |
| KR101019048B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US8884291B2 (en) | Thin film transistor display panel and manufacturing method thereof | |
| KR101246789B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20120046555A (ko) | 어레이 기판의 제조방법 | |
| CN106997892B (zh) | 显示装置以及该显示装置的制造方法 | |
| US20190267493A1 (en) | Thin film transistor, method of fabricating thin film transistor and array substrate | |
| US8067767B2 (en) | Display substrate having vertical thin film transistor having a channel including an oxide semiconductor pattern | |
| KR102224457B1 (ko) | 표시장치와 그 제조 방법 | |
| WO2017028493A1 (zh) | 薄膜晶体管及其制作方法、显示器件 | |
| CN114089571B (zh) | 阵列基板及制作方法和显示面板 | |
| KR20130066247A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| WO2012169388A1 (ja) | Ｔｆｔ基板およびその製造方法 | |
| US9461066B2 (en) | Thin film transistor and method of manufacturing the same, array substrate and display device | |
| KR20110058356A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR102090518B1 (ko) | 산화물 반도체 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 | |
| KR102027363B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20110113042A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR102303957B1 (ko) | 산화물 반도체 박막 트랜지스터 및 그 제조 방법 | |
| KR20110056899A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20100055127A (ko) | 어레이 기판의 제조방법 | |
| KR20110058355A (ko) | 어레이 기판 및 이의 제조방법 | |
| KR20160063437A (ko) | 산화물 박막트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| A107 | Divisional application of patent |