JP2006293301A - パッド電極形成方法及びこれを用いた液晶表示素子の製造方法並びに該方法により製造された液晶表示素子 - Google Patents

パッド電極形成方法及びこれを用いた液晶表示素子の製造方法並びに該方法により製造された液晶表示素子 Download PDF

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Abstract

【課題】導電性フォトレジストをアッシング処理という比較的簡単な方法で処理しパッド電極などを形成することによって、従来フォトリソグラフィ工程に比べて抜群の費用節減及び工程簡素化の効果を実現する。
【解決手段】本発明によると、パッド電極として導電性フォトレジストを用い、このような導電性フォトレジストをアッシング処理という比較的簡単な方法で処理しコンタクトホールにパッド電極を形成することによって、従来フォトリソグラフィ工程に比べて抜群の費用節減及び工程の簡素化が実現可能になる。
【選択図】図４Ｂ

Description

本発明は、液晶表示素子に係り、より詳細には、液晶表示素子におけるパッド電極形成方法に関する。
表示画面の厚さが数センチメートル（cm）に過ぎない超薄型の平板表示素子の中でも、液晶表示素子は、動作電圧が低いために消費電力が少なく、携帯用に使用可能な利点から、ノートブックコンピュータ、モニタ、宇宙船、航空機などに至るまで幅広く且つ多様に応用されている。
このような液晶表示素子は、薄膜トランジスタと画素電極がその上に形成される薄膜トランジスタ基板と、薄膜トランジスタ基板と所定間隔をおいて対向して配置され、カラーフィルタ層と共通電極がその上に形成されるカラーフィルタ基板と、これら両基板間に形成された液晶層と、を備えてなり、薄膜トランジスタ基板の画素電極とカラーフィルタ基板の共通電極との間に電圧が印加されると、液晶層の配列が変更されながら光の透過度が調節されることによって、画像が表示される。
以下、図面の基づき、従来の液晶表示素子を構成する薄膜トランジスタ基板についてより詳しく説明する。
図１Ａは、従来の薄膜トランジスタ基板の単位画素を示す平面図であり、図１Ｂは、図１ＡのＩ−Ｉ線断面図である。
図１Ａに示すように、基板１上には、横方向に複数のゲートライン１０が形成され、これらゲートライン１０と交差するように縦方向に複数のデータライン２０が形成されており、これらゲートライン１０とデータライン２０により画素領域が定義される。
また、ゲートライン１０とデータライン２０との交差領域には、スイッチング素子とされる薄膜トランジスタＴが形成されている。この薄膜トランジスタＴは、ゲート電極、半導体層、ソース電極及びドレーン電極の組合せで構成される。
また、前記画素領域内には、薄膜トランジスタＴと電気的に接続する透明な画素電極３０が形成されている。
ここで、ゲートライン１０の末端には、ゲートパッド１２が形成され、このゲートパッド１２上には、駆動回路部との接続のためにゲートパッド電極４０ａが形成されている。
また、データライン２０の末端にも、データパッド２２が形成され、このデータパッド２２上には駆動回路部との接続のためにデータパッド電極４０ｂが形成されている。
図１Ｂを参照すると、ゲートパッド１２は、その上にゲート絶縁膜１５と保護膜２５が積層されるので、所定のコンタクトホールを介してゲートパッド電極４０ａと連結されている。
また、データパッド２２は、その上に保護膜２５が積層されるので、所定のコンタクトホールを介してデータパッド電極４０ｂと連結されている。
次に、所定のコンタクトホールを介してゲートパッド１２にゲートパッド電極４０ａを連結し、データパッド２２にデータパッド電極４０ｂを連結する方法について、より詳しく説明する。
図２Ａ乃至図２Ｇは、従来のコンタクトホールを介してゲートパッド１２及びデータパッド２２にゲートパッド電極４０ａ及びデータパッド電極４０ｂをそれぞれ連結する工程を概略的に示す断面図であり、図１ＡのＡ−Ａ線断面図に該当する。以下、この断面に限定して説明する。
図２Ａに示すように、基板１上にゲートパッド１２、ゲート絶縁膜１５、データパッド２２、及び保護膜２５を順に形成した後、ゲートパッド１２上部及びデータパッド２２上部にコンタクトホールを形成する。
その後、図２Ｂに示すように、基板１の全面にパッド電極用物質４０を形成する。
続いて、図２Ｃに示すように、パッド電極用物質４０上にフォトレジスト層５０を形成する。
その後、図２Ｄに示すように、ゲートパッド１２及びデータパッド２２に対応する領域をマスク６０で遮蔽し光を照射する。
続いて、図２Ｅに示すように、現像工程によりフォトレジスト層５０をパターニングしてゲートパッド１２及びデータパッド２２の上部にのみフォトレジスト層５０ａ，５０ｂを残す。すなわち、光の照射された領域が現像工程を通して除去されることにより、ゲートパッド１２及びデータパッド２２の上部にのみフォトレジスト層５０ａ，５０ｂが残存するのである。
その後、図２Ｆに示すように、フォトレジスト層５０ａ，５０ｂをマスクとしてパッド電極用物質４０をエッチングする。
最後に、図２Ｇに示すように、フォトレジスト層５０ａ，５０ｂを除去することによって、ゲートパッド１２と連結されるゲートパッド電極４０ａ及びデータパッド２２と連結されるデータパッド電極４０ｂが完成する。
このように、従来は、ゲートパッド電極４０ａ及びデータパッド電極４０ｂを形成するために、露光及び現像工程を用いるいわゆるフォトリソグラフィ工程を適用してきた。しかしながら、フォトリソグラフィ工程は、所定パターンのマスクと光を照射するための光照射装置がさらに必要とされ、それだけ製造コストが上昇し、しかも、露光工程及び現像工程などを行わねばならず、工程が複雑で長時間かかるという問題があった。
本発明は、上記問題点を解決するためのもので、その目的は、マスクや光照射装置が更に必要なく、比較的簡単な方法でかつ短時間でゲートパッド電極及びデータパッド電極を形成する方法を提供することにある。
本発明の他の目的は、ゲートパッド電極及びデータパッド電極を形成する方法を、液晶表示素子の他の構成要素の形成方法に適用することによって、低コストで生産性の高い液晶表示素子を製造する方法を提供することにある。
上記目的を達成するために、本発明は、基板上にゲートパッドを形成する工程と、前記ゲートパッドを含めた基板の全面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にデータパッドを形成する工程と、前記データパッドを含めた基板の全面に保護膜を形成する工程と、前記ゲートパッド上部のゲート絶縁膜及び保護膜に第１コンタクトホールを形成する工程と、前記データパッド上部の保護膜に第２コンタクトホールを形成する工程と、前記第１コンタクトホール及び第２コンタクトホールを含めた基板の全面に導電性フォトレジストを塗布する工程と、前記導電性フォトレジストをアッシング処理することによって、前記第１コンタクトホールにゲートパッド電極を形成し、前記第２コンタクトホールにデータパッド電極を形成する工程と、を備えてなる液晶表示素子のパッド電極形成方法を提供する。
すなわち、本発明によると、パッド電極として導電性フォトレジストを用い、このような導電性フォトレジストをアッシング処理という比較的簡単な方法で処理しコンタクトホールにパッド電極を形成することによって、従来フォトリソグラフィ工程に比べて抜群の費用節減及び工程の簡素化が実現可能になる。
ここで、前記アッシング処理は、酸素プラズマを用いて行うことが好ましい。
また、本発明は、このように導電性フォトレジストをアッシング処理してパッド電極を形成する方法を、液晶表示素子の他の構成要素の形成工程に適用する方法を提供する。
すなわち、本発明は、断線補強ライン形成に前記導電性フォトレジストのアッシング処理方法を適用できるが、具体的には、基板上に金属ラインを形成する工程と、前記金属ラインを含めた基板の全面に絶縁層を形成する工程と、前記金属ライン上部の絶縁層にホールを形成する工程と、前記ホールを含めた基板の全面に導電性フォトレジストを塗布する工程と、前記導電性フォトレジストをアッシング処理することによって前記ホールに導電性フォトレジストからなる断線補強ラインを形成する工程と、を備えてなる液晶表示素子の製造方法を提供する。
また、本発明は、ＩＰＳモード液晶表示素子におけるドレーン電極と画素電極間のブリッジ電極の形成に、前記導電性フォトレジストのアッシング処理方法を適用できるが、具体的には、基板上にゲート電極及び共通電極を形成する工程と、前記基板全面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の所定領域に半導体層を形成する工程と、前記半導体層上にソース及びドレーン電極を形成し、前記共通電極と平行に画素電極を形成する工程と、前記基板全面に保護膜を形成する工程と、前記ドレーン電極及び画素電極間の保護膜にコンタクトホールを形成する工程と、前記コンタクトホールを含めた基板の全面に導電性フォトレジストを塗布する工程と、前記導電性フォトレジストをアッシング処理すことによって前記コンタクトホールに導電性フォトレジストからなるブリッジ電極を形成する工程と、を備えてなるＩＰＳモード液晶表示素子の製造方法を提供する。
ここで、前記画素電極は、前記ソース及びドレーン電極とを同時に形成する代わりに、前記共通電極と同時に形成することができる。
また、本発明は、上記方法により製造される液晶表示素子を提供する。
本発明によれば、導電性フォトレジストをアッシング処理という比較的簡単な方法で処理することによって、パッド電極、断線補強ライン、及びＩＰＳモード液晶表示素子のブリッジ電極などを形成するため、フォトリソグラフィ工程を用いる従来に比べて、抜群の費用節減及び工程の簡素化が実現可能になる。
以下、添付の図面に基づき、本発明の好適な実施の形態について詳細に説明する。
第１の実施の形態
図３Ａ乃至図３Ｄは、本発明による液晶表示素子のパッド電極形成方法を概略的に示す断面図であり、図１ＡのＩ−Ｉ線断面図に該当する。以下では、このパッド電極に限定して説明をし、液晶表示素子の他の構成要素については説明を省くものとする。したがって、液晶表示素子の他の構成要素は、当業界での公知の方法により様々に変更可能である。
まず、図３Ａに示すように、基板１０１上に、ゲートパッド１２０を形成し、ゲートパッド１２０を含めた基板の全面に、ゲート絶縁膜１５０を形成し、ゲート絶縁膜１５０上にデータパッド２２０を形成し、データパッド２２０を含めた基板の全面に保護膜２５０を形成する。
ここで、ゲート絶縁膜１５０と保護膜２５０は、同一の材料を用いても良く、互いに異なる材料を用いても良い。
ゲート絶縁膜１５０と保護膜２５０を互いに異なる材料を用いる場合には、コンタクトホールの形成時にアンダーカット現象が生じ、従来フォトリソグラフィ工程でパッド電極を形成する際にはパッド電極が断線する問題が起きたが、本発明の場合は、たとえコンタクトホール形成時にアンダーカット現象が生じてもパッド電極が断線する問題は起きない。これについては後述する。
その後、図３Ｂに示すように、ゲートパッド１２０上部のゲート絶縁膜１５０及び保護膜２５０に、第１コンタクトホールを形成し、データパッド２２０上部の保護膜２５０に第２コンタクトホールを形成する。
第１コンタクトホール及び第２コンタクトホールは、同時に形成することが好ましい。
その後、図３Ｃに示すように、第１コンタクトホール及び第２コンタクトホールを含めた基板の全面に、導電性フォトレジスト４００を塗布する。
この導電性フォトレジスト４００は、導電性高分子を含めてなる。ここで、導電性高分子とは、単一結合と二重結合が交互に配列された共役二重結合物質に対して電子を除去（ｐ型ドーピング）したり、または、電子を挿入（ｎ型ドーピング）し、電荷の非局所化により導電性を示す高分子のことをいう。
かかる導電性高分子には、
Figure 2006293301
 （ポリアセンチレン）、
Figure 2006293301
 （ポリ（ｐ−フェニレンスルフィド））、
Figure 2006293301
 （ポリ（ｐ−フェニレン））、
Figure 2006293301
 （ポリ（ｐ−フェニレンビニレン））、
Figure 2006293301
 （ポリチオフェン）、
Figure 2006293301
 （ポリ（チエニレンビニレン））、
Figure 2006293301
 （ポリ（３，４-エチレンジオキシチオフェン））、
Figure 2006293301
 （ポリアニリン）、及び
Figure 2006293301
 （ポリピロール）からなる群より選ばれた物質が好ましいが、これに限定されず、当業界に公知された多様な導電性高分子が本発明に適用可能である。
その後、図３Ｄに示すように、導電性フォトレジスト４００をアッシング処理して第１コンタクトホールにゲートパッド電極４００ａを形成し、第２コンタクトホールにデータパッド電極４００ｂを形成する。
ここで、アッシング処理は、導電性高分子を含む導電性フォトレジスト４００を所定の雰囲気下で燃焼処理しＣＯとＣＯ２として蒸発除去する方法であり、所定の雰囲気としては、酸素プラズマ雰囲気が好ましい。
このように導電性フォトレジスト４００をアッシング処理するという簡単な方法でゲートパッド電極４００ａ及びデータパッド電極４００ｂを形成することができる。
一方、本発明のパッド電極形成方法によると、従来フォトリソグラフィ工程によりパッド電極を形成する際に生じたパッド電極断線の問題が解決でき、これについて以下に説明する。
図４Ａは、従来フォトリソグラフィ工程によるパッド電極形成時にパッド電極が断線する様子を示す断面図であり、図４Ｂは、本発明によるパッド電極形成時にパッド電極が断線が生じない様子を示す断面図である。
従来は、図４Ａに示すように、基板１上のゲートパッド１２上のゲート絶縁膜１５及び保護膜２５をエッチングしてコンタクトホールを形成する場合、ゲート絶縁膜１５が保護膜２５に比べてエッチング率が大きいために、ゲート絶縁膜１５が内側に相対的に大きくエッチングされるアンダーカット現象が起きることがあった。これは、前述したように、ゲート絶縁膜１５と保護膜２５を互いに異なる材料とする場合に発生する。
このときに、図２Ａ乃至図２Ｇに示すような従来フォトリソグラフィ工程を用いると、図４Ｂに示すように、ゲートパッド電極４０ａが３つに分けられて断線してしまうという問題があった。
これに対し、本発明によると、図４Ｂに示すように、たとえアンダーカット現象が起きても、図３Ａ乃至図３Ｄに示すように導電性フォトレジストをアッシング処理して適用すると、ゲートパッド電極４０ａの断線は発生しない。
したがって、本発明では、ゲート絶縁膜１５０と保護膜２５０を互いに異なる材料とすることができて好ましい。
また、本発明は、上記の方法により製造された液晶表示素子を提供する。すなわち、本発明は、基板１０１と、基板１０１上に形成されたゲートパッド１２０及びデータパッド２２０と、ゲートパッド１２０及びデータパッド２２０の上部にコンタクトホールを持ちながら基板の全面に形成された絶縁層１５０，２５０と、コンタクトホールを介してゲートパッド１２０及びデータパッド２２０とそれぞれ連結されるゲートパッド電極４００ａ及びデータパッド電極４００ｂと、を備えてなる（図３Ｄ参照）。
ここで、ゲートパッド電極４００ａ及びデータパッド電極４００ｂは、導電性高分子を含む導電性フォトレジストからなる。
その他、液晶表示素子を構成する構成要素の材料及び構造などは、当業界に公知された方法により多様に変更可能である。
第２の実施の形態
図５Ａ及び図５Ｂは、断線補強ラインに導電性フォトレジストを適用した例であり、図５Ａは、本発明による液晶表示素子の１画素を示す平面図で、図５Ｂは、図５ＡのＩ−Ｉ線断面図である。
図５Ａに示すように、基板１０１上に横方向にゲートライン１００が形成されており、ゲートライン１００と交差して縦方向にデータライン２００が形成されている。
さらに、データライン２００には、断線補強ライン２７０が形成されている。断線補強ライン２７０は、図面ではデータライン２００にのみ形成されているが、ゲートライン１００に形成されても良い。
また、図示してはいないが、ゲートライン１００及びデータライン２００の交差地点には薄膜トランジスタが形成される。
図５Ｂを参照すると、データライン２００の下部にはゲート絶縁膜１５０が形成されることによって、ゲートライン１００と絶縁されており、データライン２００の上部には保護膜２５０が形成されている。また、データライン２００上部の保護膜２５０に形成されたホールを介してデータライン２００と断線補強ライン２７０が連結されている。
このように断線補強ライン２７０は、ゲートライン１００またはデータライン２００上に形成され、ゲートライン１００またはデータライン２００が断線しても液晶表示素子が誤作動しないように予備のために形成するラインである。
ここで、断線補強ライン２７０は、導電性フォトレジストからなるが、その形成方法は、図示してはいないが、図３Ａ乃至図３Ｄに示すパッド電極形成方法と同じ方法で形成する。
すなわち、基板１０１上にゲートライン１００、ゲート絶縁膜１５０、データライン２００、及び保護膜２５０を順に形成した後に、ゲートライン１００上部のゲート絶縁膜１５０にホールを形成したり、または、データライン２００上部のゲート絶縁膜１５０及び保護膜２５０にホールを形成する。続いて、このホールを含めた基板全面に導電性フォトレジストを塗布する。その後、導電性フォトレジストをアッシング処理してホールに導電性フォトレジストからなる断線補強ライン２７０を形成する。
ここで、導電性フォトレジストの種類及びアッシング処理などは、前述した第１の実施の形態におけると同一である。
第３の実施の形態
図６Ａ乃至図６Ｃは、ＩＰＳモード液晶表示素子のブリッジ電極に導電性フォトレジストを適用した例であり、図６Ａは、本発明によるＩＰＳモード液晶表示素子の１画素を示す平面図で、図６Ｂ及び図６Ｃは、図６ＡのＩ−Ｉ線断面図である。
図６Ａに示すように、基板１０１上に互いに交差して画素領域を定義するゲートライン１００及びデータライン２００が形成されている。
そして、ゲートライン１００及びデータライン２００の交差領域に、ゲート電極１００ａ、半導体層１６０、ソース電極２００ａ、及びドレーン電極２００ｂからなる薄膜トランジスタが形成されている。ゲート電極１００ａは、ゲートライン１００から突出して形成され、ソース電極２００ａは、データライン２００から突出して形成され、これらドレーン電極２００ｂとソース電極２００ａは向かい合って形成される。
ただし、薄膜トランジスタの構造は、本発明の技術思想の範囲内で当業界に公知された多様な方法により変更可能である。
また、画素領域で互いに平行になるように共通電極１４０と画素電極３００とが形成されている。
そして、ドレーン電極２００ｂと画素電極３００を電気的に接続させるためのブリッジ電極５００が形成されている。
図６Ｂを参照すると、画素電極３００は、ドレーン２００ｂと同一層に形成されることができ、この場合、ブリッジ電極５００は、保護膜２５０に形成されたコンタクトホールを通って形成され、ドレーン電極２００ｂと画素電極３００とを電気的に接続させる。
図６Ｃを参照すると、画素電極３００は、共通電極１４０と同一層に形成されることができ、この場合、ブリッジ電極５００は、ゲート絶縁膜１５０及び保護膜２５０に形成されたコンタクトホールを通って形成され、ドレーン電極２００ｂと画素電極３００とを電気的に接続させる。
ここで、ブリッジ電極５００は、導電性フォトレジストからなるが、その形成方法は、図示してはいないが、図３Ａ乃至図３Ｄに示すパッド電極形成方法と同じ方法で形成する。
すなわち、図６Ｂに示すように、画素電極３００は、ドレーン電極２００ｂと同一層に形成される場合には、まず、基板１０１上にゲート電極１００ａ及び共通電極１４０を形成し；基板１０１の全面にゲート絶縁膜１５０を形成し；ゲート絶縁膜１５０上の所定領域に半導体層１６０を形成し；半導体層１６０上にソース電極２００ａ、ドレーン電極２００ｂ及び共通電極１４０と平行に画素電極３００を形成し；基板１０１の全面に保護膜２５０を形成し；ドレーン電極２００ｂ及び画素電極３００間の保護膜２５０にコンタクトホールを形成し；コンタクトホールを含めた基板の全面に導電性フォトレジストを塗布し；導電性フォトレジストをアッシング処理することで、コンタクトホールに導電性フォトレジストからなるブリッジ電極５００を形成する。
また、図６Ｃに示すように、画素電極３００が共通電極１４０と同一層に形成される場合には、まず、基板１０１上にゲート電極１００ａ、共通電極１４０、及び共通電極１４０と平行に画素電極３００を形成し；この基板１０１の全面にゲート絶縁膜１５０を形成し；ゲート絶縁膜１５０上の所定領域に半導体層１６０を形成し；半導体層１６０上にソース電極２００ａ及びドレーン電極２００ｂを形成し；基板１０１の全面に保護膜２５０を形成し；ドレーン電極２００ｂ及び画素電極３００間のゲート絶縁膜１５０及び保護膜２５０にコンタクトホールを形成し；このコンタクトホールを含めた基板の全面に、導電性フォトレジストを塗布し；導電性フォトレジストをアッシング処理することでコンタクトホールに導電性フォトレジストからなるブリッジ電極５００を形成する。
導電性フォトレジストの種類及びアッシング処理などは、前述した第１の実施の形態におけると同一である。
その他、ＩＰＳモード液晶表示素子を構成する構成要素は、本発明の技術思想の範囲内で多様に変更可能である。
以上、本発明の具体的な実施の形態について説明したが、本発明は、これに限定されず、本発明の技術思想の範囲内で様々に変更可能であるということは、当業者にとって自明である。
従来の薄膜トランジスタ基板の単位画素を示す平面図である。 図１ＡのＩ−Ｉ線断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 従来のコンタクトホールを介してゲートパッド及びデータパッドにゲートパッド電極及びデータパッド電極をそれぞれ連結する工程を概略的に示す断面図である。 本発明による液晶表示素子のパッド電極形成方法を概略的に示す断面図である。 本発明による液晶表示素子のパッド電極形成方法を概略的に示す断面図である。 本発明による液晶表示素子のパッド電極形成方法を概略的に示す断面図である。 本発明による液晶表示素子のパッド電極形成方法を概略的に示す断面図である。 パッド電極の断線問題を説明するための図で、図４Ａは、従来フォトリソグラフィ工程によるパッド電極形成時にパッド電極が断線する様子を示す断面図である。 パッド電極の断線問題を説明するための図で、図４Ｂは、本発明においてパッド電極が断線しない様子を示す断面図である。 本発明による導電性フォトレジストを断線補強ラインに適用した例であり、図５Ａは、本発明による液晶表示素子の１画素の平面図である。 本発明による導電性フォトレジストを断線補強ラインに適用した例であり、図５Ｂは、図５ＡのＩ−Ｉ線断面図である。 本発明による導電性フォトレジストを、ＩＰＳモード液晶表示素子のブリッジ電極に適用した例であり、図６Ａは、本発明によるＩＰＳモード液晶表示素子の１画素を示す平面図である。 本発明による導電性フォトレジストを、ＩＰＳモード液晶表示素子のブリッジ電極に適用した例であり、図６Ｂは図６ＡのＩ−Ｉ線断面図である。 本発明による導電性フォトレジストを、ＩＰＳモード液晶表示素子のブリッジ電極に適用した例であり、図６Ｃは図６ＡのＩ−Ｉ線断面図である。
符号の説明
１０１ 基板
１００ ゲートライン
１２０ ゲートパッド
１５０ ゲート絶縁膜
２００ データライン
２２０ データパッド
２５０ 保護膜
２７０ 断線補強ライン
３００ 画素電極
４００ａ ゲートパッド電極
４００ｂ データパッド電極
５００ ブリッジ電極

Claims (15)

  1. 基板上にゲートパッドを形成する工程と、
    前記ゲートパッドを含めた基板の全面に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にデータパッドを形成する工程と、
    前記データパッドを含めた基板の全面に、保護膜を形成する工程と、
    前記ゲートパッド上部のゲート絶縁膜及び保護膜に第１コンタクトホールを形成する工
    程と、
    前記データパッド上部の保護膜に第２コンタクトホールを形成する工程と、
    前記第１コンタクトホール及び第２コンタクトホールを含めた基板の全面に、導電性フォトレジストを塗布する工程と、
    前記導電性フォトレジストをアッシング処理することによって、前記第１コンタクトホールにゲートパッド電極を形成し、前記第２コンタクトホールにデータパッド電極を形成する工程と、
    を備えてなる液晶表示素子のパッド電極形成方法。
  2. 前記第１コンタクトホール形成工程及び第２コンタクトホール形成工程は、同時に行われることを特徴とする請求項１に記載の液晶表示素子のパッド電極形成方法。
  3. 前記ゲート絶縁膜と保護膜は、同一物質からなることを特徴とする請求項１に記載の液晶表示素子のパッド電極形成方法。
  4. 前記ゲート絶縁膜と保護膜は、互いに異なる物質からなることを特徴とする請求項１に記載の液晶表示素子のパッド電極形成方法。
  5. 前記アッシング処理は、酸素プラズマを用いて行うことを特徴とする請求項１に記載の液晶表示素子のパッド電極形成方法。
  6. 基板上に金属ラインを形成する工程と、
    前記金属ラインを含めた基板の全面に、絶縁層を形成する工程と、
    前記金属ライン上部の絶縁層にホールを形成する工程と、
    前記ホールを含めた基板の全面に、導電性フォトレジストを塗布する工程と、
    前記導電性フォトレジストをアッシング処理することによって、前記ホールに導電性フォトレジストからなる断線補強ラインを形成する工程と、
    を備えてなる液晶表示素子の製造方法。
  7. 前記ラインは、ゲートラインまたはデータラインであることを特徴とする請求項６に記載の液晶表示素子の製造方法。
  8. 前記アッシング処理は、酸素プラズマを用いて行うことを特徴とする請求項６に記載の液晶表示素子の製造方法。
  9. 基板上にゲート電極及び共通電極を形成する工程と、
    前記基板の全面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上の所定領域に半導体層を形成する工程と、
    前記半導体層上にソース及びドレーン電極を形成し、前記共通電極と平行に画素電極を形成する工程と、
    前記基板全面に保護膜を形成する工程と、
    前記ドレーン電極及び画素電極間の保護膜にコンタクトホールを形成する工程と、
    前記コンタクトホールを含めた基板全面に、導電性フォトレジストを塗布する工程と、
    前記導電性フォトレジストをアッシング処理することによって、前記コンタクトホールに導電性フォトレジストからなるブリッジ電極を形成する工程と、
    を備えてなる液晶表示素子の製造方法。
  10. 基板上にゲート電極、及び互い平行して配列される共通電極と画素電極を形成する工程と、
    前記基板の全面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上の所定領域に半導体層を形成する工程と、
    前記半導体層上にソース及びドレーン電極を形成する工程と、
    前記基板の全面に保護膜を形成する工程と、
    前記ドレーン電極及び画素電極間のゲート絶縁膜及び保護膜にコンタクトホールを形成する工程と、
    前記コンタクトホールを含めた基板の全面に、導電性フォトレジストを塗布する工程と、
    前記導電性フォトレジストをアッシング処理することによって、前記コンタクトホールに導電性フォトレジストからなるブリッジ電極を形成する工程と、
    を備えてなる液晶表示素子の製造方法。
  11. 前記アッシング処理は、酸素プラズマを用いて行うことを特徴とする請求項９または１０に記載のＩＰＳモード液晶表示素子の製造方法。
  12. 基板と、
    前記基板上に形成されたゲートパッド及びデータパッドと、
    前記ゲートパッド及びデータパッド上部にコンタクトホールを持ち基板の全面に形成された絶縁層と、
    前記コンタクトホールを介してゲートパッド及びデータパッドとそれぞれ連結されるゲートパッド電極及びデータパッド電極と、を備えてなり、
    前記ゲートパッド電極及びデータパッド電極は、導電性フォトレジストからなることを特徴とする液晶表示素子。
  13. 基板と、
    前記基板上に横方向に形成されるゲートラインと、
    前記ゲートラインと交差して縦方向に形成されるデータラインと、
    前記ゲートライン及びデータラインのうち少なくとも一つのライン上部にホールを持ち基板上に形成される絶縁層と、
    前記ホールを介してゲートライン及びデータラインのうち少なくとも一つのラインと連結される断線補強ラインと、を備えてなり、
    前記断線補強ラインは、導電性フォトレジストからなることを特徴とする液晶表示素子。
  14. 基板と、
    前記基板上に互いに交差して形成されて画素領域を定義するゲートライン及びデータラインと、
    前記画素領域で互いに平行して形成される共通電極及び画素電極と、
    前記ゲートライン及びデータラインの交差領域に形成され、ゲート電極、半導体層、ソース電極及びドレーン電極とからなる薄膜トランジスタと、
    前記ドレーン電極と画素電極とを接続するブリッジ電極と、を備えてなり、
    前記ブリッジ電極は、導電性フォトレジストからなることを特徴とする液晶表示素子。
  15. 前記導電性フォトレジストは、ポリアセンチレン、ポリ（ｐ−フェニレンスルフィド）、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリ（チエニレンビニレン）、ポリ（３，４-エチレンジオキシチオフェン）、ポリアニリン、及びポリピロールからなる群より選ばれた導電性高分子物質を含めてなることを特徴とする請求項１２乃至１４の中いずれか１項に記載の液晶表示素子。
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