JPH0220831A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH0220831A JPH0220831A JP63171096A JP17109688A JPH0220831A JP H0220831 A JPH0220831 A JP H0220831A JP 63171096 A JP63171096 A JP 63171096A JP 17109688 A JP17109688 A JP 17109688A JP H0220831 A JPH0220831 A JP H0220831A
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- 239000002184 metal Substances 0.000 claims abstract description 8
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- 239000010408 film Substances 0.000 claims description 42
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は薄膜トランジスタアレイに関するもので、特
に、歩留りの良い薄膜トランジスタアレイに関するもの
である。
に、歩留りの良い薄膜トランジスタアレイに関するもの
である。
［従来の技術］
液晶表示装置としてアクティブマトリックス駆動方式が
採用されている。この駆動方式は、液晶デバイスの各画
素にスイッチ要素と、必要に応じて信号蓄積要素とを設
け、それらを一体化した構成で液晶を駆動するものであ
る。
採用されている。この駆動方式は、液晶デバイスの各画
素にスイッチ要素と、必要に応じて信号蓄積要素とを設
け、それらを一体化した構成で液晶を駆動するものであ
る。
第３図は、薄膜トランジスタ（以下ＴＰＴと略す。）を
スイッチ要素とし、信号蓄積要素を設けた場合のアクテ
ィブマトリックス液晶表示装置の動作原理図である。図
において、アクティブマトリックス表示装置は、ゲート
バス１０１に接続された走査回路１０２と、ソースバス
１０３に接続され、信号を供給するためのホールド回路
１０４と、ゲートバスとソースバスとで構成されたマト
リックスの各交点に設けられたスイッチ素子となるＴＦ
Ｔ１０５と、信号を保持するための信号蓄積キャパシタ
１０６と、液晶表示素子１０７とを含む。アクティブマ
トリックス液晶表示装置は、全順次方式でゲートバス１
０１の走査電極を順に走査し、１つのゲートバス１０１
上のすべてのＴＦＴ１０５を一時導通状態にし、ホール
ド回路１０４からソースバス１０３を介して、各信号蓄
積キャパシタ１０６に信号を供給する。供給された信号
は次のフレームの走査時まで液晶を励起できる。
スイッチ要素とし、信号蓄積要素を設けた場合のアクテ
ィブマトリックス液晶表示装置の動作原理図である。図
において、アクティブマトリックス表示装置は、ゲート
バス１０１に接続された走査回路１０２と、ソースバス
１０３に接続され、信号を供給するためのホールド回路
１０４と、ゲートバスとソースバスとで構成されたマト
リックスの各交点に設けられたスイッチ素子となるＴＦ
Ｔ１０５と、信号を保持するための信号蓄積キャパシタ
１０６と、液晶表示素子１０７とを含む。アクティブマ
トリックス液晶表示装置は、全順次方式でゲートバス１
０１の走査電極を順に走査し、１つのゲートバス１０１
上のすべてのＴＦＴ１０５を一時導通状態にし、ホール
ド回路１０４からソースバス１０３を介して、各信号蓄
積キャパシタ１０６に信号を供給する。供給された信号
は次のフレームの走査時まで液晶を励起できる。
第４図は従来のアクティブマトリックス液晶表示装置の
概略断面図である。第４図を参照して、従来のアクティ
ブマトリックス液晶表示装置は、外側に偏光板２２．３
８を有するガラス基板１．３６と、ガラス基板１．３６
の内側に形成された絵素電極１０．３２と、その上に形
成された液晶の分子軸を揃えるための液晶配向膜２４，
２４’と、２枚のガラス基板１．３６、およびフレーム
３０によって囲まれた空間内に封入された液晶２６とを
含む。バックライト３９の所有される側の絵素電極１０
は、スイッチング素子としてのＴＰＴが接続される。
概略断面図である。第４図を参照して、従来のアクティ
ブマトリックス液晶表示装置は、外側に偏光板２２．３
８を有するガラス基板１．３６と、ガラス基板１．３６
の内側に形成された絵素電極１０．３２と、その上に形
成された液晶の分子軸を揃えるための液晶配向膜２４，
２４’と、２枚のガラス基板１．３６、およびフレーム
３０によって囲まれた空間内に封入された液晶２６とを
含む。バックライト３９の所有される側の絵素電極１０
は、スイッチング素子としてのＴＰＴが接続される。
第５図は第３図に対応する図であり、従来のＴＰＴを用
いた液晶表示パネルの配列構造を示す図である。第５図
を参照して、ゲート配線２により走査信号が入力され、
薄膜トランジスタ１１が駆動され、ソース配線７より面
縁信号が入力されることにより、各絵素電極１０を通し
て液晶が動作される。クロス部９でソース配線７とゲー
ト配線２とが交差している。
いた液晶表示パネルの配列構造を示す図である。第５図
を参照して、ゲート配線２により走査信号が入力され、
薄膜トランジスタ１１が駆動され、ソース配線７より面
縁信号が入力されることにより、各絵素電極１０を通し
て液晶が動作される。クロス部９でソース配線７とゲー
ト配線２とが交差している。
第６Ａ図は従来のクロス部９の近辺を示す平面図であり
、第６Ｂ図は第６Ａ図のＶＩＢ−ＶＩＢでボす部分の断
面図である。第６Ｂ図を参照して、従来のクロス部９は
、ゲート配線２と、その上にゲート絶縁膜３を介して形
成された半導体であるアモルファスシリコン膜（以下ａ
−８ｉ膜と略す）４と、その上に形成された保護絶縁膜
５と、ａ−３ｉ膜４、および保護絶縁膜５上に形成され
たリンがドープされたｎ層−アモルファスシリコン膜（
以下ｎ−ａ−３ｔ膜と略す）６と、ｎ−ａ−５ｌ膜６の
上に形成されたソース配線７と、ソース配線７の上に形
成された例えばＩＴＯのような透明導電膜によるクロス
部ソース配線８とを含む。
、第６Ｂ図は第６Ａ図のＶＩＢ−ＶＩＢでボす部分の断
面図である。第６Ｂ図を参照して、従来のクロス部９は
、ゲート配線２と、その上にゲート絶縁膜３を介して形
成された半導体であるアモルファスシリコン膜（以下ａ
−８ｉ膜と略す）４と、その上に形成された保護絶縁膜
５と、ａ−３ｉ膜４、および保護絶縁膜５上に形成され
たリンがドープされたｎ層−アモルファスシリコン膜（
以下ｎ−ａ−３ｔ膜と略す）６と、ｎ−ａ−５ｌ膜６の
上に形成されたソース配線７と、ソース配線７の上に形
成された例えばＩＴＯのような透明導電膜によるクロス
部ソース配線８とを含む。
次に従来のクロス部の概略の製造方法について説明する
。第６Ｂ図を参照して、ガラス基板等の絶縁性基板１上
に１０００ないし４０００人厚のグート電極２を形成し
、プラズマＣＶＤにより１０００〜３０００人厚のゲー
ト絶縁大砲、１００〜２００人厚のａ−３大砲４．１０
００〜４０００人厚の保大砲縁膜５を連続的に堆積する
。次に、保護絶縁膜５をエツチングによりパターニング
する。その後、１００〜１００ＯＡ厚のリンがドープさ
れたｎ−ａ−Ｓｔ膜６を堆積し、ａ−Ｓｉ膜４と、ｎ−
ａ−３ｔ膜６（この両者を併せて以下ｎ／ｉ層と略す。
。第６Ｂ図を参照して、ガラス基板等の絶縁性基板１上
に１０００ないし４０００人厚のグート電極２を形成し
、プラズマＣＶＤにより１０００〜３０００人厚のゲー
ト絶縁大砲、１００〜２００人厚のａ−３大砲４．１０
００〜４０００人厚の保大砲縁膜５を連続的に堆積する
。次に、保護絶縁膜５をエツチングによりパターニング
する。その後、１００〜１００ＯＡ厚のリンがドープさ
れたｎ−ａ−Ｓｔ膜６を堆積し、ａ−Ｓｉ膜４と、ｎ−
ａ−３ｔ膜６（この両者を併せて以下ｎ／ｉ層と略す。
）とを同時にパターニングする。
次に、ソース配線金属としてＴｉを堆積しパターニング
してソース配線７を形成する。さらに透明導電膜のＩＴ
Ｏを堆積し、パターニングしてクロス部ソース配線８を
形成する。
してソース配線７を形成する。さらに透明導電膜のＩＴ
Ｏを堆積し、パターニングしてクロス部ソース配線８を
形成する。
［発明が解決しようとする課Ｈ
従来のゲート、ソース配線は、液晶パネルの透過率を上
げるためにはできるだけ細くする必要があり、一方、信
号電極としての抵抗をある程度以下に保つためには一定
の太さが必要となる。そこで従来のゲート、ソース配線
は、一定の範囲内で、できるだけ細くされる必要がある
。さらに、それぞれの配線および薄膜層を同一面内で形
成するには、必然的に各層と交わるところで段差が生じ
ることになる。上記の制約により、ソース配線は特にゲ
ート配線と交差するところ、すなわちクロス部９で断線
を生じやすい。この断線の原因の１つに、ソース配線膜
が特に下層のｎ−ａ−Ｓｉ層（以下ｎ層と略す。）との
境界から、もしくはｎ層ごと下層の保護絶縁膜から剥が
れることによるものがある。このような断線は、数１０
０本のソース配線のうち１本でも生じれば、表示パネル
として大きく品質を落とし、実用に耐えないものとなる
。
げるためにはできるだけ細くする必要があり、一方、信
号電極としての抵抗をある程度以下に保つためには一定
の太さが必要となる。そこで従来のゲート、ソース配線
は、一定の範囲内で、できるだけ細くされる必要がある
。さらに、それぞれの配線および薄膜層を同一面内で形
成するには、必然的に各層と交わるところで段差が生じ
ることになる。上記の制約により、ソース配線は特にゲ
ート配線と交差するところ、すなわちクロス部９で断線
を生じやすい。この断線の原因の１つに、ソース配線膜
が特に下層のｎ−ａ−Ｓｉ層（以下ｎ層と略す。）との
境界から、もしくはｎ層ごと下層の保護絶縁膜から剥が
れることによるものがある。このような断線は、数１０
０本のソース配線のうち１本でも生じれば、表示パネル
として大きく品質を落とし、実用に耐えないものとなる
。
この発明は、このような原因によるソース配線のクロス
部における断線を減少させ、液晶パネルの製造歩留りを
上げることを目的とする。
部における断線を減少させ、液晶パネルの製造歩留りを
上げることを目的とする。
［課題を解決するための手段コ
この発明における薄膜トランジスタアレイにおいては、
クロス部におけるソース線の断線を防ぐため、クロス部
のソース配線材料の構成を、透明導電膜と、透明導電膜
を構成している一部金属との２層からなる層と、透明導
電膜のみからなる層とから構成した。
クロス部におけるソース線の断線を防ぐため、クロス部
のソース配線材料の構成を、透明導電膜と、透明導電膜
を構成している一部金属との２層からなる層と、透明導
電膜のみからなる層とから構成した。
ソース配線材料を２種類で構成したことにより、一方の
金属がｎ層から、もしくはｎ層ごと下層の保護絶縁膜よ
り剥がれても、ｎ層と密着強度の強い透明導電膜からな
るソース配線材料が設けられているため、断線の確率が
減少される。
金属がｎ層から、もしくはｎ層ごと下層の保護絶縁膜よ
り剥がれても、ｎ層と密着強度の強い透明導電膜からな
るソース配線材料が設けられているため、断線の確率が
減少される。
［発明の実施例］
この発明の実施例を第１図および第２Ａ図ならびに第２
Ｂ図を用いて説明する。第１図はこの発明の一実施例に
よるクロス部の平面図である。第２Ａ図は、第１図の■
Ａ−１１Ａで示す部分の断面図であり、第２Ｂ図は第１
図のＩＩＢ−■Ｂで示す部分の断面図である。
Ｂ図を用いて説明する。第１図はこの発明の一実施例に
よるクロス部の平面図である。第２Ａ図は、第１図の■
Ａ−１１Ａで示す部分の断面図であり、第２Ｂ図は第１
図のＩＩＢ−■Ｂで示す部分の断面図である。
まず、ガラス基板等の絶縁性基板１上に、１０００〜４
０００Ａ厚のゲート電極２を形成し、プラズマＣｖＤに
より１０００〜３０００Ａ厚のゲート絶縁膜３．１００
〜２００人厚のａ−Ｓ大砲４．１０００〜４０００Ａ厚
のの保護絶縁膜５を連続的に堆積する。次に、保護絶縁
膜５をエツチングによりリバターニングする。その後１
００〜１０００人厚のリンドー大砲れたｎ−ａ−３ｉ膜
６を堆積する。リンドープされたｎ−ａ−３ｉ膜６の上
の一部にソース配線金属としてＴｉを堆積し、バターニ
ングしてソース配線７を形成する。
０００Ａ厚のゲート電極２を形成し、プラズマＣｖＤに
より１０００〜３０００Ａ厚のゲート絶縁膜３．１００
〜２００人厚のａ−Ｓ大砲４．１０００〜４０００Ａ厚
のの保護絶縁膜５を連続的に堆積する。次に、保護絶縁
膜５をエツチングによりリバターニングする。その後１
００〜１０００人厚のリンドー大砲れたｎ−ａ−３ｉ膜
６を堆積する。リンドープされたｎ−ａ−３ｉ膜６の上
の一部にソース配線金属としてＴｉを堆積し、バターニ
ングしてソース配線７を形成する。
次に透明導電膜のＩＴＯを堆積し、Ｔｉ膜のソース配線
７および、クロス部ソース配線８上にパターンを形成す
る。
７および、クロス部ソース配線８上にパターンを形成す
る。
以上のプロセスにおいて、ゲート配線とソース配線のク
ロス部のパターン形状を第１図、第２Ａ図、第２Ｂ図に
示すように２層構造にすることにより、ソース配線のク
ロス部における断線率を下げることができる。
ロス部のパターン形状を第１図、第２Ａ図、第２Ｂ図に
示すように２層構造にすることにより、ソース配線のク
ロス部における断線率を下げることができる。
［発明の効果］
以上のように、この発明によれば、ソース配線をＩＴＯ
のような透明導電膜と、Ｔｉのような透明導電膜の一部
をなす金属との２層膜から構成した。したがって透明導
電ＩＩＩの一部をなすＴｉと下部のｎ層の間の接続が剥
がれても、ｎ層との密着強度の強いＩＴＯのような透明
導電膜とｎ層との間の接続は剥がれにくい。したがって
、クロス部のソース配線は全体として剥がれにくくなる
。その結果、クロス部の断線が減少でき、液晶パネルの
製造歩留りを上げることができる薄膜トランジスタアレ
イが提供できる。
のような透明導電膜と、Ｔｉのような透明導電膜の一部
をなす金属との２層膜から構成した。したがって透明導
電ＩＩＩの一部をなすＴｉと下部のｎ層の間の接続が剥
がれても、ｎ層との密着強度の強いＩＴＯのような透明
導電膜とｎ層との間の接続は剥がれにくい。したがって
、クロス部のソース配線は全体として剥がれにくくなる
。その結果、クロス部の断線が減少でき、液晶パネルの
製造歩留りを上げることができる薄膜トランジスタアレ
イが提供できる。
第１図はこの発明の一実施例によるクロス部の平面図で
あり、第２Ａ図は第１図のＩＩＡ−ＩＩＡ線で示した部
分の断面図であり、第２Ｂ図は第１図のＩＩＢ−ＩＩＢ
線で示した部分の断面図であり、第３図は従来のアクテ
ィブマトリックス液晶表示装置の動作原理を示す図であ
り、第４図は従来のアクティブマトリックス液晶表示装
置の概略断面図であり、第５図は従来の液晶表示パネル
の配列構造を示す図であり、第６Ａ図は従来のクロス部
の近辺を示す１シ面図であり、第６Ｂ図は第６Ａ図のＶ
ＩＢ−ＶＩＢ線で示す部分の断面図である。 図において１はガラス基板、２はゲート配線、３はゲー
ト絶縁ｊ１々、４は１−ａ−３ｔ膜（ｉ層）、５は保護
絶縁膜、６はｎ−ａ−Ｓｉｌｌｆｌ（ｎ層）、７はＴｉ
膜、８はソース配線、９はクロス部、１０は絵素電極、
１１はＴＦＴである。 なお、各図中、同一符号は同一または相当部分を示す。 第 図 第 図 １０１： γ゛′′−ト／ １ｏ５ ： ＰＴ １０４： １ｐ−ＩＬ ド［＝ココ１）、 第 ２Ａ図 第 図 ↑ ｉ〜３９：ノ（ツクフィト 第 図 第６Ａ図 第６Ｂ図
あり、第２Ａ図は第１図のＩＩＡ−ＩＩＡ線で示した部
分の断面図であり、第２Ｂ図は第１図のＩＩＢ−ＩＩＢ
線で示した部分の断面図であり、第３図は従来のアクテ
ィブマトリックス液晶表示装置の動作原理を示す図であ
り、第４図は従来のアクティブマトリックス液晶表示装
置の概略断面図であり、第５図は従来の液晶表示パネル
の配列構造を示す図であり、第６Ａ図は従来のクロス部
の近辺を示す１シ面図であり、第６Ｂ図は第６Ａ図のＶ
ＩＢ−ＶＩＢ線で示す部分の断面図である。 図において１はガラス基板、２はゲート配線、３はゲー
ト絶縁ｊ１々、４は１−ａ−３ｔ膜（ｉ層）、５は保護
絶縁膜、６はｎ−ａ−Ｓｉｌｌｆｌ（ｎ層）、７はＴｉ
膜、８はソース配線、９はクロス部、１０は絵素電極、
１１はＴＦＴである。 なお、各図中、同一符号は同一または相当部分を示す。 第 図 第 図 １０１： γ゛′′−ト／ １ｏ５ ： ＰＴ １０４： １ｐ−ＩＬ ド［＝ココ１）、 第 ２Ａ図 第 図 ↑ ｉ〜３９：ノ（ツクフィト 第 図 第６Ａ図 第６Ｂ図
Claims (1)
- 【特許請求の範囲】 主表面と裏面とを有し、前記裏面から透過光が少なくと
も前記主表面側に透過する絶縁基板と、前記主表面上に
第１の方向に延在して形成された第１の導体層と、 前記第１の導体層上に絶縁膜を介して形成され、前記第
１の導体層と交わる第２の方向に形成された第２の導体
層と、 前記第２の導体層は前記第２の方向に相対する端縁を有
し、 前記第２の導体層の前記端縁の一部を覆って前記第２の
方向に延在して形成された透明導電膜と、前記透明導電
膜に覆われない前記第２の導体層の前記端縁の一部およ
び前記透明導電膜を覆って、前記第２の方向に延在して
形成された前記透明導電膜を構成している金属の一部で
形成された膜とを含む薄膜トランジスタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17109688A JPH0812358B2 (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17109688A JPH0812358B2 (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220831A true JPH0220831A (ja) | 1990-01-24 |
| JPH0812358B2 JPH0812358B2 (ja) | 1996-02-07 |
Family
ID=15916914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17109688A Expired - Fee Related JPH0812358B2 (ja) | 1988-07-08 | 1988-07-08 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812358B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828083A (en) * | 1993-12-28 | 1998-10-27 | Goldstar Co., Ltd. | Array of thin film transistors without a step region at intersection of gate bus and source bus electrodes |
| US5905549A (en) * | 1995-12-30 | 1999-05-18 | Lg Electronics, Inc. | Redundant conductor structure for an LCD and method for formation thereof |
| JP2015222827A (ja) * | 2008-12-25 | 2015-12-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182U (ja) * | 1984-06-05 | 1986-01-06 | 三洋電機株式会社 | 表示装置 |
-
1988
- 1988-07-08 JP JP17109688A patent/JPH0812358B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182U (ja) * | 1984-06-05 | 1986-01-06 | 三洋電機株式会社 | 表示装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5828083A (en) * | 1993-12-28 | 1998-10-27 | Goldstar Co., Ltd. | Array of thin film transistors without a step region at intersection of gate bus and source bus electrodes |
| US5905549A (en) * | 1995-12-30 | 1999-05-18 | Lg Electronics, Inc. | Redundant conductor structure for an LCD and method for formation thereof |
| JP2015222827A (ja) * | 2008-12-25 | 2015-12-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9768280B2 (en) | 2008-12-25 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2018011064A (ja) * | 2008-12-25 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10483290B2 (en) | 2008-12-25 | 2019-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10720451B2 (en) | 2008-12-25 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11158654B2 (en) | 2008-12-25 | 2021-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11996416B2 (en) | 2008-12-25 | 2024-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812358B2 (ja) | 1996-02-07 |
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