JPS63124034A - 薄膜トランジスタ基板とその製造方法 - Google Patents
薄膜トランジスタ基板とその製造方法Info
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- JPS63124034A JPS63124034A JP61271302A JP27130286A JPS63124034A JP S63124034 A JPS63124034 A JP S63124034A JP 61271302 A JP61271302 A JP 61271302A JP 27130286 A JP27130286 A JP 27130286A JP S63124034 A JPS63124034 A JP S63124034A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶ディスプレイ等に用いる薄膜トランジスタ
基板とその製造方法に関し、得に製造歩留りの高い薄膜
トランジスタ基板とその製造方法に関する。
基板とその製造方法に関し、得に製造歩留りの高い薄膜
トランジスタ基板とその製造方法に関する。
近年オフィスオートメーションの進展に伴い、マンマシ
ンインターフェイスとしての平板表示デバイスの開発が
活発に進められている。液晶ディスプレイにおいてもＣ
ＲＴと同等の表示情報量を得るため薄膜トランジスタ基
板の開発が盛んである。
ンインターフェイスとしての平板表示デバイスの開発が
活発に進められている。液晶ディスプレイにおいてもＣ
ＲＴと同等の表示情報量を得るため薄膜トランジスタ基
板の開発が盛んである。
しかし現在のところ薄膜トランジスタ基板の製造歩留り
が低いため、いろいろな薄膜トランジスタ基板の構成が
提案されている。その１つとしてディスプレイズ１９８
６年１月号３７〜３９ページ（Ｄｉｓｐｌａｙｓ、Ｊａ
ｎｕａｒｙ１９８６゜ｐｐ３７−３９）に報告されてい
るものは、第３図に示すように信号電極線８を対向基板
上に形成し、薄膜トランジスタのゲート電極１を走査電
極線２に、ドレイン電極３を共通電極線４に、ソース電
極５を表示電極６にそれぞれ接続する構成となっている
。このような電極構成をすることにより電極配線間の交
差をなくし、電極配線間での短絡や段差による断線をな
くし製造歩留りを高くできるとしている。
が低いため、いろいろな薄膜トランジスタ基板の構成が
提案されている。その１つとしてディスプレイズ１９８
６年１月号３７〜３９ページ（Ｄｉｓｐｌａｙｓ、Ｊａ
ｎｕａｒｙ１９８６゜ｐｐ３７−３９）に報告されてい
るものは、第３図に示すように信号電極線８を対向基板
上に形成し、薄膜トランジスタのゲート電極１を走査電
極線２に、ドレイン電極３を共通電極線４に、ソース電
極５を表示電極６にそれぞれ接続する構成となっている
。このような電極構成をすることにより電極配線間の交
差をなくし、電極配線間での短絡や段差による断線をな
くし製造歩留りを高くできるとしている。
〔発明が解決しようとする問題点〕
しかしながら、同文献中に示されている薄膜トランジス
タ基板は第４図に示すようなもので、薄膜トランジスタ
の半導体膜９が段差を形成していて、実際には走査電極
線２が切れやすいばかりでなく、共通電極線４か細いた
めに抵抗が高くなる。
タ基板は第４図に示すようなもので、薄膜トランジスタ
の半導体膜９が段差を形成していて、実際には走査電極
線２が切れやすいばかりでなく、共通電極線４か細いた
めに抵抗が高くなる。
このためにこのような薄膜トランジスタ基板を用いて液
晶ディスプレイを形成すると、共通電極線の抵抗が高い
ため十分に液晶に電圧が印加できない。したがって駆動
電圧が高くなるばがっでなく、共通電極線の抵抗による
電圧低下により、電圧供給部分に近い所ではコントラス
トが高くなり、逆に遠い所ではコントラストが低下する
という重大な問題点があった。
晶ディスプレイを形成すると、共通電極線の抵抗が高い
ため十分に液晶に電圧が印加できない。したがって駆動
電圧が高くなるばがっでなく、共通電極線の抵抗による
電圧低下により、電圧供給部分に近い所ではコントラス
トが高くなり、逆に遠い所ではコントラストが低下する
という重大な問題点があった。
本発明の目的はこのような従来の欠点を除去し、製造歩
留りが高く、しがも液晶ディスプレイを形成した場合表
示コントラストに分布のない駆動電圧の低い薄膜トラン
ジスタ基板とその製造方法を提供することにある。
留りが高く、しがも液晶ディスプレイを形成した場合表
示コントラストに分布のない駆動電圧の低い薄膜トラン
ジスタ基板とその製造方法を提供することにある。
本発明の第１の発明の薄膜トランジスタ基板は、薄膜ト
ランジスタのゲート電極を走査電極線に接続し、前記薄
膜トランジスタのドレイン電極を共通電極線に接続し、
前記薄膜トランジスタのソース電極を表示電極に接続し
てなる薄膜トランジスタ基板において、前記共通電極線
間を共通電極間接続線により電気的に接続することを特
徴として構成される。
ランジスタのゲート電極を走査電極線に接続し、前記薄
膜トランジスタのドレイン電極を共通電極線に接続し、
前記薄膜トランジスタのソース電極を表示電極に接続し
てなる薄膜トランジスタ基板において、前記共通電極線
間を共通電極間接続線により電気的に接続することを特
徴として構成される。
本発明の第２の発明の薄膜トランジスタ基板の製造方法
は、透明絶縁基板上にソース電極と表示電極および共通
電極線用の透明導電膜を形成する工程と、前記透明導電
膜をフォトレジスト法によりソース電極と該ソース電極
と接続した表示電極および共通電極線にパターニングす
る工程と、許容電流密度がＩＸ １０５Ａ／ｃｍ２以下
のドレイン電極と共通電極間接続線用の第１の金属膜を
形成する工程と、前記第１の金属膜をフォトレジスト法
により、ドレイン電極と該ドレイン電極と接続した共通
電極間接続線にパターニングする工程と、プラズマＣＶ
Ｄ法により半導体膜としてアモルファスシリコン膜、ゲ
ート絶縁膜として窒化シリコン膜を連続して形成する工
程と、許容電流密度がｌＸ１０６Ａ／ｃｍ２以上のゲー
ト電極と走査電極線用の第２の金属膜を形成する工程と
、前記第２の金属膜をフォトレジスト法により、ゲート
電極と該ゲート電極に接続する走査電極線にパターニン
グするとともに同一のパターンを用いて前記窒化シリコ
ン膜、アモルファスシリコン膜を連続してエツチングす
る工程とを含むことを特徴として構成される。
は、透明絶縁基板上にソース電極と表示電極および共通
電極線用の透明導電膜を形成する工程と、前記透明導電
膜をフォトレジスト法によりソース電極と該ソース電極
と接続した表示電極および共通電極線にパターニングす
る工程と、許容電流密度がＩＸ １０５Ａ／ｃｍ２以下
のドレイン電極と共通電極間接続線用の第１の金属膜を
形成する工程と、前記第１の金属膜をフォトレジスト法
により、ドレイン電極と該ドレイン電極と接続した共通
電極間接続線にパターニングする工程と、プラズマＣＶ
Ｄ法により半導体膜としてアモルファスシリコン膜、ゲ
ート絶縁膜として窒化シリコン膜を連続して形成する工
程と、許容電流密度がｌＸ１０６Ａ／ｃｍ２以上のゲー
ト電極と走査電極線用の第２の金属膜を形成する工程と
、前記第２の金属膜をフォトレジスト法により、ゲート
電極と該ゲート電極に接続する走査電極線にパターニン
グするとともに同一のパターンを用いて前記窒化シリコ
ン膜、アモルファスシリコン膜を連続してエツチングす
る工程とを含むことを特徴として構成される。
（作用）
本発明の薄膜トランジスタ基板は、第１図に示すように
共通電極間接続線７を用い共通電極線４間を電気的に接
続したため、共通電極線４上での抵抗分布がなく、また
低抵抗にできる。このため本発明の薄膜トランジスタ基
板を用いて液晶ディスプレイを形成すれば駆動電圧の低
いコントラスト分布がない表示品質の高い液晶ディスプ
レイを作成できる。さらに本発明の薄膜トランジスタ基
板の製造方法によればゲート電極下ばかりでなく走査電
極線下にもゲート絶縁膜と半導体膜があるため段差によ
る断線が発生しない。さらに走査電極線と共通電極間接
続線とが短絡しても走査電極線に使用している金属の許
容電流密度を共通電極間接続線に使用する金属よりも十
分大きくしたため、常に共通電極間接続線が消散し自己
補修性をもち線欠陥の発生を防止する。したがって本発
明の薄膜トランジスタの製造方法は欠陥の発生が少なく
歩留りが非常に高い。
共通電極間接続線７を用い共通電極線４間を電気的に接
続したため、共通電極線４上での抵抗分布がなく、また
低抵抗にできる。このため本発明の薄膜トランジスタ基
板を用いて液晶ディスプレイを形成すれば駆動電圧の低
いコントラスト分布がない表示品質の高い液晶ディスプ
レイを作成できる。さらに本発明の薄膜トランジスタ基
板の製造方法によればゲート電極下ばかりでなく走査電
極線下にもゲート絶縁膜と半導体膜があるため段差によ
る断線が発生しない。さらに走査電極線と共通電極間接
続線とが短絡しても走査電極線に使用している金属の許
容電流密度を共通電極間接続線に使用する金属よりも十
分大きくしたため、常に共通電極間接続線が消散し自己
補修性をもち線欠陥の発生を防止する。したがって本発
明の薄膜トランジスタの製造方法は欠陥の発生が少なく
歩留りが非常に高い。
以下本発明の実施例について図面を参照して説明する。
第２図は本発明の一実施例の薄膜トランジスタ基板を用
いた液晶ディスプレイの平面を示す模式的平面図であり
、これを用いて説明する。
いた液晶ディスプレイの平面を示す模式的平面図であり
、これを用いて説明する。
薄膜トランジスタは、素子数４００Ｘ６４０．表示面積
１８ｃｍＸ２４ｃｍとし３０ｃｍ角のソーダガラス基板
上に形成した。
１８ｃｍＸ２４ｃｍとし３０ｃｍ角のソーダガラス基板
上に形成した。
ソーダガラス基板上に透明導電膜としてアルゴンスパッ
タ法によりＩＴＯ（酸化インジウムスズ）５００人を形
成し、フォトレジスト法によりソース電極５とそのソー
ス電極５と接続した表示電極６および共通電極線４に塩
酸系のエツチング液を用いてパターニングした。次に、
許容電流密度が１Ｘ１０’ Ａ／ｃｍ２以下の金属膜と
してアルミニウムを５００人アルゴンスパッタ法により
形成し、フォトレジスト法によりドレイン電極３とその
ドレイン電極３と共通電極間を接続した共通電極間接続
線７をリン酸系のエツチング液を用いパターニングした
。次に、プラズマＣＶＤ法によりアモルファスシリコン
を３０００人、窒化シリコンを３０００人連続して形成
した。許容電流密度がｌＸ１０６Ａ／ｃｍ２以上の金属
膜としてモリブデンを２０００人蒸着法により形成し、
フォトレジスト法によりゲート電極１とそのゲート電極
１に接続する走査電極線２をドライエツチング法により
パターニングし、同一パターンを用いて窒化シリコン膜
とアモルファスシリコン膜を連続してドライエツチング
した。このようにして製造して薄膜トランジスタ基板は
配線の交差部の段差が５００人でその上に８０００人の
厚みの配線があるために段差による断線は、まったく発
生しなかった。しかし配線の交差部にＩＫΩ以下のリー
クが２箇所発生した。この部分の走査電極線２に５０Ｖ
共通電極線４を接地して電圧を印加した。共通電極線４
のアルミニウムが消散し２箇所のリーク個所がオープン
となった。こように通電テストを行なったあとで液晶デ
ィスプレイを形成した。
タ法によりＩＴＯ（酸化インジウムスズ）５００人を形
成し、フォトレジスト法によりソース電極５とそのソー
ス電極５と接続した表示電極６および共通電極線４に塩
酸系のエツチング液を用いてパターニングした。次に、
許容電流密度が１Ｘ１０’ Ａ／ｃｍ２以下の金属膜と
してアルミニウムを５００人アルゴンスパッタ法により
形成し、フォトレジスト法によりドレイン電極３とその
ドレイン電極３と共通電極間を接続した共通電極間接続
線７をリン酸系のエツチング液を用いパターニングした
。次に、プラズマＣＶＤ法によりアモルファスシリコン
を３０００人、窒化シリコンを３０００人連続して形成
した。許容電流密度がｌＸ１０６Ａ／ｃｍ２以上の金属
膜としてモリブデンを２０００人蒸着法により形成し、
フォトレジスト法によりゲート電極１とそのゲート電極
１に接続する走査電極線２をドライエツチング法により
パターニングし、同一パターンを用いて窒化シリコン膜
とアモルファスシリコン膜を連続してドライエツチング
した。このようにして製造して薄膜トランジスタ基板は
配線の交差部の段差が５００人でその上に８０００人の
厚みの配線があるために段差による断線は、まったく発
生しなかった。しかし配線の交差部にＩＫΩ以下のリー
クが２箇所発生した。この部分の走査電極線２に５０Ｖ
共通電極線４を接地して電圧を印加した。共通電極線４
のアルミニウムが消散し２箇所のリーク個所がオープン
となった。こように通電テストを行なったあとで液晶デ
ィスプレイを形成した。
形成した液晶ディスプレイは、走査電圧１５Ｖ以下信号
電圧１０Ｖ以下で動作し、全面にわたりコントラストが
均一であった。
電圧１０Ｖ以下で動作し、全面にわたりコントラストが
均一であった。
以上説明したように本発明の薄膜トランジスタ基板およ
びその製造方法によれば、断線による欠陥は発生しない
、また、配線交差部のショートも自己補修性のため通電
テストにより除去できる。
びその製造方法によれば、断線による欠陥は発生しない
、また、配線交差部のショートも自己補修性のため通電
テストにより除去できる。
このため製造歩留りが非常に高い。
さらに、共通電極線間を接続しているため共通電極線上
で抵抗分布がなく低抵抗にできるため液晶ディスプレイ
を形成してもコントラストを均一にできる。
で抵抗分布がなく低抵抗にできるため液晶ディスプレイ
を形成してもコントラストを均一にできる。
したがって本発明は、製造歩留りが高くかつ液晶ディス
プレイを形成したとき表示品質の高い薄膜トランジスタ
基板およびその製造方法を提供できる効果を有する。
プレイを形成したとき表示品質の高い薄膜トランジスタ
基板およびその製造方法を提供できる効果を有する。
第１図、第２図はそれぞれ本発明の一実施例の薄膜トラ
ンジスタ基板を用いて液晶ディスプレイを形成したとき
の等価回路を示す模式的回路図と模式的平面図、第３図
、第４図はそれぞれ従来の薄膜トランジスタ基板を用い
て液晶ディスプレイを形成したときの等価回路を示す模
式的回路図と模式的平面図である。 １・・・ゲート電極、２・・・走査電極線、３・・・ド
レイン電極、４・・・共通電極線、５・・・ソース電極
、６・・・表示電極、７・・・共通電極間接続線、８・
・・対向基板第２図
ンジスタ基板を用いて液晶ディスプレイを形成したとき
の等価回路を示す模式的回路図と模式的平面図、第３図
、第４図はそれぞれ従来の薄膜トランジスタ基板を用い
て液晶ディスプレイを形成したときの等価回路を示す模
式的回路図と模式的平面図である。 １・・・ゲート電極、２・・・走査電極線、３・・・ド
レイン電極、４・・・共通電極線、５・・・ソース電極
、６・・・表示電極、７・・・共通電極間接続線、８・
・・対向基板第２図
Claims (2)
- （１）薄膜トランジスタのゲート電極を走査電極線に接
続し、前記薄膜トランジスタのドレイン電極を共通電極
線に接続し、前記薄膜トランジスタのソース電極を表示
電極に接続してなる薄膜トランジスタ基板において、前
記共通電極線間を共通電極間接続線により電気的に接続
することを特徴とする薄膜トランジスタ基板。 - （２）透明絶縁基板上にソース電極と表示電極および共
通電極線用の透明導電膜を形成する工程と、前記透明導
電膜をフォトレジスト法によりソース電極と該ソース電
極と接続した表示電極および共通電極線にパターニング
する工程と、許容電流密度が１×１０＾５Ａ／ｃｍ＾２
以下のドレイン電極と共通電極間接続線用の第１の金属
膜を形成する工程と、前記第１の金属膜をフォトレジス
ト法により、ドレイン電極と該ドレイン電極と接続した
共通電極間接続線にパターニングする工程と、プラズマ
ＣＶＤ法により半導体膜としてアモルファスシリコン膜
、ゲート絶縁膜として窒化シリコン膜を連続して形成す
る工程と、許容電流密度が１×１０＾６Ａ／ｃｍ＾２以
上のゲート電極と走査電極線用の第２の金属膜を形成す
る工程と、前記第２の金属膜をフォトレジスト法により
、ゲート電極と該ゲート電極に接続する走査電極線にパ
ターニングするとともに同一のパターンを用いて前記窒
化シリコン膜アモルファスシリコン膜を連続してエッチ
ングする工程とを含むことを特徴とする薄膜トランジス
タ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271302A JPS63124034A (ja) | 1986-11-13 | 1986-11-13 | 薄膜トランジスタ基板とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61271302A JPS63124034A (ja) | 1986-11-13 | 1986-11-13 | 薄膜トランジスタ基板とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124034A true JPS63124034A (ja) | 1988-05-27 |
| JPH0544010B2 JPH0544010B2 (ja) | 1993-07-05 |
Family
ID=17498148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61271302A Granted JPS63124034A (ja) | 1986-11-13 | 1986-11-13 | 薄膜トランジスタ基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63124034A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243773A (ja) * | 1988-08-04 | 1990-02-14 | Sanyo Electric Co Ltd | 液晶表示パネル用薄膜トランジスタアレイの製造方法 |
| US6587161B1 (en) | 1998-04-30 | 2003-07-01 | Sharp Kabushiki Kaisha | Liquid crystal display device and method for producing the same |
| US10317766B2 (en) | 2006-07-11 | 2019-06-11 | Signify Holding B.V. | Electrode layout for a display |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262136A (ja) * | 1984-06-11 | 1985-12-25 | Canon Inc | 液晶素子の駆動法 |
-
1986
- 1986-11-13 JP JP61271302A patent/JPS63124034A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262136A (ja) * | 1984-06-11 | 1985-12-25 | Canon Inc | 液晶素子の駆動法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243773A (ja) * | 1988-08-04 | 1990-02-14 | Sanyo Electric Co Ltd | 液晶表示パネル用薄膜トランジスタアレイの製造方法 |
| US6587161B1 (en) | 1998-04-30 | 2003-07-01 | Sharp Kabushiki Kaisha | Liquid crystal display device and method for producing the same |
| US10317766B2 (en) | 2006-07-11 | 2019-06-11 | Signify Holding B.V. | Electrode layout for a display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0544010B2 (ja) | 1993-07-05 |
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