JP3658260B2

JP3658260B2 - 液晶表示装置

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Publication number: JP3658260B2
Application number: JP2000017305A
Authority: JP
Inventors: 晃史藤原; 智彦山本; 恵一田中; 尚人井上; 秀樹市岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-04-30
Filing date: 2000-01-26
Publication date: 2005-06-08
Anticipated expiration: 2020-01-26
Also published as: JP2001013516A; TW552454B; US6404477B1; KR100361624B1; KR20000077113A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置、特に液晶表示装置を構成する基板上の一方にスイッチング素子をマトリクス状に備えるアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
従来から、ネマティック液晶を用いる液晶表示装置は、時計や電卓などのセグメント型の液晶表示装置に広く用いられている。最近においても、薄型、軽量、低消費電力等の特徴を生かし、ワードプロセッサ、コンピュータおよびナビゲーションシステムを始め、各種のディスプレイ装置に広く利用されている。特に、薄膜トランジスタ（以下、「ＴＦＴ」と略称する）などの能動素子をスイッチング素子として用い、画素をマトリクス状に配置して構成するアクティブマトリクス型の液晶表示装置が広く用いられるようになってきている。
【０００３】
液晶表示装置を、従来からディスプレイとして使用されている陰極線管（ＣＲＴ）と比較すると、厚み（奥行き）を格段に薄くすることができ、消費電力が小さいこと、フルカラー化が容易なことなどの利点を有しているので、パーソナルコンピュータ、各種モニタ、携帯テレビ、カメラの表示器など、さらに広い分野で需要が広がっている。
【０００４】
図１６は、従来からのアクティブマトリクス型液晶表示装置の概略的な構成を示す。この液晶表示装置は、透過型であり、光透過性のアクティブマトリクス基板を有し、該基板上には、液晶層に電圧を印加するための複数の画素電極１０１がマトリクス状に形成されている。画素電極１０１を選択的に駆動するためのスイッチング素子として、ＴＦＴ１０２がアクティブマトリクス基板上に形成され、そのドレイン端子が画素電極１０１に接続されている。さらに、カラー表示を行うために、アクティブマトリクス基板あるいは対向基板上に赤色、緑色、青色などのカラーフィルタ層が設けられている。
【０００５】
各ＴＦＴ１０２のゲート端子には、走査線１０３が接続される。またソース端子には、階調信号線１０４が接続される。走査線１０３と階調信号線１０４とは、マトリクス状に配列される画素電極１０１の周囲を通り、互いに直交するように配置されている。走査線１０３を介してゲート端子に信号が入力されると、ＴＦＴ１０２が駆動制御される。ゲート端子にソース端子とドレイン端子との間を導通状態にする入力信号が与えられると、階調信号線１０４を介して与えられるデータ信号が表示信号として画素電極１０１に入力される。
【０００６】
ＴＦＴ１０２のドレイン端子には、画素電極１０１とともに付加容量１０５の一方の端子が接続されている。付加容量１０５の他方の端子は、共通信号線１０６に接続されており、付加容量１０５は液晶層に印加される電圧を保持する役割を有する。このような付加容量１０５の静電容量Ｃｓは、信号遅延の要因となるので、この信号遅延を軽減するために、各共通信号線１０６の間を連結する連結線１０７が形成される場合もある。このような共通信号線１０６を連結する連結線１０７について、本件出願人は先に特開平３−７２３２１で開示を行っている。
【０００７】
特開平３−７２３２１では、蓄積容量（Ｃｓ）バスラインとの間を電気的に接続する共通幹配線をＣｓバスラインの両端部に設けることによって、信号遅延が小さく、高い画像品位を可能にしている。
【０００８】
アクティブマトリクス型の液晶表示装置では、アクティブマトリクス基板とこれに対向する対向基板との間に、通常４．３〜４．５μｍの厚みで液晶層が挟持されて、液晶容量１０８が形成される。付加容量１０５は、液晶容量１０８と並列に接続されている。しかしながら、図１６に示すような従来の構造では、走査線１０３と階調信号線１０４との間に交差部が存在するので、欠陥が生じやすく、歩留りが低下し、コストが高くなる問題点を有する。さらにこの従来構造であると、信号線同士が絶縁膜を介して交差する箇所にも静電容量が形成され、共通信号遅延等の信号遅延が生じ、液晶表示装置としての表示品質を落とすことがある。
【０００９】
図１７は、米国特許（ＵＳＰ）４６９４２８７等において提案されている対向ソース構造の液晶表示装置の概略的な構成を示す。このような構成では、ＴＦＴ基板側で信号線が交差しない構造を採るため、信号線間リークが発生しにくく、また、交差部が同一基板上でないことから、信号線に付加する容量を少なくすることができる。この対向ソース構造を採ると、画素電極が形成される画素基板上で走査線と階調信号線とが交差することがなくなり、それぞれ別基板上に形成して、ライン欠陥の発生率の低下、歩留りの向上、コスト低減を図ることができる。また、対向ソース構造であると、同一基板上で信号線同士が交差することがないので、交差部分で形成される静電容量が存在せず、図１６に示すような現行構造よりも信号線に付加される静電容量を少なくすることができ、信号遅延を小さくすることが可能となる。
【００１０】
図１７に示す対向ソース構造では、画素基板１１０上において、アモルファスシリコン半導体などの３端子のスイッチング素子１１１がマトリクス状に配列されて、アクティブマトリクスを構成する。該スイッチング素子１１１は、たとえばＴＦＴであり、そのゲート端子には各列毎の走査線１１２が接続され、ソース端子には各列毎の基準信号線１１３が接続され、ドレイン端子には画素電極１１４がそれぞれ接続される。画素基板に対向する対向基板１１５上には、走査線１１２に直交する方向に階調信号線１１６が複数配置される。階調信号線１１６が画素電極１１４に対向する部分では、対向電極を兼ねる。
【００１１】
【発明が解決しようとする課題】
液晶表示装置は、薄型、軽量および低消費電力等の特徴を生かし、テレビジョン、コンピュータおよびナビゲーションシステムを始めとする各種のディスプレイとして広く用いられている。それに伴って、液晶ディスプレイに対する表示領域の大型化や高い精細度への要求は年々高くなってきている。パネルの大型高精細化を実現する上では、信号遅延が大きな問題の１つとなる。パネルサイズが大きくなると、信号線が長くなり、信号線自身の抵抗値および信号線に付加される静電容量が増大する。信号遅延の大きさは、信号線の抵抗値と容量値との積に比例するので、抵抗値および容量値の両方が大きくなるようなパネルサイズの拡大は、大きな信号遅延を引き起こす。その結果、書込み時間内に液晶の一部に所望の電圧がかからず、シャドーイングと呼ばれる表示品質の低下を引き起こす。
【００１２】
高精細化についても同様に、信号の書込み時間が短くなり、信号遅延の影響が如実に出るようになる。その結果、パネルサイズの大型化で説明したような状態と同様の表示品質低下が生じてしまう。
【００１３】
さらに、液晶表示パネルを大型かつ高精細化するときには、
１．信号線の抵抗値の増加
２．信号線に付加する容量の増加
３．書込み時間の短縮
という傾向が顕著にあり、信号遅延に対しては、非常に厳しい状況になる。
【００１４】
信号遅延を減少させるには、
▲１▼信号線の抵抗を下げるために信号線を形成する金属膜の膜厚を厚く積層する。
▲２▼信号線の抵抗を下げるために、信号線の線幅を太くする。
▲３▼対向ソース構造においては、信号線に付加する容量を軽減するために、信号線間の距離を大きくする。
などの対策が考えられる。
【００１５】
しかしながら、▲１▼の対策は、金属膜を現状よりも厚く積層することとなり、成膜時間が長くなって生産能力を低下させてしまう。しかも、エッチングによるパターニングの際の制御も難しくなり、ひいては液晶表示装置の両品質の低下やコストアップの要因となる。▲２▼および▲３▼の対策については、信号線の線幅を太くするか、または信号線間の各距離を大きくすることによって、画素電極の絵素面積が小さくなり、開口率の減少を引き起こしてしまう。開口率が減少すると、表示パネルとしての輝度が落ち、表示品位を低下させてしまう。つまり、これらの対策は、良品率の低下、開口率の減少による表示品位の低下やコストアップなどの弊害を生じてしまう。
【００１６】
特に、図１６に示すような従来構造では、信号線同士が絶縁膜を介して交差する箇所で、静電容量が形成され、信号線に付加する容量が大きくなる。その結果、信号遅延が大きくなり、表示パネルが大型高精細化する際の信号遅延は非常に重大な問題になっている。図１７に示すような対向ソース構造の液晶表示装置では、同一の基板上で信号線が交差することがないので、信号線に付加される容量を従来構造よりも低減することができ、信号遅延を抑制することができる。しかしながら、液晶パネルが大型高精細化するにつれて、表示品位を落とさず、かつ大きなコストアップを招くことなく、生産することは非常に難しくなる。
【００１７】
特開平３−７２３２１の先行技術のように、Ｃｓバスラインの両端部で電気的に接続するだけでは、液晶パネルが大型高精細化すると、信号遅延の抑制は困難である。ＵＳＰ４６９４２８７の先行技術のように、対向ソース構造として、信号線間リークを発生しにくくしたり、付加容量を小さくしても、液晶パネルの大型高精細化に伴う信号遅延による表示品位の低下を抑制することはできない。
【００１８】
本発明の目的は、低コストで表示品位を向上させ、パネルの大型高精細化の実現も容易な液晶表示装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明は、画素基板と対向基板とで液晶層を挟持し、
画素基板上に、
制御端子と第１および第２の被制御端子とを備え、制御端子に与えられる信号に従って第１および第２の被制御端子間の導通状態が制御され、マトリクス状に配置される複数のスイッチング素子と、
各スイッチング素子の制御端子を各行毎に接続する複数の走査線と、
各スイッチング素子の第１の被制御端子を各行毎に接続する複数の基準信号線と、
各スイッチング素子の第２の被制御端子に接続される複数の画素電極とを有し、
対向基板上に、
各画素電極に対向して設けられる複数の対向電極と、
各対向電極を各列毎に接続する複数の信号線とを有する液晶表示装置において、
該画素基板上に形成され、該複数の基準信号線に接続される画素側接続領域と、
該対向基板上で該画素側接続領域と対向するように形成される対向側接続領域と、
該画素側接続領域および該対向側接続領域の間を電気的に接続する導電性物質とを含むことを特徴とする液晶表示装置である。
【００２０】
本発明に従えば、画素基板と対向基板とで液晶層が挟持され、液晶表示装置が形成される。画素基板上には、複数のスイッチング素子と、複数の走査線と、複数の基準信号線と、複数の画素電極とを有する。対向基板上には、複数の対向電極と、複数の信号線とを有する。画素基板上には、複数の基準信号線に接続される画素側接続領域が形成される。対向基板上には、画素側接続領域と対向するように、対向側接続領域が形成される。画素側接続領域および対向側接続領域の間は、導電性物質によって電気的に接続されるので、信号遅延を低減することができる。また、画素基板上では走査線および基準信号線は行方向にそれぞれ形成されるので、画素基板上では交差が生じることなく、列方向で走査線と直交する信号線は対向基板上に形成することができ、ライン欠陥の発生率の低下や歩留りの向上を図り、製造コストを低減させることができる。
【００２１】
また本発明で前記画素基板は、前記複数の画素電極が配置される領域外に、前記複数の基準信号線同士を連結する基準信号線の幹線を有し、
前記画素側接続領域は、該基準信号線の幹線上に形成されることを特徴とする。
【００２２】
本発明に従えば、複数の基準信号線同士を連結する基準信号線の幹線を、画素基板上の画素電極が配置される領域外に有し、基準信号線の幹線上に画素側接続領域が形成されるので、画素側接続領域を広くとれ、電気抵抗値を下げ、信号遅延を小さくすることができる。画素側接続領域で信号遅延を小さくすれば、画素電極が配置される領域内で基準信号線の幅を細くして開口率を大きくし、表示品質を向上させることもできる。また、基準信号線の膜厚を薄くして生産性を上げ、液晶パネルの価格を低下させることも可能になる。
【００２３】
また本発明で前記画素側接続領域、前記対向側接続領域および前記導電性物質の組合せは、複数箇所に形成されることを特徴とする。
【００２４】
本発明に従えば、複数箇所で基準信号線への電気的接続を行うので、信号遅延を減少させることができる。
【００２５】
また本発明で前記導電性物質は、画素側接続領域と対向側接続領域との同一の組合せに対して、複数個配置されることを特徴とする。
【００２６】
本発明に従えば、画素側接続領域と対向側接続領域との接続に複数個の導電性物質を用いるので、導電性物質の中に電気的接続が不良のものが生じても、他の導電性物質で確実に電気的接続を行うことができ、信頼性を向上させることができる。
【００２７】
また本発明は、前記対向側接続領域に接続され、前記導電性物質および前記画素側接続領域を介して、前記基準信号線に基準信号を入力するコントロール基板を含むことを特徴とする。
【００２８】
本発明に従えば、コントロール基板から対向側接続領域を介して画素基板の共通信号線に時間遅延が少ない状態で共通信号を入力することができるので、信号の遅延を抑えて表示品質の向上を図ることができる。
【００２９】
【発明の実施の形態】
以下、図面を参照しながら本発明の液晶表示装置の実施形態を説明する。各図で、先行する図で説明した部分に対応する部分には同一の参照符を付し、重複する説明は省略する。なお、本発明は、以下の説明の形態に限定されるものではないことは勿論である。たとえば、各実施形態では透過型の液晶表示器について説明しているけれども、反射型の液晶表示装置についても、同様に本発明を適用することができる。
【００３０】
図１〜図５は、本発明の実施の第１形態としての液晶表示装置の概略的な構成を示す。図１および図２は本発明の特徴部分を斜視および平面視した状態をそれぞれ示す。図３は、図２の切断面線ＩＩＩ−ＩＩＩから断面視した状態を示す。図４は、対向ソース構造のアクティブマトリクスの構成を示す。図５は、図４でＶとして示す部分の断面構造を示す。
【００３１】
図１および図２に示すように、画素基板１と対向基板２とが、間隔をあけて対向し、画素基板１および対向基板２の間に液晶層３が挟持されて液晶表示装置が形成される。画素基板１上には、複数の走査線４および基準信号線５がそれぞれ行方向に延びて平行となるように形成されている。基準信号線５は、端部で基準信号線の幹６として連結される。対向基板２側には、走査線４および基準信号線５の方向と直交する列方向に延びる複数の階調信号線７が形成される。階調信号線７には、画素基板１に形成される画素電極に対向するように対向電極８が形成される。対向基板２には、階調信号線７とともに、対向側接続領域である基準信号転移パッド９も形成される。基準信号転移パッド９は、導電性物質１０を介して、画素基板１上の画素側接続領域としての基準信号線の幹６に接続される。
【００３２】
図３に示すように、画素基板１および対向基板２は、ガラスなどの絶縁性透明基板１１，１２上にそれぞれ形成される。画素基板１の表面は、ゲート絶縁膜１３および保護膜１４によって覆われている。導電性物質１０による電気的接続を行うために、ゲート絶縁膜１３および保護膜１４が部分的に除去され、ホール部１５が形成される。対向基板２は、ブラックマトリクス層１６およびオーバコート層１７の上に、階調信号線７および基準信号転移パッド９が形成され、基準信号転移パッド９とホール部１５との間に導電性物質１０が介在して電気的接続が行われる。
【００３３】
液晶表示装置としての画素の表示は、走査線４に走査信号が、基準信号線５に基準信号が、階調信号線７に階調信号がそれぞれ入力されて行われる。本実施形態では、対向基板２側から基準信号を入力するために、基準信号転移パッド９が対向基板２側に設けられており、基準信号転移パッド９に基準信号が入力される。入力された基準信号を画素基板１側の基準信号線５に伝えるために、導電性物質１０が配置される。基準信号転移パッド９と基準信号線の幹６との間の導通を取っている導電性物質１０としては、カーボンペーストや、銀ペースト、金ペーストなどを用いることができる。
【００３４】
図４に示すように、画素基板１上では、絶縁性透明基板１１上にマトリクス状に複数の画素電極１８が配置され、画像表示領域１９を形成する。各画素電極１８には、アモルファスシリコン（以下、「ａ−Ｓｉ」と略称する）半導体などの３端子のスイッチング素子２０の被制御端子のうちの一方が接続される。スイッチング素子２０がＴＦＴであるときには、ドレイン端子が各画素電極１８に接続される。スイッチング素子２０の制御端子、たとえばＴＦＴのゲート端子には、各行毎の走査線４が接続される。スイッチング素子２０の他方の被制御端子、たとえばＴＦＴのソース端子には、各行毎の基準信号線５が接続される。基準信号線の幹６は、画像表示領域１９外で、各行毎の基準信号線５を全て連結するように形成される。画素電極１８は、対向基板２上の対向電極８に対向するように形成される。
【００３５】
図５に図４のＶ部分の断面構成として示すように、画素基板１側では、絶縁性透明基板１１上に、たとえばタンタル（Ｔａ）をスパッタリングなどによって３０００Å程度の厚さに積層し、これをパターニングすることによって走査線４および基準信号線５を形成する。タンタルの代わりに、アルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム合金などを使用することもできる。次に、ゲート絶縁膜１３として、ＳｉＮｘをプラズマＣＶＤによって２０００〜４０００Å程度の厚さに積層し、引き続きプラズマＣＶＤでａ−Ｓｉ層２１を１５００Å程度、さらにｎ+ａ−Ｓｉ層２２を４００Å程度の厚さに積層する。ａ−Ｓｉ層２１およびｎ+ａ−Ｓｉ層２２は、チャネル部２３を形成する。チャネル部２３をパターニングした後、ゲート絶縁膜１３に図３に示すホール部１５をエッチングによって形成し、その後ＩＴＯ（Indium Tin Oxide）などの透明電極材料を用い、画素電極１８およびソース接続線２４をスパッタリングなどの方法で１０００〜１５００Å程度の厚さに積層し、パターニングを行うことによって形成する。その際に、基準信号線５とスイッチング素子２０の他方の被制御端子であるソース端子とを、ソース接続線２４を介して結線するためのホール接続部２５を形成する。さらに、プラズマＣＶＤでＳｉＮｘを２０００Å程度の厚さに積層し、パターニングして保護膜１４を形成する。
【００３６】
対向基板２では、絶縁性透明基板１２における画素基板１側の表面に、カラーフィルタ層２６およびブラックマトリクス層１６を形成する。また、カラーフィルタ層２６およびブラックマトリクス層１６のさらに画素基板１側の表面には、平坦化膜としてのオーバコート層１７を形成する。オーバコート層１７よりもさらに画素基板１側の表面には、走査線４に直交する方向である列方向に、図４に示す階調信号線７を複数配置する。階調信号線７が画素電極１８に対向する部分には、対向電極８が配置される。
【００３７】
図６は、本実施形態で、信号遅延軽減効果がどの程度あるかを明確に示すためのシミュレーションに用いるモデルを示す。シミュレーションに用いるモデルの抵抗値および容量値は、以下のように設定する。
【００３８】
抵抗値
基準信号線の幹６の抵抗値：１０００（Ω）＝ＲＬ１＋…＋ＲＬ１０
（比抵抗：ρ＝２５μΩ・ｃｍ（Ｔａ膜）、信号線の長さ：３００ｍｍ、幅：０．５ｍｍ、膜厚：１５０ｎｍの場合）
導電性物質１０の抵抗値：５０（Ω）
（カーボンペーストを用いた場合）
基準信号転移パッド９の抵抗値：２５０（Ω）
（比抵抗：ρ＝２００μΩ・ｃｍ（ＩＴＯ膜）、信号線の長さ：１．５ｍｍ、幅：８０μｍ、膜厚：１５０ｎｍの場合）
容量値
基準信号線の幹６と階調信号線７とのカップリング容量の総和：２０００（ｐＦ）＝Ｃ１＋…＋Ｃ１０
（基準信号線の幹６とのカップリング面積：０．５ｍｍ×８０μｍ、電極間距離：４．５μｍ、電極間の誘電体（液晶）の誘電率：８×８．８５４ｐＦ／ｍで
階調信号線数が約３０００本の場合）
【００３９】
図６（ａ）は、基準信号転移を行っていない場合のシミュレーションモデルを示す。図６（ｂ）は、基準信号転移を１箇所で行う場合のシミュレーションモデルを示す。図６（ｃ）は、基準信号転移を２箇所で行う場合のシミュレーションモデルを示す。図６の左側のＶＢａｓｅに基準信号入力として、０Ｖレベルから５Ｖまで立上がり、２０μｓ後に０Ｖに立下がる矩形波のパルス信号を入力させる。
【００４０】
図７は、（ａ），（ｂ），（ｃ）で、図６の（ａ），（ｂ），（ｃ）に対応して、それぞれのシミュレーション結果を示す。さらに（ｄ）として、１０箇所で基準信号線転移を行う場合の結果も示す。この結果から、基準信号転移を行うことによって、信号遅延を大幅に低減させることができることが判る。
【００４１】
図８は、本実施形態の液晶表示素子の信号線配置状態を平面視して示す。階調信号線７の入力側に近い側で、基準信号線の幹６上に基準信号転移パッド９を１箇所設け、導電性物質１０を介して対向基板側から基準信号を画素基板側に入力している。この構造では、少なくとも図で画像表示領域の上下および右側となる基準信号線の幹６の線幅を、画像表示領域内の基準信号線５の線幅に比較して太くなるように形成する。基準信号線の幹６を上下右で太くとることによって、基準信号線の幹６の抵抗値を減少させ、かつ、基準信号転移パッド９から直接入力を行うことによって、基準信号線の幹６と階調信号線７との間に形成される容量成分の信号遅延に対する影響も少なくし、基準信号線の幹６で生じる信号遅延を小さくしている。
【００４２】
また、基準信号線の幹６を太く配置することができるので、基準信号転移パッド９は、面積が大きくなるように形成することができる。その結果、導電性物質１０とのコンタクト抵抗を小さくすることが可能である。コンタクト抵抗が大きいことは、基準信号転移の信号遅延低減効果を小さくしてしまうので、このコンタクト抵抗を小さくすることができる構造の効果は重要である。
【００４３】
加えて、画像表示領域の周縁部の上下右が樹脂などの絶縁物ではなく、太い金属膜で遮光されるので、周縁部からの光漏れを防止し、表示品質を向上させることができる。
【００４４】
本発明の各実施形態では、対向基板の端部に、階調信号線７へ階調信号を入力するための階調入力端子２７に並ぶように、基準信号転移パッド９から引出される基準入力端子２８を設ける。基準入力端子２８には、コントロール基板から時間遅延が少ない状態で基準信号を入力する。基準信号が信号遅延が小さい状態で画素基板上の基準信号線５に伝達されるので、基準信号遅延を低減し、高画質の画像表示を行うことができる。なお、走査信号を入力する走査線４に入力する端子側にも基準信号を入力する端子を設けており、このことは以下の実施形態でも同様である。
【００４５】
図９は、本発明の実施の第２形態の液晶表示装置について、信号線配置状態を示す。本実施形態では、図６および図７のシミュレーション結果に基づき、基準信号転移パッド９および基準入力端子２８を複数個配置し、導電性物質１０による基準信号線の幹６との電気的接続を複数箇所で行って、信号遅延低減効果を強めている。また、複数箇所で電気的接続を行っているので、一部の箇所の接続に不良が生じても、残りの箇所の電気的接続で表示を続けることができる冗長性を備えるので、信頼性を高めることができる。
【００４６】
図１０は、本発明の実施の第３形態の液晶表示装置について、信号線配置状態を示す。本実施形態では、１つの基準信号転移パッド２９に対して、複数個の導電性物質３０を配置し、基準信号転移パッド２９と基準信号線の幹６との間のコンタクト不良によるコンタクト抵抗増大を防ぎ、表示品位低下を防止する目的の冗長構造とすることができる。
【００４７】
図１１は、基準信号転移パッドと導電性物質との配置に関する例を示す。図１１（ａ）は、基準信号転移パッド９に対して、導電性物質１０を１箇所配置する場合を示す。実施の第１形態および第２形態が該当する。単純な構成であるので、生産性が良いという利点がある。図１１（ｂ）は、基準信号転移パッド２９に対して、導電性物質３０を４箇所配置する場合を示す。実施の第３形態が該当する。図１１（ｃ）は、基準信号転移パッド３９に対して、導電性物質４０を３箇所配置する場合を示す。コンタクトを形成する部分の幅が狭い場合に、導電性物質４０を一列の配置することによって、複数箇所でのコンタクトを形成することができる。図１１（ｂ）（ｃ）に示す導電性物質３０，４０の配置数は、４箇所および３箇所に限定されるものではなく、複数箇所でのコンタクトを形成して冗長構造をとることができればよい。以下に説明する実施の形態でも、１箇所の導電性物質は、複数個に分けることができる。
【００４８】
図１２は、本発明の実施の第４形態の液晶表示装置について、信号線配置状態を示す。本実施形態では、基準信号線の幹４６を、画像表示領域の周縁部の上右に形成する。基準信号転移パッド４９は、基準信号線の幹４６に対向する部分に設け、導電性物質５０を介して、対向基板側から基準信号を入力する。この構造では、図で画像形成領域の下部には基準信号線の幹４６が存在しないので、基準信号線の幹４６と階調信号線７との間の交差部に生じる容量カップリングを低減し、信号遅延を小さくすることができる。また、液晶表示パネルとしての画像表示領域外部に、図では下部となる辺に基準信号線の幹４６が存在しなくなるので、パネル形状を小さくすることができる。なお、パネルの下部に基準信号線の幹４６が存在しても、細い場合は存在しない場合と同様の効果を奏する。
【００４９】
図１３は、本発明の実施の第５形態の液晶表示装置について、信号線配置状態を示す。本実施形態では、基準信号線の幹５６を、走査線４への走査信号の非入力側のみに形成し、図では上部および下部となる辺には形成しないか、または細く形成する。パネル上下部には、基準信号線の幹５６と階調信号線７との間に交差部を生じることがなく、容量カップリングをなくし、信号遅延を図１２に示す実施の第４形態よりもさらに小さくすることができる。パネル上下部には基準信号線の幹５６を細く形成しても同様の効果を奏することができる。パネル上下部の基準信号線の幹５６が存在しないか、または細いので、パネル形状も実施の第４形態よりも小さくすることができる。
【００５０】
図１４は、本発明の実施の第６形態の液晶表示装置について、信号線配置状態を示す。本実施形態では、基準信号線の幹６を、走査線４への走査信号の入力側を除いて形成し、図では画像表示領域の上部、下部および右側部に形成する。図の左側部では、基準信号線の幹６同士を連結線７０で結線し、電気的に接続する。画素基板上で、走査線４と基準信号線５および基準信号線の幹６とは、同一層で形成され、連結線７０は別層の導電性膜によって形成する。このような構成によって、走査信号を走査線４に入力するための走査入力端子７４側の基準入力端子７５が基準信号線５に１対１に対応する必要がないので、設計が容易になる。また、この構造では、連結線７０をたとえば画素電極形成の際にパターニングして形成することができ、従来の画素電極形成用パターンに連結線形成用パターンを加えるだけで、プロセスを増加させてコストアップを招くことなく、実現することができる。
【００５１】
図１５は、本発明の実施の第７形態の液晶表示装置について、信号線配置状態を示す。本実施形態では、画素基板上で、走査線４と基準信号線５および基準信号線の幹７６とを、別層に設ける。図１４に示す実施の第６形態のように、基準信号線の幹６と連結線７０とを別層で設けて接続するときのコンタクト抵抗を排除することができるので、基準信号線５および基準信号線の幹７６を含む基準信号線の抵抗が下がり、実施の第６形態よりも信号遅延を低減することができる。基準入力端子２８から基準信号転移パッド経由で基準信号を基準信号線５に入力すれば、さらに信号遅延を軽減することができる。
【００５２】
【発明の効果】
以上のように本発明によれば、画素基板上で走査線と信号線とを交差させることがなく、それぞれ画素基板と対向基板との別基板上に形成することができるので、ライン欠陥の発生率が低下し、歩留りを向上させることができ、製造コストも低減することができる。さらに、基準信号を対向基板側から導電性物質を介して画素基板上の基準信号線に入力することができるので、基準信号の遅延を低減し、信号遅延によるシャドーイングを防止し、表示品質を向上させることができる。このような構造は、表示領域内の信号線形成用配線材料や、その膜厚および線幅を変えずに、信号遅延を低減することができるので、開口率を低下させることなく基準信号遅延を低減し、表示品質の向上を図ることができる。また、基準信号遅延を低減することができるので、基準信号線幅を小さくし、開口率を大きくしてさらに表示品質の向上を図ることもできる。また膜厚を薄くして生産性を上げ、液晶表示装置としての製造コストを低減することも可能になる。
【００５３】
また本発明によれば、画素基板上で画素電極が形成される領域に設けられる基準信号線の幹線上に画素側接続領域を形成するので、基準信号線の幹線の線幅を太くしたり膜厚を大きくしたりして、電気抵抗を下げ、信号遅延を低減することができる。
【００５４】
また本発明によれば、対向基板から基準信号線への電気的接続を複数箇所で行うので、基準信号線に入力される基準信号の遅延を一層低減することができ、信号遅延に伴うシャドーイングを防いで、表示品位の向上を図ることができる。
【００５５】
また本発明によれば、画素側接続領域と対向側接続領域との間の電気的接続を、複数個の導電性物質によって行うので、電気的接続の信頼性を向上させ、電気抵抗を減少させて信号遅延を減少させることができる。
【００５６】
また本発明によれば、コントロール基板から共通信号線へ時間遅延が少ない状態で共通信号を入力させることができ、表示品質の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態としての液晶表示装置の概略的な構成を示す部分的な斜視図である。
【図２】図１の液晶表示装置の部分的な平面図である。
【図３】図２の切断面線ＩＩＩ−ＩＩＩから見た断面図である。
【図４】図１の液晶表示装置で画素の表示に関連する構成を示す部分的な斜視図である。
【図５】図４でＶとして示す部分の断面図である。
【図６】液晶表示装置の基準信号の遅延についてシミュレーションを行うモデルを示す電気回路図である。
【図７】図６のモデルについてのシミュレーション結果の信号遅延状態を示すグラフである。
【図８】図１の実施形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図９】本発明の実施の第２形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図１０】本発明の実施の第３形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図１１】本発明の実施の各形態で、基準信号転移パッドと導電性物質との配置状態を示す部分的な平面図である。
【図１２】本発明の実施の第４形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図１３】本発明の実施の第５形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図１４】本発明の実施の第６形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図１５】本発明の実施の第７形態の液晶表示装置で信号線の配置状態を示す簡略化した平面図である。
【図１６】従来からの液晶表示装置の等価的な電気回路図である。
【図１７】従来からの対向ソース構造をとる液晶表示装置の部分的な斜視図である。
【符号の説明】
１画素基板
２対向基板
３液晶層
４走査線
５基準信号線
６，４６，５６，７６基準信号線の幹
７階調信号線
８対向電極
９，２９，３９，４９，５９基準信号転移パッド
１０，３０，４０，５０，６０導電性物質
１１，１２絶縁性透明基板
１５ホール部
１８画素電極
１９画像表示領域
２０スイッチング素子
２７階調入力端子
２８，７５基準入力端子
７０連結線
７４階調入力端子

Claims

画素基板と対向基板とで液晶層を挟持し、
画素基板上に、
制御端子と第１および第２の被制御端子とを備え、制御端子に与えられる信号に従って第１および第２の被制御端子間の導通状態が制御され、マトリクス状に配置される複数のスイッチング素子と、
各スイッチング素子の制御端子を各行毎に接続する複数の走査線と、
各スイッチング素子の第１の被制御端子を各行毎に接続する複数の基準信号線と、
各スイッチング素子の第２の被制御端子に接続される複数の画素電極とを有し、
対向基板上に、
各画素電極に対向して設けられる複数の対向電極と、
各対向電極を各列毎に接続する複数の信号線とを有する液晶表示装置において、
該画素基板上に形成され、該複数の基準信号線に接続される画素側接続領域と、
該対向基板上で該画素側接続領域と対向するように形成される対向側接続領域と、
該画素側接続領域および該対向側接続領域の間を電気的に接続する導電性物質とを含むことを特徴とする液晶表示装置。
前記画素基板は、前記複数の画素電極が配置される領域外に、前記複数の基準信号線同士を連結する基準信号線の幹線を有し、
前記画素側接続領域は、該基準信号線の幹線上に形成されることを特徴とする請求項１記載の液晶表示装置。
前記画素側接続領域、前記対向側接続領域および前記導電性物質の組合せは、複数箇所に形成されることを特徴とする請求項１または２記載の液晶表示装置。
前記導電性物質は、画素側接続領域と対向側接続領域との同一の組合せに対して、複数個配置されることを特徴とする請求項１〜３のいずれかに記載の液晶表示装置。
前記対向側接続領域に接続され、前記導電性物質および前記画素側接続領域を介して、前記基準信号線に基準信号を入力するコントロール基板を含むことを特徴とする請求項１〜４のいずれかに記載の液晶表示装置。