JPH06337437A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH06337437A JPH06337437A JP12735493A JP12735493A JPH06337437A JP H06337437 A JPH06337437 A JP H06337437A JP 12735493 A JP12735493 A JP 12735493A JP 12735493 A JP12735493 A JP 12735493A JP H06337437 A JPH06337437 A JP H06337437A
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- auxiliary capacitance
- electrode
- gate
- input terminals
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Abstract
(57)【要約】
【目的】 入力端抵抗及びパネル抵抗を減少することに
より、対向電極信号及び補助容量電極信号の信号歪を低
減し、消費電力の増大、コントラスト比の低下及び輝度
ムラを抑制する。 【構成】 補助容量電極（１１）をＩＴＯにより基板の
全面に形成し、また、補助容量入力端子（１２）を４辺
に均等で複数配置し、更に、各端子部で対向電極と接続
する構造により上記目的を達成する。
より、対向電極信号及び補助容量電極信号の信号歪を低
減し、消費電力の増大、コントラスト比の低下及び輝度
ムラを抑制する。 【構成】 補助容量電極（１１）をＩＴＯにより基板の
全面に形成し、また、補助容量入力端子（１２）を４辺
に均等で複数配置し、更に、各端子部で対向電極と接続
する構造により上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（以
下、ＴＦＴと略す）を用いたアクティブマトリクス駆動
の液晶表示装置に関し、特に、補助容量電極の信号歪が
低減されるとともに、補助容量電極の信号歪と対向電極
の信号歪の差が減少し、表示品位の改善がなされた液晶
表示装置に関する。
下、ＴＦＴと略す）を用いたアクティブマトリクス駆動
の液晶表示装置に関し、特に、補助容量電極の信号歪が
低減されるとともに、補助容量電極の信号歪と対向電極
の信号歪の差が減少し、表示品位の改善がなされた液晶
表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ、ＡＶなどの分野に広く実用化
されている。以下で、従来の液晶表示装置について、図
６を用いて説明する。まず、ガラス基板（５０）上に、
複数のゲートライン（５１）が互いに平行に配置されて
おり、同じ層のゲートライン（５１）間には、ゲートラ
イン（５１）と同一材料の補助容量電極（５３）が形成
されている。そしてゲートライン（５１）及び補助容量
電極（５３）を被覆する絶縁膜上には、ゲートライン
（５１）及び補助容量電極（５３）と交差する複数のド
レインライン（５６）が形成されている。ドレインライ
ン（５６）の端部は絶縁膜上に形成されたドレイン入力
端子（５７）に接続されている。また、ゲート入力端子
（５２）、補助容量ライン（５４）及び補助容量入力端
子（５５）も絶縁膜上に設けられている。ゲートライン
（５１）及び補助容量電極（５３）のそれぞれの端部
で、絶縁膜に設けられたコンタクトホール（不図示）に
よって、ゲートライン（５１）とゲート入力端子（５
２）、及び補助容量電極（５３）と補助容量ライン（５
４）が接続されている。更に、補助容量ライン（５４）
はドレインライン（５６）郡の外側両端に、ドレインラ
イン（５６）に平行に形成されており、端部が補助容量
入力端子（５５）に接続されている。
などの利点があり、ＯＡ、ＡＶなどの分野に広く実用化
されている。以下で、従来の液晶表示装置について、図
６を用いて説明する。まず、ガラス基板（５０）上に、
複数のゲートライン（５１）が互いに平行に配置されて
おり、同じ層のゲートライン（５１）間には、ゲートラ
イン（５１）と同一材料の補助容量電極（５３）が形成
されている。そしてゲートライン（５１）及び補助容量
電極（５３）を被覆する絶縁膜上には、ゲートライン
（５１）及び補助容量電極（５３）と交差する複数のド
レインライン（５６）が形成されている。ドレインライ
ン（５６）の端部は絶縁膜上に形成されたドレイン入力
端子（５７）に接続されている。また、ゲート入力端子
（５２）、補助容量ライン（５４）及び補助容量入力端
子（５５）も絶縁膜上に設けられている。ゲートライン
（５１）及び補助容量電極（５３）のそれぞれの端部
で、絶縁膜に設けられたコンタクトホール（不図示）に
よって、ゲートライン（５１）とゲート入力端子（５
２）、及び補助容量電極（５３）と補助容量ライン（５
４）が接続されている。更に、補助容量ライン（５４）
はドレインライン（５６）郡の外側両端に、ドレインラ
イン（５６）に平行に形成されており、端部が補助容量
入力端子（５５）に接続されている。
【０００３】また、ゲートライン（５１）とドレインラ
イン（５６）の交差部には、不図示であるＴＦＴが設け
られており、更に、ＴＦＴに接続された表示電極が設け
られている。一方、ＩＴＯの対向電極が設けられたガラ
スなどの対向基板があり、これら２枚の基板が４〜８μ
ｍの厚さの液晶層を挟んで貼り合わされて、従来の液晶
表示装置が構成されている。
イン（５６）の交差部には、不図示であるＴＦＴが設け
られており、更に、ＴＦＴに接続された表示電極が設け
られている。一方、ＩＴＯの対向電極が設けられたガラ
スなどの対向基板があり、これら２枚の基板が４〜８μ
ｍの厚さの液晶層を挟んで貼り合わされて、従来の液晶
表示装置が構成されている。
【０００４】なお、補助容量入力端子（５５）は基板の
４隅に設けられているが、この部分で対向電極と、導電
ペーストを介して接続されている。
４隅に設けられているが、この部分で対向電極と、導電
ペーストを介して接続されている。
【０００５】
【発明が解決しようとする課題】補助容量入力端子（５
５）の入力端の抵抗をＲin、パネル抵抗をＲP，パネル
容量をＣP、信号周期を２Δｔとした場合、入力電圧Ｖ0
の信号を補助容量入力端子（５５）に入力すると、対向
電極または補助容量電極（５３）の信号歪の大きさはＶ
0ｅｘｐ（− Δｔ／τ）で表される。ここでτは緩和時
定数でありτ＝（Ｒin＋ＲP）ＣPである。すなわち、図
７に示すような波形の変化が生じる。上で述べたよう
に、対向電極は基板の４隅で補助容量電極（５３）と接
続されていて、補助容量入力端子（５５）から信号が入
力される。したがって、補助容量入力端子（５５）の抵
抗によって生じる信号歪は、液晶層へ印加される実効電
圧に影響を及ぼす。すなわち、液晶表示装置への入力電
圧Ｖ0に対して、実際に液晶層に印加される電圧はＶ0ｅ
ｘｐ［−Δｔ／（Ｒin＋ＲP）ＣP］だけ電圧降下を招く
ことになる。そのため、図８に示すように、入力電圧に
対する透過率を表すグラフが右へ遷移して、期待の表示
画像よりも画面が白くなる（ノーマリ・ホワイト・モー
ドの場合）という問題がある。
５）の入力端の抵抗をＲin、パネル抵抗をＲP，パネル
容量をＣP、信号周期を２Δｔとした場合、入力電圧Ｖ0
の信号を補助容量入力端子（５５）に入力すると、対向
電極または補助容量電極（５３）の信号歪の大きさはＶ
0ｅｘｐ（− Δｔ／τ）で表される。ここでτは緩和時
定数でありτ＝（Ｒin＋ＲP）ＣPである。すなわち、図
７に示すような波形の変化が生じる。上で述べたよう
に、対向電極は基板の４隅で補助容量電極（５３）と接
続されていて、補助容量入力端子（５５）から信号が入
力される。したがって、補助容量入力端子（５５）の抵
抗によって生じる信号歪は、液晶層へ印加される実効電
圧に影響を及ぼす。すなわち、液晶表示装置への入力電
圧Ｖ0に対して、実際に液晶層に印加される電圧はＶ0ｅ
ｘｐ［−Δｔ／（Ｒin＋ＲP）ＣP］だけ電圧降下を招く
ことになる。そのため、図８に示すように、入力電圧に
対する透過率を表すグラフが右へ遷移して、期待の表示
画像よりも画面が白くなる（ノーマリ・ホワイト・モー
ドの場合）という問題がある。
【０００６】逆に、信号歪による誘電損失を考慮して大
振幅の信号を入力するとなると、消費電力の増大を招く
こになる。図９は入力端抵抗が４Ω、６４Ω、１２０
Ω、２００Ω、及び４００Ωの各場合についての電圧−
透過率特性を示すグラフである。この図から入力端抵抗
が大きくなると消費電力の増大、コントラスト比の低下
という問題を招くことが分かる。
振幅の信号を入力するとなると、消費電力の増大を招く
こになる。図９は入力端抵抗が４Ω、６４Ω、１２０
Ω、２００Ω、及び４００Ωの各場合についての電圧−
透過率特性を示すグラフである。この図から入力端抵抗
が大きくなると消費電力の増大、コントラスト比の低下
という問題を招くことが分かる。
【０００７】また、図６からわかるように、ライン状の
補助容量電極（５３）は基板の対向する２辺側から信号
が入力される。そのため、パネル内の補助容量や、配線
交差部に生じる寄生容量などによる信号歪が、端子近傍
からパネルの中央部へいくにしたがって大きくなる。す
なわち、ＲPの値が端子近傍では小さく、パネル中央部
では大きくなるので、信号歪Ｖ0ｅｘｐ［−Δｔ／（Ｒ
in＋ＲP）ＣP］の値が入力端から離れるにしたがって大
きくなる。そのため、パネル中央部で対向電極と補助容
量電極（５３）の電位に差が生じ、保持期間中に表示電
極の電位が変化する。この変化量が端子近傍とパネル中
央部で異なるため、表示画面内で不均一な輝度分布が発
生する問題を招いていた。
補助容量電極（５３）は基板の対向する２辺側から信号
が入力される。そのため、パネル内の補助容量や、配線
交差部に生じる寄生容量などによる信号歪が、端子近傍
からパネルの中央部へいくにしたがって大きくなる。す
なわち、ＲPの値が端子近傍では小さく、パネル中央部
では大きくなるので、信号歪Ｖ0ｅｘｐ［−Δｔ／（Ｒ
in＋ＲP）ＣP］の値が入力端から離れるにしたがって大
きくなる。そのため、パネル中央部で対向電極と補助容
量電極（５３）の電位に差が生じ、保持期間中に表示電
極の電位が変化する。この変化量が端子近傍とパネル中
央部で異なるため、表示画面内で不均一な輝度分布が発
生する問題を招いていた。
【０００８】
【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、補助容量電極（１１）をＩＴＯで基板の
全面に形成し、補助容量入力端子（１２）を４辺に均等
に複数配置し、補助容量入力端子（１２）の各々と補助
容量電極（１１）を接続すると共に、各入力端子を対向
電極と接続するものである。
鑑みて成され、補助容量電極（１１）をＩＴＯで基板の
全面に形成し、補助容量入力端子（１２）を４辺に均等
に複数配置し、補助容量入力端子（１２）の各々と補助
容量電極（１１）を接続すると共に、各入力端子を対向
電極と接続するものである。
【０００９】
【作用】補助容量電極（１１）を全面に形成することに
よりＲPが低減し、また、補助容量入力端子（１２）を
４辺に複数設けることにより、入力端子の抵抗Ｒinが減
少する。そのため、補助容量入力端子（１２）から対向
電極及び補助容量電極（１１）に入力される信号の歪Ｖ
0ｅｘｐ［− Δｔ／（Ｒin＋ＲP）ＣP］が低減し、入力
電圧に対する透過率の図８に示すようなシフトが抑制さ
れる。
よりＲPが低減し、また、補助容量入力端子（１２）を
４辺に複数設けることにより、入力端子の抵抗Ｒinが減
少する。そのため、補助容量入力端子（１２）から対向
電極及び補助容量電極（１１）に入力される信号の歪Ｖ
0ｅｘｐ［− Δｔ／（Ｒin＋ＲP）ＣP］が低減し、入力
電圧に対する透過率の図８に示すようなシフトが抑制さ
れる。
【００１０】また、対向電極及び補助容量電極（１１）
の周囲から、均等に信号を入力することにより、対向電
極及び補助容量電極（１１）の抵抗、液晶容量、補助容
量、寄生容量によって生じる信号歪が低減する。つま
り、信号歪は一般に、入力端から離れるにしたがって大
きくなるため、基板の２辺から入力するよりも、４辺か
ら入力する方が、面内の信号歪の発生を緩和できる。
の周囲から、均等に信号を入力することにより、対向電
極及び補助容量電極（１１）の抵抗、液晶容量、補助容
量、寄生容量によって生じる信号歪が低減する。つま
り、信号歪は一般に、入力端から離れるにしたがって大
きくなるため、基板の２辺から入力するよりも、４辺か
ら入力する方が、面内の信号歪の発生を緩和できる。
【００１１】補助容量電極（１１）の信号歪が低減する
ことで、パネル面内で、対向電極電位と補助容量電極電
位の差が、従来よりも減少する。そのため、保持期間中
に、液晶容量への印加電圧が補助容量によって降下する
ことを抑制できる。
ことで、パネル面内で、対向電極電位と補助容量電極電
位の差が、従来よりも減少する。そのため、保持期間中
に、液晶容量への印加電圧が補助容量によって降下する
ことを抑制できる。
【００１２】
【実施例】以下で、本発明の一実施例を図１から図５を
用いて説明する。図１は上面概略図、図２はＴＦＴ部の
断面図、図３から図５は補助容量、ゲート及びドレイン
のそれぞれの入力端部の断面図である。まず、ガラス基
板（１０）上に、ＩＴＯの補助容量電極（１１）が全面
に設けられている。そして補助容量電極（１１）上には
ＳｉＮｘ、ＳｉＯ2などの誘電膜（１３）が形成され、
更に、誘電膜（１３）上に、Ｃｒなどで形成された複数
のゲートライン（１５）、及びゲートライン（１５）と
一体のゲート電極（１４）が設けられている。そして、
誘電膜（１３）上には、ゲートライン（１５）及びゲー
ト電極（１４）を被覆するゲート絶縁膜（１８）がＳｉ
Ｎｘ、ＳｉＯ2などで形成されている。ゲート絶縁膜
（１８）上には、ゲートライン（１５）に交差して設け
らた複数のドレインライン（２３）、及びドレインライ
ン（２３）と一体のドレイン電極（２２）が、例えばＡ
ｌ／Ｍｏで形成されている。
用いて説明する。図１は上面概略図、図２はＴＦＴ部の
断面図、図３から図５は補助容量、ゲート及びドレイン
のそれぞれの入力端部の断面図である。まず、ガラス基
板（１０）上に、ＩＴＯの補助容量電極（１１）が全面
に設けられている。そして補助容量電極（１１）上には
ＳｉＮｘ、ＳｉＯ2などの誘電膜（１３）が形成され、
更に、誘電膜（１３）上に、Ｃｒなどで形成された複数
のゲートライン（１５）、及びゲートライン（１５）と
一体のゲート電極（１４）が設けられている。そして、
誘電膜（１３）上には、ゲートライン（１５）及びゲー
ト電極（１４）を被覆するゲート絶縁膜（１８）がＳｉ
Ｎｘ、ＳｉＯ2などで形成されている。ゲート絶縁膜
（１８）上には、ゲートライン（１５）に交差して設け
らた複数のドレインライン（２３）、及びドレインライ
ン（２３）と一体のドレイン電極（２２）が、例えばＡ
ｌ／Ｍｏで形成されている。
【００１３】また、ゲート入力端子（１６）が、ガラス
基板（１０）の行方向に対向する辺の誘電膜（１３）上
に配列されて形成され、ドレイン入力端子（２４）が、
列方向に対向する辺の誘電膜（１３）上に配列されて形
成されている。そして、各々、ゲートライン（１５）と
ドレインライン（２３）に、後述する方法で接続され
る。また、補助容量入力端子（１２）がガラス基板（１
０）の４辺の誘電膜（１３）上に、ゲート入力端子（１
６）及びドレイン入力端子（２４）の間に適当なピッチ
で均等に設けられている。各補助容量入力端子（１２）
は、後述する方法により補助容量電極（１１）と接続さ
れると共に、導電ペーストにより不図示である対向基板
上の対向電極と接続されている。
基板（１０）の行方向に対向する辺の誘電膜（１３）上
に配列されて形成され、ドレイン入力端子（２４）が、
列方向に対向する辺の誘電膜（１３）上に配列されて形
成されている。そして、各々、ゲートライン（１５）と
ドレインライン（２３）に、後述する方法で接続され
る。また、補助容量入力端子（１２）がガラス基板（１
０）の４辺の誘電膜（１３）上に、ゲート入力端子（１
６）及びドレイン入力端子（２４）の間に適当なピッチ
で均等に設けられている。各補助容量入力端子（１２）
は、後述する方法により補助容量電極（１１）と接続さ
れると共に、導電ペーストにより不図示である対向基板
上の対向電極と接続されている。
【００１４】従来の補助容量電極（５３）は、比抵抗が
４［μΩ・ｃｍ］のＡｌ、２０［μΩ・ｃｍ］のＭｏ、
５０［μΩ・ｃｍ］のＣｒ等で形成されており、基板上
の１〜１０％を占めていた。これに対して本願では、比
抵抗が１００〜５００［μΩ・ｃｍ］と、上に挙げた金
属材の５〜１００倍程度の比抵抗をもつＩＴＯを使用す
るものであるが、基板の全面に補助容量電極（１１）を
形成すること、及び、４辺から均等に信号を入力するこ
とにより、従来のライン状に設けていた場合より低抵抗
化できる。
４［μΩ・ｃｍ］のＡｌ、２０［μΩ・ｃｍ］のＭｏ、
５０［μΩ・ｃｍ］のＣｒ等で形成されており、基板上
の１〜１０％を占めていた。これに対して本願では、比
抵抗が１００〜５００［μΩ・ｃｍ］と、上に挙げた金
属材の５〜１００倍程度の比抵抗をもつＩＴＯを使用す
るものであるが、基板の全面に補助容量電極（１１）を
形成すること、及び、４辺から均等に信号を入力するこ
とにより、従来のライン状に設けていた場合より低抵抗
化できる。
【００１５】次に、入力端部に着目して、Ｒを入力端の
抵抗、Ｃをパネル容量、２Δｔを信号の周期とすると、
入力端画素部での信号歪はｅｘｐ［− Δｔ／Ｒ・
Ｃ）］と表せる。信号歪は１〜５％以下が望ましいの
で、次のような不等式が導かれる。 Ｒ＜Δｔ／ａ・Ｃ （１） ここで、ａは定数で３〜５の値である。本発明により、
補助容量入力端子（１２）の数を増やして従来のｎ倍に
すると、入力端の抵抗は１／ｎになる。すなわち、 Ｒ／ｎ＜Δｔ／ａ・Ｃ （２） が導かれる。これより、補助容量電極（１１）として、
Ｒの値の大きなＩＴＯを用いても、ｎの値を大きくすれ
ば不等式（２）を満たすことができる。
抵抗、Ｃをパネル容量、２Δｔを信号の周期とすると、
入力端画素部での信号歪はｅｘｐ［− Δｔ／Ｒ・
Ｃ）］と表せる。信号歪は１〜５％以下が望ましいの
で、次のような不等式が導かれる。 Ｒ＜Δｔ／ａ・Ｃ （１） ここで、ａは定数で３〜５の値である。本発明により、
補助容量入力端子（１２）の数を増やして従来のｎ倍に
すると、入力端の抵抗は１／ｎになる。すなわち、 Ｒ／ｎ＜Δｔ／ａ・Ｃ （２） が導かれる。これより、補助容量電極（１１）として、
Ｒの値の大きなＩＴＯを用いても、ｎの値を大きくすれ
ば不等式（２）を満たすことができる。
【００１６】本願では、ａ、Ｃ及びΔｔを一定としたと
き、不等式（２）を満足するＲとｎを自由に決定できる
という特徴を有する。すなわち、補助容量電極（１１）
を基板の全面に形成しているため、入力端子を形成する
自由度が高い。そのため、ＴＡＢとの接続に用いられる
異方性導電樹脂との密着性を考慮して、補助容量入力端
子（１２）として、高抵抗のＩＴＯを用いても、入力端
子の数を増やすことで、信号歪の増大を抑えることがで
きる。また、入力端子の数を増やす代わりに、入力端子
を大面積で形成することによっても、同様の効果が得ら
れる。
き、不等式（２）を満足するＲとｎを自由に決定できる
という特徴を有する。すなわち、補助容量電極（１１）
を基板の全面に形成しているため、入力端子を形成する
自由度が高い。そのため、ＴＡＢとの接続に用いられる
異方性導電樹脂との密着性を考慮して、補助容量入力端
子（１２）として、高抵抗のＩＴＯを用いても、入力端
子の数を増やすことで、信号歪の増大を抑えることがで
きる。また、入力端子の数を増やす代わりに、入力端子
を大面積で形成することによっても、同様の効果が得ら
れる。
【００１７】続いて、図２から図５を用いて製造方法を
説明する。まず、ガラス基板（１０）上に、ＩＴＯを１
０００Åの膜厚にスパッタリングすることにより補助容
量電極（１１）が形成され、続いてＳｉＯ2またはＳｉ
ＮXを２０００〜１００００Åの膜厚にＣＶＤ成膜する
ことにより、誘電膜（１３）が設けられる。次に、ＩＴ
Ｏを１０００Åの膜厚にスパッタリングしてパターニン
グすることにより、表示領域に表示電極（１７）、基板
の端部に補助容量入力端子（１２）、ゲート入力端子
（１６）、及びドレイン入力端子（２４）が形成され
る。図２及び図４に示される如く、同じ誘電膜（１３）
上には、ゲート配線として例えばＣｒをスパッタリング
で１５００Åの膜厚に形成して、パターニングすること
により、ゲートライン（１５）及びゲートライン（１
５）と一体のゲート電極（１４）が得られる。
説明する。まず、ガラス基板（１０）上に、ＩＴＯを１
０００Åの膜厚にスパッタリングすることにより補助容
量電極（１１）が形成され、続いてＳｉＯ2またはＳｉ
ＮXを２０００〜１００００Åの膜厚にＣＶＤ成膜する
ことにより、誘電膜（１３）が設けられる。次に、ＩＴ
Ｏを１０００Åの膜厚にスパッタリングしてパターニン
グすることにより、表示領域に表示電極（１７）、基板
の端部に補助容量入力端子（１２）、ゲート入力端子
（１６）、及びドレイン入力端子（２４）が形成され
る。図２及び図４に示される如く、同じ誘電膜（１３）
上には、ゲート配線として例えばＣｒをスパッタリング
で１５００Åの膜厚に形成して、パターニングすること
により、ゲートライン（１５）及びゲートライン（１
５）と一体のゲート電極（１４）が得られる。
【００１８】次に、ＳｉＯ2またはＳｉＮXを２０００〜
１００００Åの膜厚にＣＶＤ成膜することにより、ゲー
ト絶縁膜（１８）が設けられ、これと連続で、ＣＶＤに
よりａ−Ｓｉ及びＳｉＮXをそれぞれ１０００Åと２５
００Å程度の膜厚に形成し、最上層のＳｉＮXをパター
ニングしてＴＦＴのチャンネル部に残して、半導体保護
膜（２０）が得られる。続いて、Ｎ+ａ−Ｓｉを５００
Å程度の膜厚にＣＶＤ成膜し、Ｎ+ａ−Ｓｉ及びａ−Ｓ
ｉを同一のマスクパターンでエッチングして、ＴＦＴ部
のみを残すことによりＴＦＴのａ−Ｓｉ層（１９）及び
Ｎ+ａ−Ｓｉ層（２１）が形成される。
１００００Åの膜厚にＣＶＤ成膜することにより、ゲー
ト絶縁膜（１８）が設けられ、これと連続で、ＣＶＤに
よりａ−Ｓｉ及びＳｉＮXをそれぞれ１０００Åと２５
００Å程度の膜厚に形成し、最上層のＳｉＮXをパター
ニングしてＴＦＴのチャンネル部に残して、半導体保護
膜（２０）が得られる。続いて、Ｎ+ａ−Ｓｉを５００
Å程度の膜厚にＣＶＤ成膜し、Ｎ+ａ−Ｓｉ及びａ−Ｓ
ｉを同一のマスクパターンでエッチングして、ＴＦＴ部
のみを残すことによりＴＦＴのａ−Ｓｉ層（１９）及び
Ｎ+ａ−Ｓｉ層（２１）が形成される。
【００１９】続いて、ゲート絶縁膜（１８）の所定の領
域をエッチング除去し、表示電極（１７）、補助容量入
力端子（１２）、ゲート入力端子（１６）、及びドレイ
ン入力端子（２４）を露出させる。このエッチングで同
時に、図３及び図４の如く、補助容量電極（１１）と補
助容量入力端子（１２）、及びゲートライン（１５）と
ゲート入力端子（１６）を接続するためのコンタクトホ
ール（２７）（２９）を形成するが、特に、図３のコン
タクトホール（２７）については、ゲート絶縁膜（１
８）のエッチングに引き続いて、同じ部分の誘電膜（１
３）をエッチングすることで、補助容量電極（１１）が
露出される。
域をエッチング除去し、表示電極（１７）、補助容量入
力端子（１２）、ゲート入力端子（１６）、及びドレイ
ン入力端子（２４）を露出させる。このエッチングで同
時に、図３及び図４の如く、補助容量電極（１１）と補
助容量入力端子（１２）、及びゲートライン（１５）と
ゲート入力端子（１６）を接続するためのコンタクトホ
ール（２７）（２９）を形成するが、特に、図３のコン
タクトホール（２７）については、ゲート絶縁膜（１
８）のエッチングに引き続いて、同じ部分の誘電膜（１
３）をエッチングすることで、補助容量電極（１１）が
露出される。
【００２０】次に、配線材料として、例えばＡｌ／Ｍｏ
の２層膜をスパッタリングで、７０００Å／１０００Å
程度の膜厚に積層して、所定のパターニングを行うこと
により、ドレインライン（２３）、ドレインライン（２
３）と一体のドレイン電極（２２）、表示電極（１７）
と電気的に接続するソース電極（２５）、更に補助容量
電極（１１）と補助容量入力端子（１２）を接続するコ
ンタクトメタル（２６）、ゲートライン（１５）とゲー
ト入力端子（１６）を接続するコンタクトメタル（２
８）、及びドレインライン（２３）と一体で、ドレイン
ライン（２３）とドレイン入力端子（２４）を接続する
コンタクトメタル（３０）が形成される。そして、ドレ
イン電極（２２）とソース電極（２５）をマスクに、Ｎ
+ａ−Ｓｉ層（２１）のセンター部が除去される。
の２層膜をスパッタリングで、７０００Å／１０００Å
程度の膜厚に積層して、所定のパターニングを行うこと
により、ドレインライン（２３）、ドレインライン（２
３）と一体のドレイン電極（２２）、表示電極（１７）
と電気的に接続するソース電極（２５）、更に補助容量
電極（１１）と補助容量入力端子（１２）を接続するコ
ンタクトメタル（２６）、ゲートライン（１５）とゲー
ト入力端子（１６）を接続するコンタクトメタル（２
８）、及びドレインライン（２３）と一体で、ドレイン
ライン（２３）とドレイン入力端子（２４）を接続する
コンタクトメタル（３０）が形成される。そして、ドレ
イン電極（２２）とソース電極（２５）をマスクに、Ｎ
+ａ−Ｓｉ層（２１）のセンター部が除去される。
【００２１】以上で、図２から図５に示される構造とな
る。そして、図では省略したが、全面に配向膜が形成さ
れ、ＩＴＯの対向電極、及び配向膜が設けられた対向基
板と貼り合わせ、所定の位置に補助容量電極（１１）と
対向電極を接続する銀ペーストを設け、両基板間に液晶
を封入して本発明の液晶表示装置が完成される。
る。そして、図では省略したが、全面に配向膜が形成さ
れ、ＩＴＯの対向電極、及び配向膜が設けられた対向基
板と貼り合わせ、所定の位置に補助容量電極（１１）と
対向電極を接続する銀ペーストを設け、両基板間に液晶
を封入して本発明の液晶表示装置が完成される。
【００２２】
【発明の効果】本発明で、補助容量電極を基板の全面に
形成し、入力端子を周囲に複数設けることにより、パネ
ル全体としての補助容量入力端子の入力端抵抗が減少す
ることにより、信号歪が大幅に低減する。対向信号は周
囲の複数の補助容量入力端子から入力されるので、信号
歪による誘電損失が減少し、液晶層へ印加される実効電
圧の降下によって、コントラスト比が低下するという問
題がなくなる。また、パネル内での信号歪の面内分布が
緩和され、輝度ムラが目立たなくなる。
形成し、入力端子を周囲に複数設けることにより、パネ
ル全体としての補助容量入力端子の入力端抵抗が減少す
ることにより、信号歪が大幅に低減する。対向信号は周
囲の複数の補助容量入力端子から入力されるので、信号
歪による誘電損失が減少し、液晶層へ印加される実効電
圧の降下によって、コントラスト比が低下するという問
題がなくなる。また、パネル内での信号歪の面内分布が
緩和され、輝度ムラが目立たなくなる。
【００２３】更に、補助容量電極（１１）として、高抵
抗のＩＴＯを用いることができるので、開口率が向上す
る。
抗のＩＴＯを用いることができるので、開口率が向上す
る。
【図１】本発明の実施例である液晶表示装置の概略上面
図である。
図である。
【図２】本発明の実施例である液晶表示装置の断面図で
ある。
ある。
【図３】本発明の実施例である液晶表示装置の断面図で
ある。
ある。
【図４】本発明の実施例である液晶表示装置の断面図で
ある。
ある。
【図５】本発明の実施例である液晶表示装置の断面図で
ある。
ある。
【図６】従来の液晶表示装置の概略上面図である。
【図７】信号歪を説明する図である。
【図８】液晶表示装置への入力電圧に対する透過率を表
す特性図である。
す特性図である。
【図９】液晶表示装置への入力電圧に対する透過率を表
す特性図である。
す特性図である。
１０ ガラス基板 １１ 補助容量電極 １２ 補助容量入力端子 １３ 誘電膜 １４ ゲート電極 １５ ゲートライン １６ ゲート入力端子 １７ 表示電極 １８ ゲート絶縁膜 １９ ａ−Ｓｉ層 ２０ 半導体保護膜 ２１ Ｎ+ａ−Ｓｉ層 ２２ ドレイン電極 ２３ ドレインライン ２４ ドレイン入力端子 ２５ ソース電極 ２６，２８，３０ コンタクトメタル ２７，２９ コンタクトホール
Claims (2)
- 【請求項１】 透明な絶縁性基板上に設けられた複数の
ゲートラインと、このゲートラインと交差して設けられ
た複数のドレインラインと、前記ゲートラインと前記ド
レインラインの交点に設けられた薄膜トランジスタと、
この薄膜トランジスタと電気的に接続された表示電極
と、この表示電極と補助容量を形成する補助容量電極と
を少なくとも有する薄膜トランジスタ基板と、 対向電極を少なくとも有する対向基板とが、 液晶層を挟んで貼り合わされた液晶表示装置において、 前記補助容量電極は透明導電材料で前記絶縁性基板の全
面に形成されており、かつ、周囲に複数配置された補助
容量入力端子を有することを特徴とする液晶表示装置。 - 【請求項２】 前記対向電極は、前記補助容量入力端子
に接続されていることを特徴とする請求項１に記載の液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12735493A JPH06337437A (ja) | 1993-05-28 | 1993-05-28 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12735493A JPH06337437A (ja) | 1993-05-28 | 1993-05-28 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06337437A true JPH06337437A (ja) | 1994-12-06 |
Family
ID=14957865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12735493A Pending JPH06337437A (ja) | 1993-05-28 | 1993-05-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06337437A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE39211E1 (en) | 1995-12-28 | 2006-08-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| WO2010116585A1 (ja) * | 2009-04-10 | 2010-10-14 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 |
| JP2013257530A (ja) * | 2012-06-12 | 2013-12-26 | Hannstar Display Corp | 液晶ディスプレイパネル及びその画素アレイ基板 |
-
1993
- 1993-05-28 JP JP12735493A patent/JPH06337437A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE39211E1 (en) | 1995-12-28 | 2006-08-01 | Samsung Electronics Co., Ltd. | Method for manufacturing a liquid crystal display |
| WO2010116585A1 (ja) * | 2009-04-10 | 2010-10-14 | シャープ株式会社 | アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 |
| JP2013257530A (ja) * | 2012-06-12 | 2013-12-26 | Hannstar Display Corp | 液晶ディスプレイパネル及びその画素アレイ基板 |
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