JP4510846B2 - 薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル - Google Patents

薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル Download PDF

Info

Publication number
JP4510846B2
JP4510846B2 JP2007122123A JP2007122123A JP4510846B2 JP 4510846 B2 JP4510846 B2 JP 4510846B2 JP 2007122123 A JP2007122123 A JP 2007122123A JP 2007122123 A JP2007122123 A JP 2007122123A JP 4510846 B2 JP4510846 B2 JP 4510846B2
Authority
JP
Japan
Prior art keywords
layer
gate
gate wiring
thin film
ink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007122123A
Other languages
English (en)
Other versions
JP2008276085A (ja
JP2008276085A5 (ja
Inventor
芳和 好本
美文 頼富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Future Vision Inc
Original Assignee
Future Vision Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Future Vision Inc filed Critical Future Vision Inc
Priority to JP2007122123A priority Critical patent/JP4510846B2/ja
Publication of JP2008276085A publication Critical patent/JP2008276085A/ja
Publication of JP2008276085A5 publication Critical patent/JP2008276085A5/ja
Application granted granted Critical
Publication of JP4510846B2 publication Critical patent/JP4510846B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネルに係り、特に薄膜トランジスタのゲート配線をインクジェット塗布と焼成で形成した液晶表示パネルに好適なものである。
液晶表示装置は、液晶表示パネルと駆動回路およびバックライト等の周辺装置を組み合わせて構成される。図10典型的な縦電界型(所謂、TN型)の液晶表示装置の概略構成例を説明する断面模式図である。通常、アクティブ・マトリクス型の液晶表示装置を構成する液晶表示パネルは、第1基板(アクティブ・マトリクス基板あるいは薄膜トランジスク基板)で構成される第1パネルPNL1と、第2基板(対向基板あるいはカラーフィルタ基板)で構成される第2パネルPNL2との間に液晶LCを封人して形成される。
第1パネルPNL1を構成する第1基板SUB1の内面には薄膜トランジスタ(TFT)と、この薄膜トランジスクで駆動される画素電極PXを有し、最上層には第1配向膜ORI 1が成膜され、液晶配向制御能が付与されている。また、外面(背面)には第1偏光板POL1が貼付されている。一方、第2パネルPNL2を構成する第2基板SUB2の内面には、カラーフィルタCF、隣接画素のカラーフィルタとの間を区画する遮光層(ブラックマトリクス)BM、対向電極CTを有し、最上層には第2配向膜ORI 2が成膜され、液晶配向制御能が付与されている。また、外面(表面)には、偏光軸を第1偏光板POL1の偏光軸とはクロスニコル配置した第2偏光板POL2が貼付されている。なお細かな構成は図示を省略した。
第1基板SUB1に薄膜トランジスタTFTを作り込む製造工程では、当該基板上に、先ず、クロム等の金属膜からなる平行配置された複数のゲート配線およびこの各ゲート配線から画素毎に延びるゲート電極が形成される。その後、絶縁層、能動層(シリコン半導体層)、データ配線、データ電極(ソース・ドレイン電極)、画素電極、保護膜、配向膜などを形成し、配向膜に液晶配向制御能を付与して第1基板が形成される。第1基板SUB1の背面には、バックライトBLKが設置されている。なお、この液晶表示パネルを駆動するための回路は図示していない。
図11は、図10で説明した液晶表示パネルの1画素の構成とこの画素を構成する薄膜トランジスタの構造を説明する図である。すなわち、図11(a)は画素の平面図、図11(b)は、図11(a)のD−D’線に沿った断面図である。図11(a)に示したように、TFTがゲート配線GLとデータ配線DLとの交差部に配置されている。また、画素を構成する画素電極PXがコンタクトホールTHを通して薄膜トランジスタTFTのソース電極(又はドレイン電極)SD1に接続されている。そして、補助容量配線CLとの間で補助容量を形成している。
図11(b)に示したように、薄膜トランジスタTFTは、第1基板SUB1の表面に形成された下地膜UWの上に、ゲート配線GLから延びるゲート電極GTと、このゲート電極GTを覆うようにゲート絶縁膜GIが形成されている。このゲート絶縁膜GI上に能動層としてのシリコン(Si)半導体層SIとオーミックコンタクト層(n+Si)NS、ソース電極SD1及びドレイン電極SD2が順次積層される。オーミックコンタクト層(n+Si)NSはシリコン(Si)半導体層SI上で二分割され、ソース電極SD1及びドレイン電極SD2の間の半導体層SIにチャネル部を形成する。下地膜UWは、シリコン・ナイトライド(窒化シリコン)と酸化シリコンの積層膜で形成される。
ゲート配線GLおよびゲート電極GTを覆ってシリコン・ナイトライド(SiNx)を好適とするゲート絶縁膜GIが成膜され、その上にゲート配線GLと交差する複数のデータ配線DLが形成される。なお、このデータ配線DLと同時にソース電極(又はドレイン電極)SD1とドレイン電極(又はソース電極)SD2が同層で形成される。
この画素はフルカラー表示の場合は各単色(赤、緑、青)の副画素となるが、ここでは単に画素と称する。画素を構成する薄膜トランジスタTFTは、上記したように、ゲート電極GTと、このゲート電極の上にパターニングされたシリコン半導体膜SIと、シリコン半導体膜の上層に分離(二分割)して形成されたオーミックコンタクト層(n+シリコン)NSと、二分割したオーミックコンタクト層のそれぞれに接続したソース電極(ドレイン電極)とドレイン電極(ソース電極)とで構成される。
この薄膜トランジスタの上層には保護膜PASが成膜され、その上にITOを好適とする画素電極PXがパターニングされ、保護膜PASに開けたコンタクトホールTHでソース電極(又はドレイン電極)SD1に接続している。なお、画素電極PXを覆って第1配向膜(図10参照)が成膜される。
一方、図示しない他方の基板には、フルカラーの場合は3色のカラーフィルタと平滑層(オーバーコート層、図10には示していない)を介した対向電極(図10参照)が形成される。そして、対向電極を覆って第2配向膜(同じく図10参照)が成膜され、上記した一方の基板であるアクティブ・マトリクス基板と重ねあわせ、その間隙に液晶が封入される。
このような薄膜トランジスタにおいて、製造プロセスでのダメージ等を回避するため、その金属配線を多層構造とするものが例えば特許文献1に開示がある。また、この多層金属配線をインクジェット法でインクを塗布し、焼成して形成するものが例えば特許文献2に記載がある。
液晶表示パネルのゲート配線は、その機能を大きく分けてゲート配線部、ゲート電極部およびゲート端子部の3つの重要な要素を含んでいる。一般的に、ゲート配線の積層構造は、ガラス等の基板の上(下地膜を持つ場合は、その上)に、主メタル層/キャップ層からなり、基板と主メタル層の間に密着層を介在させて構成される。
このような積層構造のゲート配線をインクジェット(IJ)法で形成するものでは、主メタル層に銀(Ag)インク(IJ-Ag)、銅(Cu)インク(IJ-Cu)、金(Au)インク(IJ-Au)等が使用可能とされている。また、最上層に形成されるキャップ層には、ニッケル(Ni)インク(IJ-Ni)、インジュム・チン・オキサイド(ITO)インク(IJ-ITO)等が使用可能とされている。
特開2003−255394号公報 特開2005−93814号公報
ゲート端子部におけるキャップ層には、空気中で安定なITOが望ましい。しかし、ITO膜は表面粗さが有り、平坦性が良くないため、ゲート端子部と同様にゲート電極部のキャップ層にITOを使用すると、平坦性不良によりTFTの移動度に問題が生じる。また、スパッタ法で成膜したITO膜は膜質が安定であるため、低抵抗である下層の主メタル層とは異なるエッチング法が必要となり、プロセスが複雑になる。現行では、ゲート電極部の形成重視の観点からゲート配線の積層構造を形成し、特に端子部に必要なキャップ層については、後工程でITO膜を付加する手法をとっている。この方法では、プロセスが複雑である上にコンタクト抵抗不良の発生等で表示パネルの歩留まりの低下を招く恐れがあった。
本発明の目的は、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップメタル層の材料とIJ用インク形態の最適化を図り、更なる高機能化であるプロセス簡略化等を実現した薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネルを提供することにある。
ゲート配線の各部に要求される機能は以下のとおりである。先ず、ゲート電極部のキャップ層には、耐プラズマ性、耐拡散性、バリア特性(主メタルを固溶拡散させない緻密性)が要求される。ゲート電極としては、平坦性(移動度等TFT性能)、耐電圧性が要求され、フラットTFT、電極薄膜となる高機能化が要求される。ゲート配線部のキャップ層には、耐プラズマ性、緻密性が要求される。ゲート端子部にはゲート配線部のキャップ層に求められる性能に加えて、ゲート絶縁膜の端子部コンタクトホールによるドライエッチング耐性、導電性(キャップ層と主メタル層の低コンタクト抵抗性が要求され、構成の簡素化等の高性能化が要求される。
上記目的を達成するための本発明の代表的な解決手段を列挙すれば、以下のとおりである。すなわち、本発明の薄膜トランジスタは、前記ゲート配線を構成する前記ゲート配線 部と前記ゲート電極部と前記ゲート端子部の何れかが耐プラズマ性とバリア特性を有する ことを特徴とする。また、本発明の薄膜トランジスタは、基板上にゲート配線部と、ゲー ト電極部と、選択信号を印加するゲート端子部とを備えたゲート配線を有し、
前記ゲート配線は、金属主層の表面にキャップ層を披覆した積層構造で形成され、
前記ゲート配線部のキャップ層は、耐プラズマ性と下層金属を固溶拡散させないバリア 特性を有する導電性の材料を含んでいるインクの焼成で形成され、
前記ゲート電極部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリ ア特性と、平坦性および耐電圧性を有する導電性の材料を含んでいるインクの焼成で形成 され、
前記ゲート端子部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリア特性と、ドライエッチング耐性を有する導電性の材料を含んでいるインクの焼成で形成されていることを特徴とする。
本発明の液晶パネルは、前記第1基板に、ゲート配線部と、該ゲート配線部から延びて 前記薄膜トランジスタのゲート電極を構成するゲート電極部と、ゲート配線に選択信号を 印加するゲート端子部とを備えたゲート配線を有し、
前記ゲート配線を構成する前記ゲート配線部と前記ゲート電極部と前記ゲート端子部の 何れかが耐プラズマ性とバリア特性を有することを特徴とする。
また、本発明の液晶パネルは、薄膜トランジスタを有する複数の画素回路が形成された第1基板と、液晶層を介して第1基板と対向配置された第2基板とを有し、
前記第1基板に、ゲート配線部と、該ゲート配線部から延びて前記薄膜トランジスタの ゲート電極を構成するゲート電極部と、ゲート配線に選択信号を印加するゲート端子部と を備えたゲート配線を有し、
前記ゲート配線は、金属主層の表面にキャップ層を披覆した積層構造で形成され、
前記ゲート配線部のキャップ層は、耐プラズマ性と下層金属を固溶拡散させないバリア 特性を有する導電性の材料を含んでいるインクの焼成で形成され、
前記ゲート電極部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリ ア特性と、平坦性および耐電圧性を有する導電性の材料を含んでいるインクの焼成で形成 され、
前記ゲート端子部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリ ア特性と、ドライエッチング耐性を有する導電性の材料を含んでいるインクの焼成で形成 されていることを特徴とする
また、本発明の液晶表示パネルでは、前記ゲート電極部を有機ニッケル・IJインク又はITO・IJインクの焼成で形成することができ、前記金属主層を銀・IJインクの焼成で形成することができる。
また、本発明の液晶表示パネルでは、前記ゲート配線と前記第1基板の間に密着層を設けることができ、前記密着層をマンガン・IJインク等の焼成で形成することができる。
ゲート配線のゲート電極部、ゲート配線部、ゲート端子部のそれぞれの要求性能毎にキャップメタル層の材料とIJ用インク形態の最適化により、更なる高機能化であるプロセス簡略化等を実現した液晶表示パネルを得ることができる。
以下、本発明を実施するための最良の形態を実施例の図面を用いて説明する。
図1は、本発明の液晶表示パネルにおけるゲート配線の構成を説明する模式図である。ゲート配線は、ゲート配線部GL、ゲート電極部GT、ゲート端子部GTMから構成される。ゲート配線部GLは液晶表示パネルの有効表示領域の一方向全域にわたって延在し、少なくとも一端にゲート端子部GTMを有する。ゲート配線部GLには、各画素を構成するTFT毎にゲート電極部GTが突出形成されており、このゲート電極部GTの上に半導体層、ソース・ドレイン電極等がパターニングされてTFTが形成される。
図2は、本発明の実施例との対比のための比較例を説明する模式断面図であり、図2(a)は図1のA−A’線に沿ったゲート電極部の断面を、図2(b)は図1のB−B’線に沿ったゲート端子部の断面を示す。図2において、TFT基板SUB1はガラス板である。ゲート電極部では、TFT基板SUB1の表面(内面)に主メタル層LMMとキャップ層LCPをこの順で成膜した積層構造となっている。また、ゲート端子部では、同じくTFT基板SUB1の表面に主メタル層LMMとキャップ層LCPをこの順で成膜した上に端子部キャップ層LTPをさらに積層した構造となっている。
この比較例では、ゲート電極部GT、ゲート端子部GTM、ゲート配線部GLの主メタル層LMMはアルミニウム(Al)のスパッタ膜、ゲート電極部GTのキャップ層LCPはチタン(Ti)のスパッタ膜である。また、ゲート端子部GTMの主メタル層LMMはゲート電極部GTと同様のアルミニウム(Al)のスパッタ膜で、そのキャップ層はゲート電極部GTのキャップ層LCPの上にITOのスパッタ膜LTPを成膜したものとなっている。なお、ゲート配線部GLはゲート電極部と同様の構造となっている。
なお、この比較例を含めた以下に説明する本発明の各実施例では、主メタル層とTFT基板の間にマンガン(Mn)あるいはチタン(Ti)を好適とする密着層LADを介在させているが、この密着層LADは必須ではない。密着層LADは、比較例ではスパッタ膜であり、後述の実施例ではIJで形成される。
以下、本発明の各実施例を説明するが、そのゲート配線を構成する主メタル層、キャップ層等の各層はインクジェット(IJ)法で成膜される。実施例で用いられるキャップ層用インク材料は、以下の表1に示したような性能を有する。
Figure 0004510846
図3は、本発明の実施例1を説明する図2と同様の模式断面図である。実施例1では、ゲート電極部GTの主メタル層LMMはインクジェット用の銀インク(Ag・IJインク:IJ−Agのように表記)で、キャップ層LCP1に有機ニッケルインク(IJ−Ni)を用いている。そして、ゲート端子部GTMの主メタル層LMMはゲート電極部GTの主メタル層LMMと同じ(IJ−Ag)を、キャップ層LCP2はITOインク(IJ−ITO)を用いている。
実施例1によって、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップ層の材料とIJ用インク形態の最適化による高機能化であるプロセス簡略化等を実現できる。
図4は、本発明の実施例2を説明する図2と同様の模式断面図である。実施例2では、ゲート電極部GTの主メタル層LMMはインクジェット用の銀インク(IJ−Ag)で、キャップ層LCP1に有機ニッケルインク(IJ−Ni)を用いている。そして、ゲート端子部GTMの主メタル層LMMはゲート電極部GTの主メタル層LMMと同じ(IJ−Ag)を、キャップ層LCP3は微粒子ニッケルインク(IJ−微粒子Ni)を用いている。
実施例2によって、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップ層の材料とIJ用インク形態の最適化による高機能化であるプロセス簡略化等を実現できる。
図5は、本発明の実施例3を説明する図2と同様の模式断面図である。実施例3では、ゲート電極部GTの主メタル層LMMはインクジェット用の銀インク(IJ−Ag)で、キャップ層LCP2にITOインク(IJ−ITO)を用いている。そして、ゲート端子部GTMの主メタル層LMMはゲート電極部GTの主メタル層LMMと同じ(IJ−Ag)を、キャップ層LCP2はITOインク(IJ−ITO)を用いている。
実施例3によって、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップ層の材料とIJ用インク形態の最適化による高機能化であるプロセス簡略化等を実現できる。
図6は、本発明の実施例4を説明する図2と同様の模式断面図である。実施例4では、ゲート電極部GTの主メタル層LMMはインクジェット用の銀インク(IJ−Ag)で、キャップ層LCP2にITOインク(IJ−ITO)を用いている。そして、ゲート端子部GTMの主メタル層LMMはゲート電極部GTの主メタル層LMMと同じ(IJ−Ag)を、キャップ層LCP3は微粒子ニッケルインク(IJ−微粒子Ni)を用いている。
実施例4によって、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップ層の材料とIJ用インク形態の最適化による高機能化であるプロセス簡略化等を実現できる。
図7は、本発明の実施例5を説明する図2と同様の模式断面図である。実施例5では、ゲート電極部GTの主メタル層LMMはインクジェット用の銀インク(IJ−Ag)で、キャップ層LCP1に有機ニッケルインク(IJ−Ni)を用いている。そして、ゲート端子部GTMの主メタル層LMMはゲート電極部GTの主メタル層LMMと同じ(IJ−Ag)を、キャップ層LCP3は微粒子ニッケルインク(IJ−微粒子Ni)を用い、さらにその上に端子部キャップ層LCP1として有機ニッケルインク(IJ−Ni)を用いている。
実施例5によって、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップ層の材料とIJ用インク形態の最適化による高機能化であるプロセス簡略化等を実現できる。
図8は、本発明の実施例6を説明する図2と同様の模式断面図である。実施例6では、ゲート電極部GTの主メタル層LMMはインクジェット用の銀インク(IJ−Ag)で、キャップ層LCP2にITOインク(IJ−ITO)を用いている。そして、ゲート端子部GTMの主メタル層LMMはゲート電極部GTの主メタル層LMMと同じ(IJ−Ag)を、キャップ層LCP3は微粒子ニッケルインク(IJ−微粒子Ni)を用い、さらにその上に端子部キャップ層LCP2としてITOインク(IJ−ITO)を用いている。
実施例6によって、ゲート配線のゲート電極部、ゲート端子部のそれぞれの要求性能毎にキャップ層の材料とIJ用インク形態の最適化による高機能化であるプロセス簡略化等を実現できる。
図9は、本発明の実施例で説明した薄膜トランジスタを用いた液晶表示パネルで構成した液晶表示装置の等価回路図である。図9(a)は液晶表示装置の全体回路図、図9(b)は図9(a)における画素部PXLの拡大図である。図9(a)において、液晶表示パネルPNLには多数の画素部PXLがマトリクス配置されている。各画素部PXLはゲート配線駆動回路GDRで選択され、データ配線(信号線、ソース配線とも言う)駆動回路DDRからの表示データ信号に応じて点灯される。
すなわち、ゲート配線駆動回路GDRによって選択されたゲート配線GLに対応して、データ配線駆動回路DDRからデータ配線DLを通して液晶表示パネルPNLの画素部PXLにおける薄膜トランジスタTFTに表示データ(電圧)が供給される。
図9(b)に示したように、画素部PXLを構成する薄膜トランジスタTFTは、ゲート配線GLとデータ配線DLとの交差部に設けられる。薄膜トランジスタTFTのゲート電極GTはゲート配線GLに接続し、薄膜トランジスタTFTのドレイン電極又はソース電極(この時点ではドレイン電極)SD2には、データ配線DLが接続されている。
薄膜トランジスタTFTのドレイン電極又はソース電極(この時点ではソース電極)SD1は液晶(素子)LCの画素電極PXに接続される。液晶LCは、画素電極PXと共通電極CTとの間にあって、画素電極PXに供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量Caがドレイン電極SD2と補助容量配線CLとの間に接続されている。
本発明の液晶表示パネルにおけるゲート配線の構成を説明する模式図である。 本発明の実施例との対比のための比較例を説明する模式断面図である。 本発明の実施例1を説明する図2と同様の模式断面図である。 本発明の実施例2を説明する図2と同様の模式断面図である。 本発明の実施例3を説明する図2と同様の模式断面図である。 本発明の実施例4を説明する図2と同様の模式断面図である。 本発明の実施例5を説明する図2と同様の模式断面図である。 本発明の実施例6を説明する図2と同様の模式断面図である。 本発明の実施例で説明した薄膜トランジスタを用いた液晶表示パネルで構成した液晶表示装置の等価回路図である。 典型的な縦電界型(所謂、TN型)の液晶表示装置の概略構成例を説明する断面模式図である。 図10で説明した液晶表示パネルの1画素の構成とこの画素を構成する薄膜トランジスタの構造を説明する図である。
符号の説明
SUB1・・・第1基板(薄膜トランジスタ基板)、SUB2・・・第2基板(カラーフィルタ基板)、GT・・・ゲート電極(ゲート電極部)、GTM・・・ゲート端子部、GI・・・ゲート絶縁膜、UW・・・下地膜、SI・・・シリコン半導体層、NS・・・オーミックコンタクト層、LMM・・・主メタル層、LCP・・・キャップ層、LTP・・・端子部キャップ層。

Claims (8)

  1. 基板上にゲート配線部と、ゲート電極部と、選択信号を印加するゲート端子部とを備えたゲート配線を有する薄膜トランジスタであって、
    前記ゲート配線は、メタルインクの焼成で形成された金属主層の表面にキャップ層を披覆した積層構造で形成され、
    前記ゲート配線部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリア特性を有する導電性の材料を含んでいるインクの焼成で形成され、
    前記ゲート電極部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリア特性と、耐電圧性を有する導電性の材料を含んでいるインクの焼成で平坦に形成され、
    前記ゲート端子部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリア特性と、ドライエッチング耐性を有する導電性の材料を含んでいるインクの焼成で形成されていることを特徴とする薄膜トランジスタ。
  2. 請求項1において、
    前記金属主層が銀・インクの焼成で形成されていることを特徴とする薄膜トランジスタ。
  3. 請求項1又は2において、
    前記ゲート配線と前記第1基板の間に密着層を有することを特徴とする薄膜トランジスタ。
  4. 請求項3において。
    前記密着層がマンガン・インクの焼成で形成されていることを特徴とする薄膜トランジスタ。
  5. 薄膜トランジスタを有する複数の画素回路が形成された第1基板と、液晶層を介して第1基板と対向配置された第2基板とを有する液晶表示パネルであって、
    前記第1基板に、ゲート配線部と、該ゲート配線部から延びて前記薄膜トランジスタのゲート電極を構成するゲート電極部と、ゲート配線に選択信号を印加するゲート端子部とを備えたゲート配線を有し、
    前記ゲート配線は、メタルインクの焼成で形成された金属主層の表面にキャップ層を披覆した積層構造で形成され、
    前記ゲート配線部のキャップ層は、耐プラズマ性と下層金属を固溶拡散させないバリア特性を有する導電性の材料を含んでいるインクの焼成で形成され、
    前記ゲート電極部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリア特性と、耐電圧性を有する導電性の材料を含んでいるインクの焼成で平坦に形成され、
    前記ゲート端子部のキャップ層は、耐プラズマ性と、下層金属を固溶拡散させないバリア特性と、ドライエッチング耐性を有する導電性の材料を含んでいるインクの焼成で形成されていることを特徴とする液晶表示パネル。
  6. 請求項5において、
    前記金属主層が銀・インクの焼成で形成されていることを特徴とする液晶表示パネル。
  7. 請求項5又は6において、
    前記ゲート配線と前記第1基板の間に密着層を有することを特徴とする液晶表示パネル。
  8. 請求項7において、
    前記密着層がマンガン・インクの焼成で形成されていることを特徴とする液晶表示パネル。


JP2007122123A 2007-05-07 2007-05-07 薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル Expired - Fee Related JP4510846B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007122123A JP4510846B2 (ja) 2007-05-07 2007-05-07 薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007122123A JP4510846B2 (ja) 2007-05-07 2007-05-07 薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル

Publications (3)

Publication Number Publication Date
JP2008276085A JP2008276085A (ja) 2008-11-13
JP2008276085A5 JP2008276085A5 (ja) 2009-07-23
JP4510846B2 true JP4510846B2 (ja) 2010-07-28

Family

ID=40054088

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007122123A Expired - Fee Related JP4510846B2 (ja) 2007-05-07 2007-05-07 薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル

Country Status (1)

Country Link
JP (1) JP4510846B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8519606B2 (en) 2009-08-26 2013-08-27 Ngk Spark Plug Co., Ltd. Spark plug for internal combustion engine and method of manufacturing spark plug

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303275A (ja) * 2005-04-22 2006-11-02 Seiko Epson Corp 膜パターン基板、膜パターン形成方法、デバイス製造方法及び電気光学装置並びに電子機器
JP2006313916A (ja) * 2003-05-12 2006-11-16 Seiko Epson Corp 配線パターン形成方法、デバイスの製造方法、非接触型カード媒体の製造方法、電気光学装置の製造方法及びアクティブマトリクス基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313916A (ja) * 2003-05-12 2006-11-16 Seiko Epson Corp 配線パターン形成方法、デバイスの製造方法、非接触型カード媒体の製造方法、電気光学装置の製造方法及びアクティブマトリクス基板の製造方法
JP2006303275A (ja) * 2005-04-22 2006-11-02 Seiko Epson Corp 膜パターン基板、膜パターン形成方法、デバイス製造方法及び電気光学装置並びに電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8519606B2 (en) 2009-08-26 2013-08-27 Ngk Spark Plug Co., Ltd. Spark plug for internal combustion engine and method of manufacturing spark plug

Also Published As

Publication number Publication date
JP2008276085A (ja) 2008-11-13

Similar Documents

Publication Publication Date Title
JP4178090B2 (ja) 電極配線基板および表示装置
TWI464882B (zh) 薄膜電晶體基板及其製造方法
JP5351498B2 (ja) 液晶表示装置、及びその駆動方法
US9323116B2 (en) Liquid crystal display device and fabrication method thereof
US10481452B2 (en) Display panel
US8482689B2 (en) Liquid crystal display device
JP5351118B2 (ja) 液晶表示装置
JP4395659B2 (ja) 液晶表示装置とその製造方法
US20080018843A1 (en) Liquid crystal display panel and method of manufacturing the same
JP5317399B2 (ja) 液晶表示装置
JP2010152091A (ja) アレイ基板及び表示装置
WO2019119714A1 (zh) 阵列基板、液晶面板以及液晶显示装置
US8587738B2 (en) Liquid crystal display device and manufacturing method thereof
KR101302620B1 (ko) 박막트랜지스터 기판
US9846334B2 (en) Liquid crystal display device
JP4293867B2 (ja) 画素の大型化に対応したips液晶ディスプレイ
JP4510846B2 (ja) 薄膜トランジスタとこの薄膜トランジスタを用いた液晶表示パネル
KR20180003661A (ko) 액정 표시 장치
JP6363685B2 (ja) 液晶表示装置
KR101818453B1 (ko) 액정 표시 장치 및 이의 제조 방법
KR100361624B1 (ko) 액정표시장치
US20070236639A1 (en) Liquid crystal panel having thin capacitor and method for fabricating same
KR102057546B1 (ko) 플렉서블 표시장치 및 그 제조 방법
JP2004102151A (ja) 表示装置
JPH10123570A (ja) アクティブマトリクス型基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071023

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090427

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20090804

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20090817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090908

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100310

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100427

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100430

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4510846

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140514

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees