JP2001013516A - 液晶表示装置 - Google Patents
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置が大型高精細化しても、低コス
トで表示品位の向上を可能にする。 【解決手段】 画素基板１に走査線４および基準線５を
行方向に形成し、対向基板２に階調信号線７を列方向に
形成する。画素基板１と対向基板２とで液晶層３を挟持
し、液晶表示装置を形成する。画像表示領域の外部で、
基準線５の端部を連結する基準線の幹６と対向する対向
基板２には、基準信号転移パッド９を設ける。基準信号
転移パッド９と基準信号線の幹６との間は、導電性物質
１０で電気的に接続する。
トで表示品位の向上を可能にする。 【解決手段】 画素基板１に走査線４および基準線５を
行方向に形成し、対向基板２に階調信号線７を列方向に
形成する。画素基板１と対向基板２とで液晶層３を挟持
し、液晶表示装置を形成する。画像表示領域の外部で、
基準線５の端部を連結する基準線の幹６と対向する対向
基板２には、基準信号転移パッド９を設ける。基準信号
転移パッド９と基準信号線の幹６との間は、導電性物質
１０で電気的に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置、特
に液晶表示装置を構成する基板上の一方にスイッチング
素子をマトリクス状に備えるアクティブマトリクス型の
液晶表示装置に関する。
に液晶表示装置を構成する基板上の一方にスイッチング
素子をマトリクス状に備えるアクティブマトリクス型の
液晶表示装置に関する。
【０００２】
【従来の技術】従来から、ネマティック液晶を用いる液
晶表示装置は、時計や電卓などのセグメント型の液晶表
示装置に広く用いられている。最近においても、薄型、
軽量、低消費電力等の特徴を生かし、ワードプロセッ
サ、コンピュータおよびナビゲーションシステムを始
め、各種のディスプレイ装置に広く利用されている。特
に、薄膜トランジスタ（以下、「ＴＦＴ」と略称する）
などの能動素子をスイッチング素子として用い、画素を
マトリクス状に配置して構成するアクティブマトリクス
型の液晶表示装置が広く用いられるようになってきてい
る。
晶表示装置は、時計や電卓などのセグメント型の液晶表
示装置に広く用いられている。最近においても、薄型、
軽量、低消費電力等の特徴を生かし、ワードプロセッ
サ、コンピュータおよびナビゲーションシステムを始
め、各種のディスプレイ装置に広く利用されている。特
に、薄膜トランジスタ（以下、「ＴＦＴ」と略称する）
などの能動素子をスイッチング素子として用い、画素を
マトリクス状に配置して構成するアクティブマトリクス
型の液晶表示装置が広く用いられるようになってきてい
る。
【０００３】液晶表示装置を、従来からディスプレイと
して使用されている陰極線管（ＣＲＴ）と比較すると、
厚み（奥行き）を格段に薄くすることができ、消費電力
が小さいこと、フルカラー化が容易なことなどの利点を
有しているので、パーソナルコンピュータ、各種モニ
タ、携帯テレビ、カメラの表示器など、さらに広い分野
で需要が広がっている。
して使用されている陰極線管（ＣＲＴ）と比較すると、
厚み（奥行き）を格段に薄くすることができ、消費電力
が小さいこと、フルカラー化が容易なことなどの利点を
有しているので、パーソナルコンピュータ、各種モニ
タ、携帯テレビ、カメラの表示器など、さらに広い分野
で需要が広がっている。
【０００４】図１６は、従来からのアクティブマトリク
ス型液晶表示装置の概略的な構成を示す。この液晶表示
装置は、透過型であり、光透過性のアクティブマトリク
ス基板を有し、該基板上には、液晶層に電圧を印加する
ための複数の画素電極１０１がマトリクス状に形成され
ている。画素電極１０１を選択的に駆動するためのスイ
ッチング素子として、ＴＦＴ１０２がアクティブマトリ
クス基板上に形成され、そのドレイン端子が画素電極１
０１に接続されている。さらに、カラー表示を行うため
に、アクティブマトリクス基板あるいは対向基板上に赤
色、緑色、青色などのカラーフィルタ層が設けられてい
る。
ス型液晶表示装置の概略的な構成を示す。この液晶表示
装置は、透過型であり、光透過性のアクティブマトリク
ス基板を有し、該基板上には、液晶層に電圧を印加する
ための複数の画素電極１０１がマトリクス状に形成され
ている。画素電極１０１を選択的に駆動するためのスイ
ッチング素子として、ＴＦＴ１０２がアクティブマトリ
クス基板上に形成され、そのドレイン端子が画素電極１
０１に接続されている。さらに、カラー表示を行うため
に、アクティブマトリクス基板あるいは対向基板上に赤
色、緑色、青色などのカラーフィルタ層が設けられてい
る。
【０００５】各ＴＦＴ１０２のゲート端子には、走査線
１０３が接続される。またソース端子には、階調信号線
１０４が接続される。走査線１０３と階調信号線１０４
とは、マトリクス状に配列される画素電極１０１の周囲
を通り、互いに直交するように配置されている。走査線
１０３を介してゲート端子に信号が入力されると、ＴＦ
Ｔ１０２が駆動制御される。ゲート端子にソース端子と
ドレイン端子との間を導通状態にする入力信号が与えら
れると、階調信号線１０４を介して与えられるデータ信
号が表示信号として画素電極１０１に入力される。
１０３が接続される。またソース端子には、階調信号線
１０４が接続される。走査線１０３と階調信号線１０４
とは、マトリクス状に配列される画素電極１０１の周囲
を通り、互いに直交するように配置されている。走査線
１０３を介してゲート端子に信号が入力されると、ＴＦ
Ｔ１０２が駆動制御される。ゲート端子にソース端子と
ドレイン端子との間を導通状態にする入力信号が与えら
れると、階調信号線１０４を介して与えられるデータ信
号が表示信号として画素電極１０１に入力される。
【０００６】ＴＦＴ１０２のドレイン端子には、画素電
極１０１とともに付加容量１０５の一方の端子が接続さ
れている。付加容量１０５の他方の端子は、共通信号線
１０６に接続されており、付加容量１０５は液晶層に印
加される電圧を保持する役割を有する。このような付加
容量１０５の静電容量Ｃｓは、信号遅延の要因となるの
で、この信号遅延を軽減するために、各共通信号線１０
６の間を連結する連結線１０７が形成される場合もあ
る。このような共通信号線１０６を連結する連結線１０
７について、本件出願人は先に特開平３−７２３２１で
開示を行っている。
極１０１とともに付加容量１０５の一方の端子が接続さ
れている。付加容量１０５の他方の端子は、共通信号線
１０６に接続されており、付加容量１０５は液晶層に印
加される電圧を保持する役割を有する。このような付加
容量１０５の静電容量Ｃｓは、信号遅延の要因となるの
で、この信号遅延を軽減するために、各共通信号線１０
６の間を連結する連結線１０７が形成される場合もあ
る。このような共通信号線１０６を連結する連結線１０
７について、本件出願人は先に特開平３−７２３２１で
開示を行っている。
【０００７】特開平３−７２３２１では、蓄積容量（Ｃ
ｓ）バスラインとの間を電気的に接続する共通幹配線を
Ｃｓバスラインの両端部に設けることによって、信号遅
延が小さく、高い画像品位を可能にしている。
ｓ）バスラインとの間を電気的に接続する共通幹配線を
Ｃｓバスラインの両端部に設けることによって、信号遅
延が小さく、高い画像品位を可能にしている。
【０００８】アクティブマトリクス型の液晶表示装置で
は、アクティブマトリクス基板とこれに対向する対向基
板との間に、通常４．３〜４．５μｍの厚みで液晶層が
挟持されて、液晶容量１０８が形成される。付加容量１
０５は、液晶容量１０８と並列に接続されている。しか
しながら、図１６に示すような従来の構造では、走査線
１０３と階調信号線１０４との間に交差部が存在するの
で、欠陥が生じやすく、歩留りが低下し、コストが高く
なる問題点を有する。さらにこの従来構造であると、信
号線同士が絶縁膜を介して交差する箇所にも静電容量が
形成され、共通信号遅延等の信号遅延が生じ、液晶表示
装置としての表示品質を落とすことがある。
は、アクティブマトリクス基板とこれに対向する対向基
板との間に、通常４．３〜４．５μｍの厚みで液晶層が
挟持されて、液晶容量１０８が形成される。付加容量１
０５は、液晶容量１０８と並列に接続されている。しか
しながら、図１６に示すような従来の構造では、走査線
１０３と階調信号線１０４との間に交差部が存在するの
で、欠陥が生じやすく、歩留りが低下し、コストが高く
なる問題点を有する。さらにこの従来構造であると、信
号線同士が絶縁膜を介して交差する箇所にも静電容量が
形成され、共通信号遅延等の信号遅延が生じ、液晶表示
装置としての表示品質を落とすことがある。
【０００９】図１７は、米国特許（ＵＳＰ）４６９４２
８７等において提案されている対向ソース構造の液晶表
示装置の概略的な構成を示す。このような構成では、Ｔ
ＦＴ基板側で信号線が交差しない構造を採るため、信号
線間リークが発生しにくく、また、交差部が同一基板上
でないことから、信号線に付加する容量を少なくするこ
とができる。この対向ソース構造を採ると、画素電極が
形成される画素基板上で走査線と階調信号線とが交差す
ることがなくなり、それぞれ別基板上に形成して、ライ
ン欠陥の発生率の低下、歩留りの向上、コスト低減を図
ることができる。また、対向ソース構造であると、同一
基板上で信号線同士が交差することがないので、交差部
分で形成される静電容量が存在せず、図１６に示すよう
な現行構造よりも信号線に付加される静電容量を少なく
することができ、信号遅延を小さくすることが可能とな
る。
８７等において提案されている対向ソース構造の液晶表
示装置の概略的な構成を示す。このような構成では、Ｔ
ＦＴ基板側で信号線が交差しない構造を採るため、信号
線間リークが発生しにくく、また、交差部が同一基板上
でないことから、信号線に付加する容量を少なくするこ
とができる。この対向ソース構造を採ると、画素電極が
形成される画素基板上で走査線と階調信号線とが交差す
ることがなくなり、それぞれ別基板上に形成して、ライ
ン欠陥の発生率の低下、歩留りの向上、コスト低減を図
ることができる。また、対向ソース構造であると、同一
基板上で信号線同士が交差することがないので、交差部
分で形成される静電容量が存在せず、図１６に示すよう
な現行構造よりも信号線に付加される静電容量を少なく
することができ、信号遅延を小さくすることが可能とな
る。
【００１０】図１７に示す対向ソース構造では、画素基
板１１０上において、アモルファスシリコン半導体など
の３端子のスイッチング素子１１１がマトリクス状に配
列されて、アクティブマトリクスを構成する。該スイッ
チング素子１１１は、たとえばＴＦＴであり、そのゲー
ト端子には各列毎の走査線１１２が接続され、ソース端
子には各列毎の基準信号線１１３が接続され、ドレイン
端子には画素電極１１４がそれぞれ接続される。画素基
板に対向する対向基板１１５上には、走査線１１２に直
交する方向に階調信号線１１６が複数配置される。階調
信号線１１６が画素電極１１４に対向する部分では、対
向電極を兼ねる。
板１１０上において、アモルファスシリコン半導体など
の３端子のスイッチング素子１１１がマトリクス状に配
列されて、アクティブマトリクスを構成する。該スイッ
チング素子１１１は、たとえばＴＦＴであり、そのゲー
ト端子には各列毎の走査線１１２が接続され、ソース端
子には各列毎の基準信号線１１３が接続され、ドレイン
端子には画素電極１１４がそれぞれ接続される。画素基
板に対向する対向基板１１５上には、走査線１１２に直
交する方向に階調信号線１１６が複数配置される。階調
信号線１１６が画素電極１１４に対向する部分では、対
向電極を兼ねる。
【００１１】
【発明が解決しようとする課題】液晶表示装置は、薄
型、軽量および低消費電力等の特徴を生かし、テレビジ
ョン、コンピュータおよびナビゲーションシステムを始
めとする各種のディスプレイとして広く用いられてい
る。それに伴って、液晶ディスプレイに対する表示領域
の大型化や高い精細度への要求は年々高くなってきてい
る。パネルの大型高精細化を実現する上では、信号遅延
が大きな問題の１つとなる。パネルサイズが大きくなる
と、信号線が長くなり、信号線自身の抵抗値および信号
線に付加される静電容量が増大する。信号遅延の大きさ
は、信号線の抵抗値と容量値との積に比例するので、抵
抗値および容量値の両方が大きくなるようなパネルサイ
ズの拡大は、大きな信号遅延を引き起こす。その結果、
書込み時間内に液晶の一部に所望の電圧がかからず、シ
ャドーイングと呼ばれる表示品質の低下を引き起こす。
型、軽量および低消費電力等の特徴を生かし、テレビジ
ョン、コンピュータおよびナビゲーションシステムを始
めとする各種のディスプレイとして広く用いられてい
る。それに伴って、液晶ディスプレイに対する表示領域
の大型化や高い精細度への要求は年々高くなってきてい
る。パネルの大型高精細化を実現する上では、信号遅延
が大きな問題の１つとなる。パネルサイズが大きくなる
と、信号線が長くなり、信号線自身の抵抗値および信号
線に付加される静電容量が増大する。信号遅延の大きさ
は、信号線の抵抗値と容量値との積に比例するので、抵
抗値および容量値の両方が大きくなるようなパネルサイ
ズの拡大は、大きな信号遅延を引き起こす。その結果、
書込み時間内に液晶の一部に所望の電圧がかからず、シ
ャドーイングと呼ばれる表示品質の低下を引き起こす。
【００１２】高精細化についても同様に、信号の書込み
時間が短くなり、信号遅延の影響が如実に出るようにな
る。その結果、パネルサイズの大型化で説明したような
状態と同様の表示品質低下が生じてしまう。
時間が短くなり、信号遅延の影響が如実に出るようにな
る。その結果、パネルサイズの大型化で説明したような
状態と同様の表示品質低下が生じてしまう。
【００１３】さらに、液晶表示パネルを大型かつ高精細
化するときには、 １．信号線の抵抗値の増加 ２．信号線に付加する容量の増加 ３．書込み時間の短縮 という傾向が顕著にあり、信号遅延に対しては、非常に
厳しい状況になる。
化するときには、 １．信号線の抵抗値の増加 ２．信号線に付加する容量の増加 ３．書込み時間の短縮 という傾向が顕著にあり、信号遅延に対しては、非常に
厳しい状況になる。
【００１４】信号遅延を減少させるには、 信号線の抵抗を下げるために信号線を形成する金属膜
の膜厚を厚く積層する。 信号線の抵抗を下げるために、信号線の線幅を太くす
る。 対向ソース構造においては、信号線に付加する容量を
軽減するために、信号線間の距離を大きくする。 などの対策が考えられる。
の膜厚を厚く積層する。 信号線の抵抗を下げるために、信号線の線幅を太くす
る。 対向ソース構造においては、信号線に付加する容量を
軽減するために、信号線間の距離を大きくする。 などの対策が考えられる。
【００１５】しかしながら、の対策は、金属膜を現状
よりも厚く積層することとなり、成膜時間が長くなって
生産能力を低下させてしまう。しかも、エッチングによ
るパターニングの際の制御も難しくなり、ひいては液晶
表示装置の両品質の低下やコストアップの要因となる。
およびの対策については、信号線の線幅を太くする
か、または信号線間の各距離を大きくすることによっ
て、画素電極の絵素面積が小さくなり、開口率の減少を
引き起こしてしまう。開口率が減少すると、表示パネル
としての輝度が落ち、表示品位を低下させてしまう。つ
まり、これらの対策は、良品率の低下、開口率の減少に
よる表示品位の低下やコストアップなどの弊害を生じて
しまう。
よりも厚く積層することとなり、成膜時間が長くなって
生産能力を低下させてしまう。しかも、エッチングによ
るパターニングの際の制御も難しくなり、ひいては液晶
表示装置の両品質の低下やコストアップの要因となる。
およびの対策については、信号線の線幅を太くする
か、または信号線間の各距離を大きくすることによっ
て、画素電極の絵素面積が小さくなり、開口率の減少を
引き起こしてしまう。開口率が減少すると、表示パネル
としての輝度が落ち、表示品位を低下させてしまう。つ
まり、これらの対策は、良品率の低下、開口率の減少に
よる表示品位の低下やコストアップなどの弊害を生じて
しまう。
【００１６】特に、図１６に示すような従来構造では、
信号線同士が絶縁膜を介して交差する箇所で、静電容量
が形成され、信号線に付加する容量が大きくなる。その
結果、信号遅延が大きくなり、表示パネルが大型高精細
化する際の信号遅延は非常に重大な問題になっている。
図１７に示すような対向ソース構造の液晶表示装置で
は、同一の基板上で信号線が交差することがないので、
信号線に付加される容量を従来構造よりも低減すること
ができ、信号遅延を抑制することができる。しかしなが
ら、液晶パネルが大型高精細化するにつれて、表示品位
を落とさず、かつ大きなコストアップを招くことなく、
生産することは非常に難しくなる。
信号線同士が絶縁膜を介して交差する箇所で、静電容量
が形成され、信号線に付加する容量が大きくなる。その
結果、信号遅延が大きくなり、表示パネルが大型高精細
化する際の信号遅延は非常に重大な問題になっている。
図１７に示すような対向ソース構造の液晶表示装置で
は、同一の基板上で信号線が交差することがないので、
信号線に付加される容量を従来構造よりも低減すること
ができ、信号遅延を抑制することができる。しかしなが
ら、液晶パネルが大型高精細化するにつれて、表示品位
を落とさず、かつ大きなコストアップを招くことなく、
生産することは非常に難しくなる。
【００１７】特開平３−７２３２１の先行技術のよう
に、Ｃｓバスラインの両端部で電気的に接続するだけで
は、液晶パネルが大型高精細化すると、信号遅延の抑制
は困難である。ＵＳＰ４６９４２８７の先行技術のよう
に、対向ソース構造として、信号線間リークを発生しに
くくしたり、付加容量を小さくしても、液晶パネルの大
型高精細化に伴う信号遅延による表示品位の低下を抑制
することはできない。
に、Ｃｓバスラインの両端部で電気的に接続するだけで
は、液晶パネルが大型高精細化すると、信号遅延の抑制
は困難である。ＵＳＰ４６９４２８７の先行技術のよう
に、対向ソース構造として、信号線間リークを発生しに
くくしたり、付加容量を小さくしても、液晶パネルの大
型高精細化に伴う信号遅延による表示品位の低下を抑制
することはできない。
【００１８】本発明の目的は、低コストで表示品位を向
上させ、パネルの大型高精細化の実現も容易な液晶表示
装置を提供することである。
上させ、パネルの大型高精細化の実現も容易な液晶表示
装置を提供することである。
【００１９】
【課題を解決するための手段】本発明は、画素基板と対
向基板とで液晶層を挟持し、画素基板上に、制御端子と
第１および第２の被制御端子とを備え、制御端子に与え
られる信号に従って第１および第２の被制御端子間の導
通状態が制御され、マトリクス状に配置される複数のス
イッチング素子と、各スイッチング素子の制御端子を各
行毎に接続する複数の走査線と、各スイッチング素子の
第１の被制御端子を各行毎に接続する複数の基準信号線
と、各スイッチング素子の第２の被制御端子に接続され
る複数の画素電極とを有し、対向基板上に、各画素電極
に対向して設けられる複数の対向電極と、各対向電極を
各列毎に接続する複数の信号線とを有する液晶表示装置
において、該画素基板上に形成され、該複数の基準信号
線に接続される画素側接続領域と、該対向基板上で該接
続領域と対向するように形成される対向側接続領域と、
該画素側接続領域および該対向側接続領域の間を電気的
に接続する導電性物質とを含むことを特徴とする液晶表
示装置である。
向基板とで液晶層を挟持し、画素基板上に、制御端子と
第１および第２の被制御端子とを備え、制御端子に与え
られる信号に従って第１および第２の被制御端子間の導
通状態が制御され、マトリクス状に配置される複数のス
イッチング素子と、各スイッチング素子の制御端子を各
行毎に接続する複数の走査線と、各スイッチング素子の
第１の被制御端子を各行毎に接続する複数の基準信号線
と、各スイッチング素子の第２の被制御端子に接続され
る複数の画素電極とを有し、対向基板上に、各画素電極
に対向して設けられる複数の対向電極と、各対向電極を
各列毎に接続する複数の信号線とを有する液晶表示装置
において、該画素基板上に形成され、該複数の基準信号
線に接続される画素側接続領域と、該対向基板上で該接
続領域と対向するように形成される対向側接続領域と、
該画素側接続領域および該対向側接続領域の間を電気的
に接続する導電性物質とを含むことを特徴とする液晶表
示装置である。
【００２０】本発明に従えば、画素基板と対向基板とで
液晶層が挟持され、液晶表示装置が形成される。画素基
板上には、複数のスイッチング素子と、複数の走査線
と、複数の基準信号線と、複数の画素電極とを有する。
対向基板上には、複数の対向電極と、複数の信号線とを
有する。画素基板上には、複数の基準信号線に接続され
る画素側接続領域が形成される。対向基板上には、画素
側接続領域と対向するように、対向側接続領域が形成さ
れる。画素側接続領域および対向側接続領域の間は、導
電性物質によって電気的に接続されるので、信号遅延を
低減することができる。また、画素基板上では走査線お
よび基準信号線は行方向にそれぞれ形成されるので、画
素基板上では交差が生じることなく、列方向で走査線と
直交する階調信号線は対向基板上に形成することがで
き、ライン欠陥の発生率の低下や歩留りの向上を図り、
製造コストを低減させることができる。
液晶層が挟持され、液晶表示装置が形成される。画素基
板上には、複数のスイッチング素子と、複数の走査線
と、複数の基準信号線と、複数の画素電極とを有する。
対向基板上には、複数の対向電極と、複数の信号線とを
有する。画素基板上には、複数の基準信号線に接続され
る画素側接続領域が形成される。対向基板上には、画素
側接続領域と対向するように、対向側接続領域が形成さ
れる。画素側接続領域および対向側接続領域の間は、導
電性物質によって電気的に接続されるので、信号遅延を
低減することができる。また、画素基板上では走査線お
よび基準信号線は行方向にそれぞれ形成されるので、画
素基板上では交差が生じることなく、列方向で走査線と
直交する階調信号線は対向基板上に形成することがで
き、ライン欠陥の発生率の低下や歩留りの向上を図り、
製造コストを低減させることができる。
【００２１】また本発明で前記画素基板は、前記複数の
画素電極が配置される領域外に、前記複数の基準信号線
同士を連結する基準信号線の幹線を有し、前記画素側接
続領域は、該基準信号線の幹線上に形成されることを特
徴とする。
画素電極が配置される領域外に、前記複数の基準信号線
同士を連結する基準信号線の幹線を有し、前記画素側接
続領域は、該基準信号線の幹線上に形成されることを特
徴とする。
【００２２】本発明に従えば、複数の基準信号線同士を
連結する基準信号線の幹線を、画素基板上の画素電極が
配置される領域外に有し、基準信号線の幹線上に画素側
接続領域が形成されるので、画素側接続領域を広くと
れ、電気抵抗値を下げ、信号遅延を小さくすることがで
きる。画素側接続領域で信号遅延を小さくすれば、画素
電極が配置される領域内で基準信号線の幅を細くして開
口率を大きくし、表示品質を向上させることもできる。
また、基準信号線の膜厚を薄くして生産性を上げ、液晶
パネルの価格を低下させることも可能になる。
連結する基準信号線の幹線を、画素基板上の画素電極が
配置される領域外に有し、基準信号線の幹線上に画素側
接続領域が形成されるので、画素側接続領域を広くと
れ、電気抵抗値を下げ、信号遅延を小さくすることがで
きる。画素側接続領域で信号遅延を小さくすれば、画素
電極が配置される領域内で基準信号線の幅を細くして開
口率を大きくし、表示品質を向上させることもできる。
また、基準信号線の膜厚を薄くして生産性を上げ、液晶
パネルの価格を低下させることも可能になる。
【００２３】また本発明で前記画素側接続領域、前記対
向側接続領域および前記導電性物質の組合せは、複数箇
所に形成されることを特徴とする。
向側接続領域および前記導電性物質の組合せは、複数箇
所に形成されることを特徴とする。
【００２４】本発明に従えば、複数箇所で基準信号線へ
の電気的接続を行うので、信号遅延を減少させることが
できる。
の電気的接続を行うので、信号遅延を減少させることが
できる。
【００２５】また本発明で前記導電性物質は、画素側接
続領域と対向側接続領域との同一の組合せに対して、複
数個配置されることを特徴とする。
続領域と対向側接続領域との同一の組合せに対して、複
数個配置されることを特徴とする。
【００２６】本発明に従えば、画素側接続領域と対向側
接続領域との接続に複数個の導電性物質を用いるので、
導電性物質の中に電気的接続が不良のものが生じても、
他の導電性物質で確実に電気的接続を行うことができ、
信頼性を向上させることができる。
接続領域との接続に複数個の導電性物質を用いるので、
導電性物質の中に電気的接続が不良のものが生じても、
他の導電性物質で確実に電気的接続を行うことができ、
信頼性を向上させることができる。
【００２７】また本発明は、前記対向側接続領域に接続
され、前記導電性物質および前記画素側接続領域を介し
て、前記基準信号線に基準信号を入力するコントロール
基板を含むことを特徴とする。
され、前記導電性物質および前記画素側接続領域を介し
て、前記基準信号線に基準信号を入力するコントロール
基板を含むことを特徴とする。
【００２８】本発明に従えば、コントロール基板から対
向側接続領域を介して画素基板の共通信号線に時間遅延
が少ない状態で共通信号を入力することができるので、
信号の遅延を抑えて表示品質の向上を図ることができ
る。
向側接続領域を介して画素基板の共通信号線に時間遅延
が少ない状態で共通信号を入力することができるので、
信号の遅延を抑えて表示品質の向上を図ることができ
る。
【００２９】
【発明の実施の形態】以下、図面を参照しながら本発明
の液晶表示装置の実施形態を説明する。各図で、先行す
る図で説明した部分に対応する部分には同一の参照符を
付し、重複する説明は省略する。なお、本発明は、以下
の説明の形態に限定されるものではないことは勿論であ
る。たとえば、各実施形態では透過型の液晶表示器につ
いて説明しているけれども、反射型の液晶表示装置につ
いても、同様に本発明を適用することができる。
の液晶表示装置の実施形態を説明する。各図で、先行す
る図で説明した部分に対応する部分には同一の参照符を
付し、重複する説明は省略する。なお、本発明は、以下
の説明の形態に限定されるものではないことは勿論であ
る。たとえば、各実施形態では透過型の液晶表示器につ
いて説明しているけれども、反射型の液晶表示装置につ
いても、同様に本発明を適用することができる。
【００３０】図１〜図５は、本発明の実施の第１形態と
しての液晶表示装置の概略的な構成を示す。図１および
図２は本発明の特徴部分を斜視および平面視した状態を
それぞれ示す。図３は、図２の切断面線ＩＩＩ−ＩＩＩ
から断面視した状態を示す。図４は、対向ソース構造の
アクティブマトリクスの構成を示す。図５は、図４でＶ
として示す部分の断面構造を示す。
しての液晶表示装置の概略的な構成を示す。図１および
図２は本発明の特徴部分を斜視および平面視した状態を
それぞれ示す。図３は、図２の切断面線ＩＩＩ−ＩＩＩ
から断面視した状態を示す。図４は、対向ソース構造の
アクティブマトリクスの構成を示す。図５は、図４でＶ
として示す部分の断面構造を示す。
【００３１】図１および図２に示すように、画素基板１
と対向基板２とが、間隔をあけて対向し、画素基板１お
よび対向基板２の間に液晶層３が挟持されて液晶表示装
置が形成される。画素基板１上には、複数の走査線４お
よび基準信号線５がそれぞれ行方向に延びて平行となる
ように形成されている。基準信号線５は、端部で基準信
号線の幹６として連結される。対向基板２側には、走査
線４および基準信号線５の方向と直交する列方向に延び
る複数の階調信号線７が形成される。階調信号線７に
は、画素基板１に形成される画素電極に対向するように
対向電極８が形成される。対向基板２には、階調信号線
７とともに、対向側接続領域である基準信号転移パッド
９も形成される。基準信号転移パッド９は、導電性物質
１０を介して、画素基板１上の画素側接続領域としての
基準信号線の幹６に接続される。
と対向基板２とが、間隔をあけて対向し、画素基板１お
よび対向基板２の間に液晶層３が挟持されて液晶表示装
置が形成される。画素基板１上には、複数の走査線４お
よび基準信号線５がそれぞれ行方向に延びて平行となる
ように形成されている。基準信号線５は、端部で基準信
号線の幹６として連結される。対向基板２側には、走査
線４および基準信号線５の方向と直交する列方向に延び
る複数の階調信号線７が形成される。階調信号線７に
は、画素基板１に形成される画素電極に対向するように
対向電極８が形成される。対向基板２には、階調信号線
７とともに、対向側接続領域である基準信号転移パッド
９も形成される。基準信号転移パッド９は、導電性物質
１０を介して、画素基板１上の画素側接続領域としての
基準信号線の幹６に接続される。
【００３２】図３に示すように、画素基板１および対向
基板２は、ガラスなどの絶縁性透明基板１１，１２上に
それぞれ形成される。画素基板１の表面は、ゲート絶縁
膜１３および保護膜１４によって覆われている。導電性
物質１０による電気的接続を行うために、ゲート絶縁膜
１３および保護膜１４が部分的に除去され、ホール部１
５が形成される。対向基板２は、ブラックマトリクス層
１６およびオーバコート層１７の上に、階調信号線７お
よび基準信号転移パッド９が形成され、基準信号転移パ
ッド９とホール部１５との間に導電性物質１０が介在し
て電気的接続が行われる。
基板２は、ガラスなどの絶縁性透明基板１１，１２上に
それぞれ形成される。画素基板１の表面は、ゲート絶縁
膜１３および保護膜１４によって覆われている。導電性
物質１０による電気的接続を行うために、ゲート絶縁膜
１３および保護膜１４が部分的に除去され、ホール部１
５が形成される。対向基板２は、ブラックマトリクス層
１６およびオーバコート層１７の上に、階調信号線７お
よび基準信号転移パッド９が形成され、基準信号転移パ
ッド９とホール部１５との間に導電性物質１０が介在し
て電気的接続が行われる。
【００３３】液晶表示装置としての画素の表示は、走査
線４に走査信号が、基準信号線５に基準信号が、階調信
号線７に階調信号がそれぞれ入力されて行われる。本実
施形態では、対向基板２側から基準信号を入力するため
に、基準信号転移パッド９が対向基板２側に設けられて
おり、基準信号転移パッド９に基準信号が入力される。
入力された基準信号を画素基板１側の基準信号線５に伝
えるために、導電性物質１０が配置される。基準信号転
移パッド９と基準信号線の幹６との間の導通を取ってい
る導電性物質１０としては、カーボンペーストや、銀ペ
ースト、金ペーストなどを用いることができる。
線４に走査信号が、基準信号線５に基準信号が、階調信
号線７に階調信号がそれぞれ入力されて行われる。本実
施形態では、対向基板２側から基準信号を入力するため
に、基準信号転移パッド９が対向基板２側に設けられて
おり、基準信号転移パッド９に基準信号が入力される。
入力された基準信号を画素基板１側の基準信号線５に伝
えるために、導電性物質１０が配置される。基準信号転
移パッド９と基準信号線の幹６との間の導通を取ってい
る導電性物質１０としては、カーボンペーストや、銀ペ
ースト、金ペーストなどを用いることができる。
【００３４】図４に示すように、画素基板１上では、絶
縁性透明基板１１上にマトリクス状に複数の画素電極１
８が配置され、画像表示領域１９を形成する。各画素電
極１８には、アモルファスシリコン（以下、「ａ−Ｓ
ｉ」と略称する）半導体などの３端子のスイッチング素
子２０の被制御端子のうちの一方が接続される。スイッ
チング素子２０がＴＦＴであるときには、ドレイン端子
が各画素電極１８に接続される。スイッチング素子２０
の制御端子、たとえばＴＦＴのゲート端子には、各行毎
の走査線４が接続される。スイッチング素子２０の他方
の被制御端子、たとえばＴＦＴのソース端子には、各行
毎の基準信号線５が接続される。基準信号線の幹６は、
画像表示領域１９外で、各行毎の基準信号線５を全て連
結するように形成される。画素電極１８は、対向基板２
上の対向電極８に対向するように形成される。
縁性透明基板１１上にマトリクス状に複数の画素電極１
８が配置され、画像表示領域１９を形成する。各画素電
極１８には、アモルファスシリコン（以下、「ａ−Ｓ
ｉ」と略称する）半導体などの３端子のスイッチング素
子２０の被制御端子のうちの一方が接続される。スイッ
チング素子２０がＴＦＴであるときには、ドレイン端子
が各画素電極１８に接続される。スイッチング素子２０
の制御端子、たとえばＴＦＴのゲート端子には、各行毎
の走査線４が接続される。スイッチング素子２０の他方
の被制御端子、たとえばＴＦＴのソース端子には、各行
毎の基準信号線５が接続される。基準信号線の幹６は、
画像表示領域１９外で、各行毎の基準信号線５を全て連
結するように形成される。画素電極１８は、対向基板２
上の対向電極８に対向するように形成される。
【００３５】図５に図４のＶ部分の断面構成として示す
ように、画素基板１側では、絶縁性透明基板１１上に、
たとえばタンタル（Ｔａ）をスパッタリングなどによっ
て３０００Å程度の厚さに積層し、これをパターニング
することによって走査線４および基準信号線５を形成す
る。タンタルの代わりに、アルミニウム（Ａｌ）、銅
（Ｃｕ）、アルミニウム合金などを使用することもでき
る。次に、ゲート絶縁膜１３として、ＳｉＮｘをプラズ
マＣＶＤによって２０００〜４０００Å程度の厚さに積
層し、引き続きプラズマＣＶＤでａ−Ｓｉ層２１を１５
００Å程度、さらに ｎ+ａ−Ｓｉ層２２を４００Å程度
の厚さに積層する。ａ−Ｓｉ層２１およびｎ+ａ−Ｓｉ
層２２は、チャネル部２３を形成する。チャネル部２３
をパターニングした後、ゲート絶縁膜１３に図３に示す
ホール部１５をエッチングによって形成し、その後ＩＴ
Ｏ（Indium Tin Oxide）などの透明電極材料を用い、画
素電極１８およびソース接続線２４をスパッタリングな
どの方法で１０００〜１５００Å程度の厚さに積層し、
パターニングを行うことによって形成する。その際に、
基準信号線５とスイッチング素子２０の他方の被制御端
子であるソース端子とを、ソース接続線２４を介して結
線するためのホール接続部２５を形成する。さらに、プ
ラズマＣＶＤでＳｉＮｘを２０００Å程度の厚さに積層
し、パターニングして保護膜１４を形成する。
ように、画素基板１側では、絶縁性透明基板１１上に、
たとえばタンタル（Ｔａ）をスパッタリングなどによっ
て３０００Å程度の厚さに積層し、これをパターニング
することによって走査線４および基準信号線５を形成す
る。タンタルの代わりに、アルミニウム（Ａｌ）、銅
（Ｃｕ）、アルミニウム合金などを使用することもでき
る。次に、ゲート絶縁膜１３として、ＳｉＮｘをプラズ
マＣＶＤによって２０００〜４０００Å程度の厚さに積
層し、引き続きプラズマＣＶＤでａ−Ｓｉ層２１を１５
００Å程度、さらに ｎ+ａ−Ｓｉ層２２を４００Å程度
の厚さに積層する。ａ−Ｓｉ層２１およびｎ+ａ−Ｓｉ
層２２は、チャネル部２３を形成する。チャネル部２３
をパターニングした後、ゲート絶縁膜１３に図３に示す
ホール部１５をエッチングによって形成し、その後ＩＴ
Ｏ（Indium Tin Oxide）などの透明電極材料を用い、画
素電極１８およびソース接続線２４をスパッタリングな
どの方法で１０００〜１５００Å程度の厚さに積層し、
パターニングを行うことによって形成する。その際に、
基準信号線５とスイッチング素子２０の他方の被制御端
子であるソース端子とを、ソース接続線２４を介して結
線するためのホール接続部２５を形成する。さらに、プ
ラズマＣＶＤでＳｉＮｘを２０００Å程度の厚さに積層
し、パターニングして保護膜１４を形成する。
【００３６】対向基板２では、絶縁性透明基板１２にお
ける画素基板１側の表面に、カラーフィルタ層２６およ
びブラックマトリクス層１６を形成する。また、カラー
フィルタ層２６およびブラックマトリクス層１６のさら
に画素基板１側の表面には、平坦化膜としてのオーバコ
ート層１７を形成する。オーバコート層１７よりもさら
に画素基板１側の表面には、走査線４に直交する方向で
ある列方向に、図４に示す階調信号線７を複数配置す
る。階調信号線７が画素電極１８に対向する部分には、
対向電極８が配置される。
ける画素基板１側の表面に、カラーフィルタ層２６およ
びブラックマトリクス層１６を形成する。また、カラー
フィルタ層２６およびブラックマトリクス層１６のさら
に画素基板１側の表面には、平坦化膜としてのオーバコ
ート層１７を形成する。オーバコート層１７よりもさら
に画素基板１側の表面には、走査線４に直交する方向で
ある列方向に、図４に示す階調信号線７を複数配置す
る。階調信号線７が画素電極１８に対向する部分には、
対向電極８が配置される。
【００３７】図６は、本実施形態で、信号遅延軽減効果
がどの程度あるかを明確に示すためのシミュレーション
に用いるモデルを示す。シミュレーションに用いるモデ
ルの抵抗値および容量値は、以下のように設定する。
がどの程度あるかを明確に示すためのシミュレーション
に用いるモデルを示す。シミュレーションに用いるモデ
ルの抵抗値および容量値は、以下のように設定する。
【００３８】抵抗値 基準信号線の幹６の抵抗値：１０００（Ω）＝ＲＬ１＋
…＋ＲＬ１０ （比抵抗：ρ＝２５μΩ・ｃｍ（Ｔａ膜）、信号線の長
さ：３００ｍｍ、幅：０．５ｍｍ、膜厚：１５０ｎｍの
場合） 導電性物質１０の抵抗値：５０（Ω） （カーボンペーストを用いた場合） 基準信号転移パッド９の抵抗値：２５０（Ω） （比抵抗：ρ＝２００μΩ・ｃｍ（ＩＴＯ膜）、信号線
の長さ：１．５ｍｍ、幅：８０μｍ、膜厚：１５０ｎｍ
の場合） 容量値 基準信号線の幹６と階調信号線７とのカップリング容量
の総和：２０００（ｐＦ）＝Ｃ１＋…＋Ｃ１０ （基準信号線の幹６とのカップリング面積：０．５ｍｍ
×８０μｍ、電極間距離：４．５μｍ、電極間の誘電体
（液晶）の誘電率：８×８．８５４ｐＦ／ｍで階調信号
線数が約３０００本の場合）
…＋ＲＬ１０ （比抵抗：ρ＝２５μΩ・ｃｍ（Ｔａ膜）、信号線の長
さ：３００ｍｍ、幅：０．５ｍｍ、膜厚：１５０ｎｍの
場合） 導電性物質１０の抵抗値：５０（Ω） （カーボンペーストを用いた場合） 基準信号転移パッド９の抵抗値：２５０（Ω） （比抵抗：ρ＝２００μΩ・ｃｍ（ＩＴＯ膜）、信号線
の長さ：１．５ｍｍ、幅：８０μｍ、膜厚：１５０ｎｍ
の場合） 容量値 基準信号線の幹６と階調信号線７とのカップリング容量
の総和：２０００（ｐＦ）＝Ｃ１＋…＋Ｃ１０ （基準信号線の幹６とのカップリング面積：０．５ｍｍ
×８０μｍ、電極間距離：４．５μｍ、電極間の誘電体
（液晶）の誘電率：８×８．８５４ｐＦ／ｍで階調信号
線数が約３０００本の場合）
【００３９】図６（ａ）は、基準信号転移を行っていな
い場合のシミュレーションモデルを示す。図６（ｂ）
は、基準信号転移を１箇所で行う場合のシミュレーショ
ンモデルを示す。図６（ｃ）は、基準信号転移を２箇所
で行う場合のシミュレーションモデルを示す。図６の左
側のＶＢａｓｅに基準信号入力として、０Ｖレベルから
５Ｖまで立上がり、２０μｓ後に０Ｖに立下がる矩形波
のパルス信号を入力させる。
い場合のシミュレーションモデルを示す。図６（ｂ）
は、基準信号転移を１箇所で行う場合のシミュレーショ
ンモデルを示す。図６（ｃ）は、基準信号転移を２箇所
で行う場合のシミュレーションモデルを示す。図６の左
側のＶＢａｓｅに基準信号入力として、０Ｖレベルから
５Ｖまで立上がり、２０μｓ後に０Ｖに立下がる矩形波
のパルス信号を入力させる。
【００４０】図７は、（ａ），（ｂ），（ｃ）で、図６
の（ａ），（ｂ），（ｃ）に対応して、それぞれのシミ
ュレーション結果を示す。さらに（ｄ）として、１０箇
所で基準信号線転移を行う場合の結果も示す。この結果
から、基準信号転移を行うことによって、信号遅延を大
幅に低減させることができることが判る。
の（ａ），（ｂ），（ｃ）に対応して、それぞれのシミ
ュレーション結果を示す。さらに（ｄ）として、１０箇
所で基準信号線転移を行う場合の結果も示す。この結果
から、基準信号転移を行うことによって、信号遅延を大
幅に低減させることができることが判る。
【００４１】図８は、本実施形態の液晶表示素子の信号
線配置状態を平面視して示す。階調信号線７の入力側に
近い側で、基準信号線の幹６上に基準信号転移パッド９
を１箇所設け、導電性物質１０を介して対向基板側から
基準信号を画素基板側に入力している。この構造では、
少なくとも図で画像表示領域の上下および右側となる基
準信号線の幹６の線幅を、画像表示領域内の基準信号線
５の線幅に比較して太くなるように形成する。基準信号
線の幹６を上下右で太くとることによって、基準信号線
の幹６の抵抗値を減少させ、かつ、基準信号転移パッド
９から直接入力を行うことによって、基準信号線の幹６
と階調信号線７との間に形成される容量成分の信号遅延
に対する影響も少なくし、基準信号線の幹６で生じる信
号遅延を小さくしている。
線配置状態を平面視して示す。階調信号線７の入力側に
近い側で、基準信号線の幹６上に基準信号転移パッド９
を１箇所設け、導電性物質１０を介して対向基板側から
基準信号を画素基板側に入力している。この構造では、
少なくとも図で画像表示領域の上下および右側となる基
準信号線の幹６の線幅を、画像表示領域内の基準信号線
５の線幅に比較して太くなるように形成する。基準信号
線の幹６を上下右で太くとることによって、基準信号線
の幹６の抵抗値を減少させ、かつ、基準信号転移パッド
９から直接入力を行うことによって、基準信号線の幹６
と階調信号線７との間に形成される容量成分の信号遅延
に対する影響も少なくし、基準信号線の幹６で生じる信
号遅延を小さくしている。
【００４２】また、基準信号線の幹６を太く配置するこ
とができるので、基準信号転移パッド９は、面積が大き
くなるように形成することができる。その結果、導電性
物質１０とのコンタクト抵抗を小さくすることが可能で
ある。コンタクト抵抗が大きいことは、基準信号転移の
信号遅延低減効果を小さくしてしまうので、このコンタ
クト抵抗を小さくすることができる構造の効果は重要で
ある。
とができるので、基準信号転移パッド９は、面積が大き
くなるように形成することができる。その結果、導電性
物質１０とのコンタクト抵抗を小さくすることが可能で
ある。コンタクト抵抗が大きいことは、基準信号転移の
信号遅延低減効果を小さくしてしまうので、このコンタ
クト抵抗を小さくすることができる構造の効果は重要で
ある。
【００４３】加えて、画像表示領域の周縁部の上下右が
樹脂などの絶縁物ではなく、太い金属膜で遮光されるの
で、周縁部からの光漏れを防止し、表示品質を向上させ
ることができる。
樹脂などの絶縁物ではなく、太い金属膜で遮光されるの
で、周縁部からの光漏れを防止し、表示品質を向上させ
ることができる。
【００４４】本発明の各実施形態では、対向基板の端部
に、階調信号線７へ階調信号を入力するための階調入力
端子２７に並ぶように、基準信号転移パッド９から引出
される基準入力端子２８を設ける。基準入力端子２８に
は、コントロール基板から時間遅延が少ない状態で基準
信号を入力する。基準信号が信号遅延が小さい状態で画
素基板上の基準信号線５に伝達されるので、基準信号遅
延を低減し、高画質の画像表示を行うことができる。な
お、走査信号を入力する走査線４に入力する端子側にも
基準信号を入力する端子を設けており、このことは以下
の実施形態でも同様である。
に、階調信号線７へ階調信号を入力するための階調入力
端子２７に並ぶように、基準信号転移パッド９から引出
される基準入力端子２８を設ける。基準入力端子２８に
は、コントロール基板から時間遅延が少ない状態で基準
信号を入力する。基準信号が信号遅延が小さい状態で画
素基板上の基準信号線５に伝達されるので、基準信号遅
延を低減し、高画質の画像表示を行うことができる。な
お、走査信号を入力する走査線４に入力する端子側にも
基準信号を入力する端子を設けており、このことは以下
の実施形態でも同様である。
【００４５】図９は、本発明の実施の第２形態の液晶表
示装置について、信号線配置状態を示す。本実施形態で
は、図６および図７のシミュレーション結果に基づき、
基準信号転移パッド９および基準入力端子２８を複数個
配置し、導電性物質１０による基準信号線の幹６との電
気的接続を複数箇所で行って、信号遅延低減効果を強め
ている。また、複数箇所で電気的接続を行っているの
で、一部の箇所の接続に不良が生じても、残りの箇所の
電気的接続で表示を続けることができる冗長性を備える
ので、信頼性を高めることができる。
示装置について、信号線配置状態を示す。本実施形態で
は、図６および図７のシミュレーション結果に基づき、
基準信号転移パッド９および基準入力端子２８を複数個
配置し、導電性物質１０による基準信号線の幹６との電
気的接続を複数箇所で行って、信号遅延低減効果を強め
ている。また、複数箇所で電気的接続を行っているの
で、一部の箇所の接続に不良が生じても、残りの箇所の
電気的接続で表示を続けることができる冗長性を備える
ので、信頼性を高めることができる。
【００４６】図１０は、本発明の実施の第３形態の液晶
表示装置について、信号線配置状態を示す。本実施形態
では、１つの基準信号転移パッド２９に対して、複数個
の導電性物質３０を配置し、基準信号転移パッド２９と
基準信号線の幹６との間のコンタクト不良によるコンタ
クト抵抗増大を防ぎ、表示品位低下を防止する目的の冗
長構造とすることができる。
表示装置について、信号線配置状態を示す。本実施形態
では、１つの基準信号転移パッド２９に対して、複数個
の導電性物質３０を配置し、基準信号転移パッド２９と
基準信号線の幹６との間のコンタクト不良によるコンタ
クト抵抗増大を防ぎ、表示品位低下を防止する目的の冗
長構造とすることができる。
【００４７】図１１は、基準信号転移パッドと導電性物
質との配置に関する例を示す。図１１（ａ）は、基準信
号転移パッド９に対して、導電性物質１０を１箇所配置
する場合を示す。実施の第１形態および第２形態が該当
する。単純な構成であるので、生産性が良いという利点
がある。図１１（ｂ）は、基準信号転移パッド２９に対
して、導電性物質３０を４箇所配置する場合を示す。実
施の第３形態が該当する。図１１（ｃ）は、基準信号転
移パッド３９に対して、導電性物質４０を３箇所配置す
る場合を示す。コンタクトを形成する部分の幅が狭い場
合に、導電性物質４０を一列の配置することによって、
複数箇所でのコンタクトを形成することができる。図１
１（ｂ）（ｃ）に示す導電性物質３０，４０の配置数
は、４箇所および３箇所に限定されるものではなく、複
数箇所でのコンタクトを形成して冗長構造をとることが
できればよい。以下に説明する実施の形態でも、１箇所
の導電性物質は、複数個に分けることができる。
質との配置に関する例を示す。図１１（ａ）は、基準信
号転移パッド９に対して、導電性物質１０を１箇所配置
する場合を示す。実施の第１形態および第２形態が該当
する。単純な構成であるので、生産性が良いという利点
がある。図１１（ｂ）は、基準信号転移パッド２９に対
して、導電性物質３０を４箇所配置する場合を示す。実
施の第３形態が該当する。図１１（ｃ）は、基準信号転
移パッド３９に対して、導電性物質４０を３箇所配置す
る場合を示す。コンタクトを形成する部分の幅が狭い場
合に、導電性物質４０を一列の配置することによって、
複数箇所でのコンタクトを形成することができる。図１
１（ｂ）（ｃ）に示す導電性物質３０，４０の配置数
は、４箇所および３箇所に限定されるものではなく、複
数箇所でのコンタクトを形成して冗長構造をとることが
できればよい。以下に説明する実施の形態でも、１箇所
の導電性物質は、複数個に分けることができる。
【００４８】図１２は、本発明の実施の第４形態の液晶
表示装置について、信号線配置状態を示す。本実施形態
では、基準信号線の幹４６を、画像表示領域の周縁部の
上右に形成する。基準信号転移パッド４９は、基準信号
線の幹４６に対向する部分に設け、導電性物質５０を介
して、対向基板側から基準信号を入力する。この構造で
は、図で画像形成領域の下部には基準信号線の幹４６が
存在しないので、基準信号線の幹４６と階調信号線７と
の間の交差部に生じる容量カップリングを低減し、信号
遅延を小さくすることができる。また、液晶表示パネル
としての画像表示領域外部に、図では下部となる辺に基
準信号線の幹４６が存在しなくなるので、パネル形状を
小さくすることができる。なお、パネルの下部に基準信
号線の幹４６が存在しても、細い場合は存在しない場合
と同様の効果を奏する。
表示装置について、信号線配置状態を示す。本実施形態
では、基準信号線の幹４６を、画像表示領域の周縁部の
上右に形成する。基準信号転移パッド４９は、基準信号
線の幹４６に対向する部分に設け、導電性物質５０を介
して、対向基板側から基準信号を入力する。この構造で
は、図で画像形成領域の下部には基準信号線の幹４６が
存在しないので、基準信号線の幹４６と階調信号線７と
の間の交差部に生じる容量カップリングを低減し、信号
遅延を小さくすることができる。また、液晶表示パネル
としての画像表示領域外部に、図では下部となる辺に基
準信号線の幹４６が存在しなくなるので、パネル形状を
小さくすることができる。なお、パネルの下部に基準信
号線の幹４６が存在しても、細い場合は存在しない場合
と同様の効果を奏する。
【００４９】図１３は、本発明の実施の第５形態の液晶
表示装置について、信号線配置状態を示す。本実施形態
では、基準信号線の幹５６を、走査線４への走査信号の
非入力側のみに形成し、図では上部および下部となる辺
には形成しないか、または細く形成する。パネル上下部
には、基準信号線の幹５６と階調信号線７との間に交差
部を生じることがなく、容量カップリングをなくし、信
号遅延を図１２に示す実施の第４形態よりもさらに小さ
くすることができる。パネル上下部には基準信号線の幹
５６を細く形成しても同様の効果を奏することができ
る。パネル上下部の基準信号線の幹５６が存在しない
か、または細いので、パネル形状も実施の第４形態より
も小さくすることができる。
表示装置について、信号線配置状態を示す。本実施形態
では、基準信号線の幹５６を、走査線４への走査信号の
非入力側のみに形成し、図では上部および下部となる辺
には形成しないか、または細く形成する。パネル上下部
には、基準信号線の幹５６と階調信号線７との間に交差
部を生じることがなく、容量カップリングをなくし、信
号遅延を図１２に示す実施の第４形態よりもさらに小さ
くすることができる。パネル上下部には基準信号線の幹
５６を細く形成しても同様の効果を奏することができ
る。パネル上下部の基準信号線の幹５６が存在しない
か、または細いので、パネル形状も実施の第４形態より
も小さくすることができる。
【００５０】図１４は、本発明の実施の第６形態の液晶
表示装置について、信号線配置状態を示す。本実施形態
では、基準信号線の幹６を、走査線４への走査信号の入
力側を除いて形成し、図では画像表示領域の上部、下部
および右側部に形成する。図の左側部では、基準信号線
の幹６同士を連結線７０で結線し、電気的に接続する。
画素基板上で、走査線４と基準信号線５および基準信号
線の幹６とは、同一層で形成され、連結線７０は別層の
導電性膜によって形成する。このような構成によって、
走査信号を走査線４に入力するための走査入力端子７４
側の基準入力端子７５が基準信号線５に１対１に対応す
る必要がないので、設計が容易になる。また、この構造
では、連結線７０をたとえば画素電極形成の際にパター
ニングして形成することができ、従来の画素電極形成用
パターンに連結線形成用パターンを加えるだけで、プロ
セスを増加させてコストアップを招くことなく、実現す
ることができる。
表示装置について、信号線配置状態を示す。本実施形態
では、基準信号線の幹６を、走査線４への走査信号の入
力側を除いて形成し、図では画像表示領域の上部、下部
および右側部に形成する。図の左側部では、基準信号線
の幹６同士を連結線７０で結線し、電気的に接続する。
画素基板上で、走査線４と基準信号線５および基準信号
線の幹６とは、同一層で形成され、連結線７０は別層の
導電性膜によって形成する。このような構成によって、
走査信号を走査線４に入力するための走査入力端子７４
側の基準入力端子７５が基準信号線５に１対１に対応す
る必要がないので、設計が容易になる。また、この構造
では、連結線７０をたとえば画素電極形成の際にパター
ニングして形成することができ、従来の画素電極形成用
パターンに連結線形成用パターンを加えるだけで、プロ
セスを増加させてコストアップを招くことなく、実現す
ることができる。
【００５１】図１５は、本発明の実施の第７形態の液晶
表示装置について、信号線配置状態を示す。本実施形態
では、画素基板上で、走査線４と基準信号線５および基
準信号線の幹７６とを、別層に設ける。図１４に示す実
施の第６形態のように、基準信号線の幹６と連結線７０
とを別層で設けて接続するときのコンタクト抵抗を排除
することができるので、基準信号線５および基準信号線
の幹７６を含む基準信号線の抵抗が下がり、実施の第６
形態よりも信号遅延を低減することができる。基準入力
端子２８から基準信号転移パッド経由で基準信号を基準
信号線５に入力すれば、さらに信号遅延を軽減すること
ができる。
表示装置について、信号線配置状態を示す。本実施形態
では、画素基板上で、走査線４と基準信号線５および基
準信号線の幹７６とを、別層に設ける。図１４に示す実
施の第６形態のように、基準信号線の幹６と連結線７０
とを別層で設けて接続するときのコンタクト抵抗を排除
することができるので、基準信号線５および基準信号線
の幹７６を含む基準信号線の抵抗が下がり、実施の第６
形態よりも信号遅延を低減することができる。基準入力
端子２８から基準信号転移パッド経由で基準信号を基準
信号線５に入力すれば、さらに信号遅延を軽減すること
ができる。
【００５２】
【発明の効果】以上のように本発明によれば、画素基板
上で走査線と階調信号線とを交差させることがなく、そ
れぞれ画素基板と対向基板との別基板上に形成すること
ができるので、ライン欠陥の発生率が低下し、歩留りを
向上させることができ、製造コストも低減することがで
きる。さらに、基準信号を対向基板側から導電性物質を
介して画素基板上の基準信号線に入力することができる
ので、基準信号の遅延を低減し、信号遅延によるシャド
ーイングを防止し、表示品質を向上させることができ
る。このような構造は、表示領域内の信号線形成用配線
材料や、その膜厚および線幅を変えずに、信号遅延を低
減することができるので、開口率を低下させることなく
基準信号遅延を低減し、表示品質の向上を図ることがで
きる。また、基準信号遅延を低減することができるの
で、基準信号線幅を小さくし、開口率を大きくしてさら
に表示品質の向上を図ることもできる。また膜厚を薄く
して生産性を上げ、液晶表示装置としての製造コストを
低減することも可能になる。
上で走査線と階調信号線とを交差させることがなく、そ
れぞれ画素基板と対向基板との別基板上に形成すること
ができるので、ライン欠陥の発生率が低下し、歩留りを
向上させることができ、製造コストも低減することがで
きる。さらに、基準信号を対向基板側から導電性物質を
介して画素基板上の基準信号線に入力することができる
ので、基準信号の遅延を低減し、信号遅延によるシャド
ーイングを防止し、表示品質を向上させることができ
る。このような構造は、表示領域内の信号線形成用配線
材料や、その膜厚および線幅を変えずに、信号遅延を低
減することができるので、開口率を低下させることなく
基準信号遅延を低減し、表示品質の向上を図ることがで
きる。また、基準信号遅延を低減することができるの
で、基準信号線幅を小さくし、開口率を大きくしてさら
に表示品質の向上を図ることもできる。また膜厚を薄く
して生産性を上げ、液晶表示装置としての製造コストを
低減することも可能になる。
【００５３】また本発明によれば、画素基板上で画素電
極が形成される領域に設けられる基準信号線の幹線上に
画素側接続領域を形成するので、基準信号線の幹線の線
幅を太くしたり膜厚を大きくしたりして、電気抵抗を下
げ、信号遅延を低減することができる。
極が形成される領域に設けられる基準信号線の幹線上に
画素側接続領域を形成するので、基準信号線の幹線の線
幅を太くしたり膜厚を大きくしたりして、電気抵抗を下
げ、信号遅延を低減することができる。
【００５４】また本発明によれば、対向基板から基準信
号線への電気的接続を複数箇所で行うので、基準信号線
に入力される基準信号の遅延を一層低減することがで
き、信号遅延に伴うシャドーイングを防いで、表示品位
の向上を図ることができる。
号線への電気的接続を複数箇所で行うので、基準信号線
に入力される基準信号の遅延を一層低減することがで
き、信号遅延に伴うシャドーイングを防いで、表示品位
の向上を図ることができる。
【００５５】また本発明によれば、画素側接続領域と対
向側接続領域との間の電気的接続を、複数個の導電性物
質によって行うので、電気的接続の信頼性を向上させ、
電気抵抗を減少させて信号遅延を減少させることができ
る。
向側接続領域との間の電気的接続を、複数個の導電性物
質によって行うので、電気的接続の信頼性を向上させ、
電気抵抗を減少させて信号遅延を減少させることができ
る。
【００５６】また本発明によれば、コントロール基板か
ら共通信号線へ時間遅延が少ない状態で共通信号を入力
させることができ、表示品質の向上を図ることができ
る。
ら共通信号線へ時間遅延が少ない状態で共通信号を入力
させることができ、表示品質の向上を図ることができ
る。
【図１】本発明の実施の第１形態としての液晶表示装置
の概略的な構成を示す部分的な斜視図である。
の概略的な構成を示す部分的な斜視図である。
【図２】図１の液晶表示装置の部分的な平面図である。
【図３】図２の切断面線ＩＩＩ−ＩＩＩから見た断面図
である。
である。
【図４】図１の液晶表示装置で画素の表示に関連する構
成を示す部分的な斜視図である。
成を示す部分的な斜視図である。
【図５】図４でＶとして示す部分の断面図である。
【図６】液晶表示装置の基準信号の遅延についてシミュ
レーションを行うモデルを示す電気回路図である。
レーションを行うモデルを示す電気回路図である。
【図７】図６のモデルについてのシミュレーション結果
の信号遅延状態を示すグラフである。
の信号遅延状態を示すグラフである。
【図８】図１の実施形態の液晶表示装置で信号線の配置
状態を示す簡略化した平面図である。
状態を示す簡略化した平面図である。
【図９】本発明の実施の第２形態の液晶表示装置で信号
線の配置状態を示す簡略化した平面図である。
線の配置状態を示す簡略化した平面図である。
【図１０】本発明の実施の第３形態の液晶表示装置で信
号線の配置状態を示す簡略化した平面図である。
号線の配置状態を示す簡略化した平面図である。
【図１１】本発明の実施の各形態で、基準信号転移パッ
ドと導電性物質との配置状態を示す部分的な平面図であ
る。
ドと導電性物質との配置状態を示す部分的な平面図であ
る。
【図１２】本発明の実施の第４形態の液晶表示装置で信
号線の配置状態を示す簡略化した平面図である。
号線の配置状態を示す簡略化した平面図である。
【図１３】本発明の実施の第５形態の液晶表示装置で信
号線の配置状態を示す簡略化した平面図である。
号線の配置状態を示す簡略化した平面図である。
【図１４】本発明の実施の第６形態の液晶表示装置で信
号線の配置状態を示す簡略化した平面図である。
号線の配置状態を示す簡略化した平面図である。
【図１５】本発明の実施の第７形態の液晶表示装置で信
号線の配置状態を示す簡略化した平面図である。
号線の配置状態を示す簡略化した平面図である。
【図１６】従来からの液晶表示装置の等価的な電気回路
図である。
図である。
【図１７】従来からの対向ソース構造をとる液晶表示装
置の部分的な斜視図である。
置の部分的な斜視図である。
１ 画素基板 ２ 対向基板 ３ 液晶層 ４ 走査線 ５ 基準信号線 ６，４６，５６，７６ 基準信号線の幹 ７ 階調信号線 ８ 対向電極 ９，２９，３９，４９，５９ 基準信号転移パッド １０，３０，４０，５０，６０ 導電性物質 １１，１２ 絶縁性透明基板 １５ ホール部 １８ 画素電極 １９ 画像表示領域 ２０ スイッチング素子 ２７ 階調入力端子 ２８，７５ 基準入力端子 ７０ 連結線 ７４ 階調入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６８０ Ｇ０９Ｇ 3/36 3/36 Ｇ０２Ｆ 1/136 ５００ (72)発明者 田中 恵一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 井上 尚人 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 市岡 秀樹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (5)
- 【請求項１】 画素基板と対向基板とで液晶層を挟持
し、 画素基板上に、 制御端子と第１および第２の被制御端子とを備え、制御
端子に与えられる信号に従って第１および第２の被制御
端子間の導通状態が制御され、マトリクス状に配置され
る複数のスイッチング素子と、 各スイッチング素子の制御端子を各行毎に接続する複数
の走査線と、 各スイッチング素子の第１の被制御端子を各行毎に接続
する複数の基準信号線と、 各スイッチング素子の第２の被制御端子に接続される複
数の画素電極とを有し、 対向基板上に、 各画素電極に対向して設けられる複数の対向電極と、 各対向電極を各列毎に接続する複数の信号線とを有する
液晶表示装置において、 該画素基板上に形成され、該複数の基準信号線に接続さ
れる画素側接続領域と、 該対向基板上で該接続領域と対向するように形成される
対向側接続領域と、 該画素側接続領域および該対向側接続領域の間を電気的
に接続する導電性物質とを含むことを特徴とする液晶表
示装置。 - 【請求項２】 前記画素基板は、前記複数の画素電極が
配置される領域外に、前記複数の基準信号線同士を連結
する基準信号線の幹線を有し、 前記画素側接続領域は、該基準信号線の幹線上に形成さ
れることを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記画素側接続領域、前記対向側接続領
域および前記導電性物質の組合せは、複数箇所に形成さ
れることを特徴とする請求項１または２記載の液晶表示
装置。 - 【請求項４】 前記導電性物質は、画素側接続領域と対
向側接続領域との同一の組合せに対して、複数個配置さ
れることを特徴とする請求項１〜３のいずれかに記載の
液晶表示装置。 - 【請求項５】 前記対向側接続領域に接続され、前記導
電性物質および前記画素側接続領域を介して、前記基準
信号線に基準信号を入力するコントロール基板を含むこ
とを特徴とする請求項１〜４のいずれかに記載の液晶表
示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017305A JP3658260B2 (ja) | 1999-04-30 | 2000-01-26 | 液晶表示装置 |
| US09/560,961 US6404477B1 (en) | 1999-04-30 | 2000-04-28 | Liquid crystal display apparatus |
| TW089108131A TW552454B (en) | 1999-04-30 | 2000-04-28 | Liquid crystal display apparatus |
| KR1020000023088A KR100361624B1 (ko) | 1999-04-30 | 2000-04-29 | 액정표시장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12494199 | 1999-04-30 | ||
| JP11-124941 | 1999-04-30 | ||
| JP2000017305A JP3658260B2 (ja) | 1999-04-30 | 2000-01-26 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001013516A true JP2001013516A (ja) | 2001-01-19 |
| JP3658260B2 JP3658260B2 (ja) | 2005-06-08 |
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ID=26461497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017305A Expired - Fee Related JP3658260B2 (ja) | 1999-04-30 | 2000-01-26 | 液晶表示装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3658260B2 (ja) |
| KR (1) | KR100361624B1 (ja) |
| TW (1) | TW552454B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483110B2 (en) | 2004-03-25 | 2009-01-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831300B1 (ko) * | 2001-12-20 | 2008-05-22 | 엘지디스플레이 주식회사 | 라인 온 글래스형 액정표시패널 및 그 제조방법 |
| JP5525815B2 (ja) | 2006-07-11 | 2014-06-18 | コーニンクレッカ フィリップス エヌ ヴェ | ディスプレイ用の改善された電極レイアウト |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4678282A (en) * | 1985-02-19 | 1987-07-07 | Ovonic Imaging Systems, Inc. | Active display matrix addressable without crossed lines on any one substrate and method of using the same |
| JPS6280626A (ja) * | 1985-10-04 | 1987-04-14 | Hosiden Electronics Co Ltd | 液晶表示素子 |
| JP2589820B2 (ja) | 1989-08-14 | 1997-03-12 | シャープ株式会社 | アクティブマトリクス表示装置 |
| JPH0954330A (ja) | 1995-08-17 | 1997-02-25 | Casio Comput Co Ltd | 液晶表示素子 |
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-
2000
- 2000-01-26 JP JP2000017305A patent/JP3658260B2/ja not_active Expired - Fee Related
- 2000-04-28 TW TW089108131A patent/TW552454B/zh not_active IP Right Cessation
- 2000-04-28 US US09/560,961 patent/US6404477B1/en not_active Expired - Lifetime
- 2000-04-29 KR KR1020000023088A patent/KR100361624B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483110B2 (en) | 2004-03-25 | 2009-01-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
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| TW552454B (en) | 2003-09-11 |
| JP3658260B2 (ja) | 2005-06-08 |
| KR20000077113A (ko) | 2000-12-26 |
| US6404477B1 (en) | 2002-06-11 |
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