JP5631213B2 - 結晶質酸化インジウム半導体膜を有する薄膜トランジスタ - Google Patents

結晶質酸化インジウム半導体膜を有する薄膜トランジスタ Download PDF

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Description

本発明は、酸化インジウムを主成分とし、正3価の金属酸化物を含有する結晶質酸化インジウムからなる半導体膜を有する薄膜トランジスタに関する。
近年、表示装置の発展は目覚ましく、液晶表示装置やEL表示装置等、種々の表示装置がパソコンやワ−プロ等のOA機器へ活発に導入されている。これらの表示装置は、いずれも表示素子を透明導電膜で挟み込んだサンドイッチ構造を有している。
上記の表示装置を駆動させるスイッチング素子には、現在、シリコン系の半導体膜が主流を占めている。それは、シリコン系薄膜の安定性、加工性の良さの他、スイッチング速度が速い等が良好なためである。このシリコン系薄膜は、一般に化学蒸気析出法(CVD法)により作製されている。
しかしながら、シリコン系薄膜が非晶質の場合、スイッチング速度が比較的遅く、高速な動画等を表示する場合は画像を表示できないという難点を有している。また、結晶質のシリコン系薄膜の場合には、スイッチング速度は比較的速いが、結晶化するために800℃以上の高温や、レーザーによる加熱等が必要であり、製造時に多大なエネルギーと工程を要する。また、シリコン系の薄膜は、電圧素子としても性能は優れているものの、電流を流した場合、その特性の経時変化が問題となっている。
シリコン系薄膜よりも安定性に優れるとともに、ITO膜と同等の光透過率を有する透明半導体膜を得るための材料等として、酸化インジウム、酸化ガリウム及び酸化亜鉛からなるスパッタリングターゲットや、酸化亜鉛と酸化マグネシウムからなる透明半導体薄膜が提案されている(例えば、特許文献1)。酸化インジウム、酸化ガリウム及び酸化亜鉛、又は酸化亜鉛と酸化マグネシウムからなる透明半導体膜は、弱酸でのエッチング性が非常に早い特徴を持っている。しかしながら、金属薄膜のエッチング液でもエッチングされ、透明半導体膜上の金属薄膜をエッチングする場合に、同時にエッチングされてしまうことがあり、透明半導体膜上の金属薄膜だけを選択的にエッチングする場合には不適であった。
一方、酸化インジウムの結晶質を含む膜、特に多結晶膜は、酸素欠損を生成しやすく、成膜時の酸素分圧を上げたり、酸化処理等をしても、キャリヤー密度を2×10+17cm−3にすることが困難と考えられていた。そのために、半導体膜又はTFTとしての試みはほとんどなされていなかった。
また、特許文献2に酸化インジウムに正2価の金属酸化物を含有させたビックスバイト構造を有する酸化インジウム半導体膜が記載されている。正2価の金属酸化物を含有させることにより、キャリヤー濃度を低減する試みがなされている。しかしながら、正2価の金属酸化物の場合、ビックスバイト構造のエネルギーバンド構造のバンドギャップ内に不純物順位を形成することがあり、これが、移動度を低下させる場合がある。
特開2004−119525号公報 国際公開第WO2007/058248
本発明の目的は、半導体膜上の金属薄膜だけを選択的にエッチングすることができる酸化インジウム系の半導体膜を有し、移動度が高く、且つ半導体膜のキャリア密度を抑えた薄膜トランジスタを提供することである。
上記目的を達成するため、本発明者らが鋭意研究した結果、酸化インジウムに正3価の金属酸化物を含有させて形成した半導体膜を使用することにより、半導体膜上の金属薄膜だけを選択的にエッチングでき、また、高性能な薄膜トランジスタが得られることを見出し、本発明を完成させた。
本発明によれば、以下の薄膜トランジスタ等を提供することができる。
1.酸化インジウムを主成分とし、正3価の金属酸化物を含有する結晶質酸化インジウム半導体膜を有する薄膜トランジスタ。
2.前記正3価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロニウム、酸化ホルニウム、酸化エルビウム、酸化ツリウム、酸化イッテリビウム及び酸化ルテチウムから選択される1種又は2種以上の酸化物である1に記載の薄膜トランジスタ。
3.前記酸化インジウムのインジウム元素(In)と前記正3価の金属酸化物の金属元素(M)の合計量に対する金属元素(M)の比率[M/(M+In):原子比]が0.0001〜0.1である1又は2に記載の薄膜トランジスタ。
4.酸化インジウム、及び正3価の金属酸化物を含有する半導体膜を成膜する成膜工程と、前記半導体膜を酸化処理する工程、及び/又は前記半導体膜を結晶化する工程を含む、1〜3のいずれかに記載の薄膜トランジスタの製造方法。
5.前記半導体膜を酸素の存在下に、150〜450℃で0.5〜1200分間熱処理する4に記載の薄膜トランジスタの製造方法。
6.チャンネルエッチ型の薄膜トランジスタの製造方法である4又は5に記載の薄膜トランジスタの製造方法。
7.エッチストッパー型の薄膜トランジスタの製造方法である4又は5に記載の薄膜トランジスタの製造方法。
本発明によれば、酸化インジウムに正3価の金属酸化物を含有させて形成した半導体膜を使用することにより、半導体膜上の金属薄膜だけを選択的にエッチングできる。また、移動度が高く、且つ半導体膜のキャリア密度を抑えた高性能な薄膜トランジスタが得られる。
本発明の薄膜トランジスタの実施形態を示す概略断面図である。 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 実施例1で作製した薄膜トランジスタの概略断面図である。 実施例3で作製した薄膜トランジスタの概略断面図である。 実施例3で作製した薄膜トランジスタの出力曲線を示す図である。 実施例3で作製した薄膜トランジスタの伝達曲線を示す図である。
本発明の薄膜トランジスタ(TFT)は、酸化インジウムを主成分とし、正3価の金属酸化物を含有する結晶質酸化インジウム半導体膜を有することを特徴とする。
図1は、本発明の薄膜トランジスタの実施形態を示す概略断面図である。
薄膜トランジスタ1は、基板10及び絶縁膜30の間にゲート電極20を挟持しており、ゲート絶縁膜30上には半導体膜40が活性層として積層されている。さらに、半導体膜40の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。半導体膜40、ソース電極50及びドレイン電極52で囲まれた部分にチャンネル部60を形成している。
尚、図1の薄膜トランジスタ1はいわゆるチャンネルエッチ型薄膜トランジスタである。本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。例えば、エッチストッパー型の薄膜トランジスタでもよい。
図2は、本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。尚、上述した薄膜トランジスタ1と同じ構成部材には同じ番号を付し、その説明を省略する。
薄膜トランジスタ2は、エッチストッパー型の薄膜トランジスタである。薄膜トランジスタ2は、チャンネル部60を覆うようにエッチストッパー70が形成されている点を除き、上述した薄膜トランジスタ1と同じ構成である。半導体膜40の端部付近及びエッチストッパー70の端部付近を覆うようにしてソース電極50及びドレイン電極52がそれぞれ設けられている。
本発明では半導体膜40に、酸化インジウムを主成分とし、正3価の金属酸化物を含有する結晶質酸化インジウム半導体膜を使用する。これにより、ソース電極50及びドレイン電極52のエッチングの際に、半導体膜がエッチングされることを抑制できる。また、半導体膜のキャリヤー密度を低減することができ、室温付近の温度において2×10+17cm−3未満にすることが可能となり、良好な薄膜トランジスタ特性を示すようになる。
室温付近の温度においてのキャリヤー密度は、好ましくは10+17cm−3未満である。キャリヤー密度が2×10+17cm−3以上では、TFTとして駆動しないおそれがある。また、TFTとして駆動したとしてもノーマリーオンになったり、閾値電圧がマイナスに大きくなったり、On−Off値が小さくなる場合がある。
ここで、「酸化インジウムを主成分とする」とは、半導体膜を形成する全金属元素に占めるIn元素の含有量(原子比)が90%超であることを意味する。In元素の含有量が90%超であるため、TFTの移動度を高くすることができる。
また、「結晶質膜」とは、X線回折により結晶ピークを確認できる膜である。半導体膜を結晶化膜とすることにより、TFTの耐久性を高くできる。
結晶質膜は、単結晶膜、エピタキシャル膜及び多結晶膜のいずれであってもよく、工業生産が容易かつ大面積化が可能であることから、好ましくはエピタキシャル膜及び多結晶膜であり、特に好ましくは多結晶膜である。
結晶質膜が多結晶膜の場合、当該多結晶膜がナノクリスタルからなることが好ましい。X線回折からScherrer’s equationを用いて求めた平均結晶粒径は通常500nm以下、好ましくは300nm以下、より好ましくは150nm以下、さらに好ましくは80nm以下である。500nmより大きいとトランジスタを微細化した際のばらつきが大きくなるおそれがある。
半導体膜が含有する正3価の金属酸化物としては、 前記正3価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム酸化ホルミウム、酸化エルビウム、酸化ツリウム、酸化イッテルビウム及び酸化ルテチウムから選択される1種又は2種以上の酸化物が好ましい。これらの酸化物は、酸素との結合力が強く、多結晶化酸化インジウム薄膜の酸素欠損量を低減することが可能となる。酸素欠損は、結晶粒界で多く発生すると考えられ、上記金属酸化物は、インジウムのイオン半径とは異なるために、結晶中に存在するよりも、結晶粒界に多く存在すると考えられ、酸素との結合力が強いために、結晶粒界での酸素欠損の発生を抑えることが出来るようになる。その結果、室温付近の温度においてのキャリヤー密度を、10+17cm−3未満に制御できるようになる。
上記金属酸化物のうち、特に、酸化アルミニウム、酸化ガリウム、酸化イットリウム、酸化イッテルビウム、酸化エルビウム、酸化ホルミウム、酸化ジスプロシウム、酸化サマリウムが好ましく、さらに、酸化ガリウム、酸化イットリウム、酸化イッテルビウムが好ましい。
尚、正3価の金属酸化物は、酸化インジウムに固溶している方が望ましいが、全てが固溶している必要はない。
本発明において、半導体膜の酸化インジウムのインジウム元素(In)と前記正3価の金属酸化物の金属元素(M)の合計量に対する金属元素(M)の比率[M/(M+In):原子比]は、0.0001〜0.1であることが好ましい。原子比が0.0001未満では、添加する金属元素(M)の量が少なく、酸素欠損の低減効果が小さいため、キャリヤー密度が2×10+17cm−3以上になる場合がある。一方、0.1超では半導体膜の結晶性が低くなり、酸素欠損量が増え、キャリヤー密度が2×10+17cm−3以上になる場合があり、TFT特性として作動しなくなる場合がある。また、TFTとして駆動したとしてもノーマリーオンになったり、閾値電圧がマイナスに大きくなったり、On−Off値が小さくなる場合がある。さらに、正3価の金属酸化物を多く含むと、半導体膜が結晶化しなくなり、結果、エッチング液に溶解するようになり、選択エッチングが出来なくなるおそれがある。
金属元素(M)の比率[M/(M+In)]は、より好ましくは0.0005〜0.05であり、特に好ましくは0.001〜0.05である。
尚、金属元素(M)の比率は、ICP(Inductively Coupled Plasma)測定により、各元素の存在量を測定することで求めることができる。
また、金属元素(M)比率は、例えば、半導体膜を形成する際に使用するスパッタリングターゲットの各元素の存在量を調整することで実施できる。半導体膜の組成は、スパッタリングターゲットの組成とほぼ一致する。
本発明の薄膜トランジスタにおいて、基板、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知のものが使用でき、特に限定されない。
例えば、各電極にはAl、Cu、Au等の金属薄膜が使用でき、ゲート絶縁膜には、酸化シリコン膜、酸化ハフニウム膜等の酸化物薄膜を使用できる。
続いて、本発明の薄膜トランジスタの製造方法を説明する。
本発明の製造方法は、酸化インジウム、及び正3価の金属酸化物を含有する半導体膜を成膜する成膜工程と、半導体膜を酸化処理する工程、及び/又は結晶化する工程を含む。尚、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極等の構成部材は、公知の方法により形成できる。
例えば、基板上にAl、Cu、Au等の金属薄膜からなるゲート電極を形成し、その上に、酸化シリコン膜、酸化ハフニウム膜等からなる酸化物薄膜をゲート絶縁膜として形成する。その上に、金属マスクを装着して必要な部分だけに正3価の金属酸化物を含む酸化インジウム膜からなる半導体膜を形成する。その後、金属マスクを用いて、必要部分にソース・ドレイン電極を形成することで、薄膜トランジスタを製造することができる。
半導体膜の成膜は、スパッタ法、イオンプレーティング法、蒸着法等がある。このなかでは、スパッタ法が好ましい。
スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法が好ましい。具体的に、酸化インジウムに正3価の金属酸化物を添加した複合酸化物の焼結ターゲットが好ましい。尚、複合酸化物の焼結ターゲットは、本技術分野において公知の方法により製造できる。
スパッタリングの条件は、使用するターゲットや、半導体膜の膜厚等にあわせて適宜調整することができる。スパッタリング方法は、RFスパッタ法、DCスパッタ法、ACスパッタ法が使用できる。中でも、DCスパッタ法、ACスパッタ法が、成膜速度も速く、好ましい。
本発明の薄膜トランジスタの製造方法では、半導体膜の形成後、薄膜を酸化処理する工程、及び/又は薄膜を結晶化する工程を行う。
半導体膜の結晶化及び酸化処理には、酸素の存在下にランプアニ―ル装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることが出来る。
半導体膜を酸素の存在下に、150〜450℃、0.5〜1200分の条件で熱処理することが好ましい。150℃未満では、半導体膜が十分に結晶化しない場合があり、450℃超では、基板や半導体膜にダメージを与える場合がある。熱処理温度は、180℃〜350℃がさらに好ましく、特に200℃〜300℃が好ましい。
また、熱処理時間が0.5分未満では、熱処理時間が短すぎて膜の結晶化が不十分となる場合があり、1200分超では時間が掛かりすぎ生産的ではない。熱処理時間は、1分〜600分がさらに好ましく、特に5分〜60分が好ましい。
尚、半導体膜の結晶化及び/又は酸化処理は、半導体膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。
本発明の製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。本発明の半導体膜は結晶質であるため、Al等の金属薄膜からソース・ドレイン電極及びチャンネル部を形成する方法として、フォトリソグラフィを使用したエッチング工程を採用できる。即ち、金属薄膜を除去するエッチング液では、半導体膜はエッチングされず、金属薄膜を選択的にエッチングできる。尚、エッチストッパー型の薄膜トランジスタの製造方法であってもよい。
実施例1
(A)薄膜トランジスタの作製
図3に示すチャンネルエッチ型の薄膜トランジスタをフォトレジスト法にて作製した。
200nm厚みの熱酸化膜(SiO膜)付きの導電性シリコン基板10を使用した。熱酸化膜がゲート絶縁膜30として機能し、導電性シリコン部がゲート電極20として機能する。
ゲート絶縁膜30上に、酸化インジウム−酸化ガリウムからなるターゲット[Ga/(In+Ga)=0.03:原子比)]を用いて、スパッタリング法で40nmの半導体膜40を成膜した。スパッタリングは、背圧が5×10−4Paとなるまで真空排気したあと、アルゴン9.5sccm、酸素0.5sccmを流しながら、圧力を0.2Paに調整し、スパッタパワー100Wにて室温で行った。
半導体膜40の形成後、この基板を熱風加熱炉内で空気中、300℃で30分間熱処理した。
その後、半導体膜40及びゲート絶縁膜30上に、モリブデン金属膜を300nm成膜した。
モリブデン金属膜にレジストを塗布し、80℃で15分間プレベークした。その後、マスクを通してUV光(光強度:300mJ/cm)をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。純水で洗浄後、レジスト膜を130℃で15分ポストベークし、所望の形状のソース・ドレイン電極形状のレジストパターンを形成した。
レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングし、ソース電極50及びドレイン電極52を形成した。その後、純水で洗浄しエアーブローして乾燥させ、薄膜トランジスタ(チャンネル部60のソース・ドレイン電極間間隙(L)が200μm、幅(W)が500μm)を作製した。
この薄膜トランジスタの電界効果移動度は4.5cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.2Vであった。
(B)半導体膜の評価
石英ガラス基板上に、上記(A)のスパッタリングと同じ条件にて半導体膜を形成した。その後、熱風加熱炉内で、空気中、300℃で30分間熱処理した。得られた半導体膜のX線回折(XRD)測定をしたところ、酸化インジウムのビックスバイト構造のピークが観察された。これにより、半導体膜が結晶質であることが確認できた。また、ホール測定により求めたキャリヤー濃度は、8×10+16/cmであった。
尚、半導体膜の熱処理条件を、空気中、450℃で5時間として得た半導体膜について、同じくXRD測定した。300℃にて熱処理したXRDのピーク強度を比較したところ、300℃で得られたピーク強度は、450℃で得られたピーク強度の約95%であった。
実施例2
スパッタリングターゲットとして、酸化インジウム−酸化イッテリビウムからなるターゲット[Yb/(Yb+In)=0.03:原子比)]を用いた他は、実施例1と同様にして、薄膜トランジスタを作製した。
この薄膜トランジスタの電界効果移動度は1.2cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
また、XRD測定の結果、半導体膜は結晶質性であった。酸化インジウムのビックスバイト構造のピークが観察された。また、ホール測定により求めたキャリヤー濃度は、8×10+16/cmであった。
尚、酸化ガリウムに代えて、酸化ホウ素、酸化アルミニウム、酸化スカンジウム、酸化イットリウム、酸化ランタン、酸化プラセオジム、酸化ネオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロニウム、酸化ホルニウム、酸化エルビウム、酸化ツリウム、酸化イッテリビウム及び酸化ルテチウムをそれぞれ添加したスパッタリングターゲットを使用した他は、実施例1と同様にして作製した薄膜トランジスタについても、実施例2とほぼ同様な薄膜トランジスタ特性が得られた。また、各半導体膜のXRD測定結果は、同じく酸化インジウムのビックスバイトに起因するピークが観察された。また、ホール測定により求めたキャリヤー濃度は、10+17/cm以下であった。
使用したスパッタリングターゲットの組成、及び得られた薄膜トランジスタの特性を示す。
・酸化ホウ素:B/(B+In)=0.004
電界効果移動度は8.2cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化アルミニウム:Al/(Al+In)=0.005
電界効果移動度は6.2cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化スカンジウム:Sc/(Sc+In)=0.02
電界効果移動度は4.2cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化イットリウム:Y/(Y+In)=0.05
電界効果移動度は6.8cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ランタン:La/(La+In)=0.02
電界効果移動度は5.1cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ネオジム:Nd/(Nd+In)=0.01
電界効果移動度は8.4cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化サマリウム:Sm/(Sm+In)=0.05
電界効果移動度は7.6cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ユウロピウム:Eu/(Eu+In)=0.03
電界効果移動度は5.3cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ガドリニウム:Gd/(Gd+In)=0.03
電界効果移動度は6.7cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化テルビウム:Tb/(Tb+In)=0.005
電界効果移動度は3.3cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ジスプロニウム:Dy/(Dy+In)=0.01
電界効果移動度は14.7cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化エルビウム:Er/(Er+In)=0.01
電界効果移動度は11.4cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ツリウム:Tm/(Tm+In)=0.02
電界効果移動度は8.3cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
・酸化ルテチウム:Lu/(Lu+In)=0.003
電界効果移動度は6.9cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。
実施例3
図4に示すエッチストッパー型の薄膜トランジスタを、フォトレジスト法にて作製した。
熱酸化膜30(SiO膜)付きの導電性シリコン基板10上に、酸化インジウム−酸化イットリウムからなるターゲット[Y/(In+Y)=0.03:原子比)]を用いて、実施例1と同様にスパッタリング法で40nmの半導体膜40を成膜した。
次に、Siをターゲットとして、アルゴン:7sccm、酸素3sccm流し、圧力0.5Paにて100nm成膜した。その後、レジストを塗布し、80℃で15分間プレベークした。その後、マスクを通してUV光(光強度:300mJ/cm)をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。純水で洗浄後、レジスト膜を130℃で15分ポストベークし、チャンネル部60となる部分にパターンを形成した。CFによるドライエッチングにより、エッチストッパー70を形成した。レジスト剥離剤にて、レジストを剥離し、水洗し、エアーブローにより乾燥した。
その後、半導体膜40、エッチストッパー70及び熱酸化膜30上に、モリブデン金属膜を300nm成膜した。
モリブデン金属膜にレジストを塗布し、80℃で15分間プレベークした。その後、マスクを通してUV光(光強度:300mJ/cm)をレジスト膜に照射し、その後、3wt%のテトラメチルアンモニウムハイドロオキサイド(TMAH)にて現像した。純水で洗浄後、レジスト膜を130℃で15分ポストベークし、ソース電極50及びドレイン電極52の形状のレジストパターンを形成した。
レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングした。この場合、半導体膜40は結晶化しておらず、燐酸・酢酸・硝酸の混合酸で処理することにより、モリブデン金属膜と同時にエッチングが出来る。また、チャンネル部60は、エッチストッパー70にて保護されており、半導体膜40がエッチングされることはない。
レジストを剥離後、その後、純水で洗浄しエアーブローして乾燥させた。その後、熱風加熱炉内で空気中、300℃で30分間熱処理して、薄膜トランジスタ(チャンネル部60のソース・ドレイン電極間間隙(L)が200μm、幅(W)が500μm)を作製した。
尚、上記の熱処理をモリブデン金属膜のエッチング前に実施すると、半導体膜が結晶化する。そのため、燐酸・酢酸・硝酸の混合酸による処理でエッチングすることができない。その場合、モリブデン金属膜と同時エッチングするためには、塩酸・硝酸・水からなる王水や、塩化第二鉄を含む塩酸水溶液、HBr水溶液等で、半導体膜をエッチングすればよい。強酸を使用することになるので、熱処理は最終工程で行うことが好ましい。
この薄膜トランジスタの電界効果移動度は10.8cm/V・sec、On−Off比は10であり、ノーマリーオフの特性を示す薄膜トランジスタであった。また、出力特性は明瞭なピンチオフを示した。ゲート電極に20V電圧を100分間印加した後のシフト電圧(Vth)は、0.2Vであった。
半導体膜は結晶質であった。また、ホール測定により求めたキャリヤー濃度は、6×10+16/cmであった。
実施例3で作製した薄膜トランジスタの出力曲線を図5に、伝達曲線を図6に示す。図5は、ゲート電圧(Vgs)を−5V〜25Vと変更したときの、ドレイン電圧(Vds)と同電流(Ids)の関係を示したものである。図6は、ゲート電圧(Vgs)とドレイン電流(Ids)の関係を示したものであり、白丸からなる線は、ゲート電圧に対するドレイン電流を1/2乗した曲線であり、黒丸からなる線は、ゲート電圧に対するドレイン電流を示す曲線である。
図5及び図6において、「XE−Y」はX×10−Yを意味する。例えば、5.0E−06は5.0×10−6である。
比較例1
スパッタリングターゲットに、酸化インジウム−酸化ガリウム−酸化亜鉛からなるターゲットを使用した他は、実施例1と同様にして薄膜トランジスタを作製した。スパッタリングターゲットの組成(原子比)は以下の通りである。
In/(In+Ga+Zn)=0.34
Ga/(In+Ga+Zn)=0.33
Zn/(In+Ga+Zn)=0.33
その結果、モリブデン金属膜のエッチングの際に、チャンネル部60の下部の半導体膜40もエッチングされ消失していた。従って、TFT特性は測定できなかった。
比較例2
スパッタリングターゲットに、酸化インジウム−酸化ガリウムからなるターゲットを使用した他は、実施例1と同様にして薄膜トランジスタを作製した。スパッタリングターゲットの組成(原子比)は以下の通りである。
In/(In+Ga)=0.7
Ga/(In+Ga)=0.3
その結果、モリブデン金属膜のエッチングの際に、チャンネル部60の下部の半導体膜40もエッチングされ消失していた。従って、TFT特性は測定できなかった。
本発明の薄膜トランジスタは、ディスプレイ用パネル、RFIDタグ、X線ディテクタパネル・指紋センサ・フォトセンサ等のセンサ等に好適に使用できる。
本発明の薄膜トランジスタの製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造方法に適している。
上記に本発明の実施形態及び/又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び/又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
この明細書に記載の文献の内容を全てここに援用する。

Claims (10)

  1. 酸化インジウム及び正3価の金属酸化物からなる結晶質酸化インジウム半導体膜を有する薄膜トランジスタであって、
    前記正3価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化プラセオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ホルミウム、酸化ツリウム及び酸化ルテチウムから選択される1種又は2種以上の酸化物であり、
    前記酸化インジウムのインジウム元素(In)と前記正3価の金属酸化物の金属元素(M)の合計量に対する金属元素(M)の比率[M/(M+In):原子比]が0.0005〜0.05である薄膜トランジスタ。
  2. 前記正3価の金属酸化物が、酸化アルミニウム、酸化ガリウム、酸化イットリウム、酸化イッテリビウム、酸化エルビウム、酸化ホルミウム、酸化ジスプロニウム、及び酸化サマリウムから選択される1種又は2種以上の酸化物である請求項1に記載の薄膜トランジスタ。
  3. 前記正3価の金属酸化物が、酸化ガリウム、酸化イットリウム及び酸化イッテリビウムから選択される1種又は2種以上の酸化物である請求項1又は2に記載の薄膜トランジスタ。
  4. 前記結晶質酸化インジウム半導体膜のキャリヤー密度が10+17cm−3未満である請求項1〜3のいずれかに記載の薄膜トランジスタ。
  5. 前記結晶質酸化インジウム半導体膜が酸化インジウムのビックスバイト構造を有する請求項1〜4のいずれかに記載の薄膜トランジスタ。
  6. 酸化インジウム及び正3価の金属酸化物からなる結晶質酸化インジウム半導体膜であって、
    前記正3価の金属酸化物が、酸化ホウ素、酸化アルミニウム、酸化ガリウム、酸化スカンジウム、酸化イットリウム、酸化プラセオジム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ホルミウム、酸化ツリウム及び酸化ルテチウムから選択される1種又は2種以上の酸化物であり、
    前記酸化インジウムのインジウム元素(In)と前記正3価の金属酸化物の金属元素(M)の合計量に対する金属元素(M)の比率[M/(M+In):原子比]が0.0005〜0.05である結晶質酸化インジウム半導体膜。
  7. 薄膜トランジスタの結晶質酸化インジウム半導体膜の形成が、
    酸化インジウム、及び正3価の金属酸化物からなる半導体膜を成膜する成膜工程と、
    前記半導体膜を酸化処理する工程、及び/又は前記半導体膜を結晶化する工程を含む、
    請求項1〜5のいずれかに記載の薄膜トランジスタの製造方法。
  8. 前記半導体膜を酸化処理する工程、及び前記半導体膜を結晶化する工程が、前記半導体膜を酸素の存在下に、150〜450℃で0.5〜1200分間熱処理する請求項7に記載の薄膜トランジスタの製造方法。
  9. チャンネルエッチ型の薄膜トランジスタの製造方法である請求項7又は8に記載の薄膜トランジスタの製造方法。
  10. エッチストッパー型の薄膜トランジスタの製造方法である請求項7又は8に記載の薄膜トランジスタの製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435970B1 (ko) * 2010-03-26 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
US9478185B2 (en) * 2010-05-12 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical display device and display method thereof
JP5689250B2 (ja) * 2010-05-27 2015-03-25 出光興産株式会社 酸化物焼結体、それからなるターゲット及び酸化物半導体薄膜
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9178076B2 (en) 2011-08-11 2015-11-03 Idemitsu Kosan Co., Ltd. Thin-film transistor
JP5301021B2 (ja) * 2011-09-06 2013-09-25 出光興産株式会社 スパッタリングターゲット
US9018629B2 (en) * 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101978835B1 (ko) * 2012-03-16 2019-05-15 한국전자통신연구원 박막 트랜지스터
US20130307496A1 (en) * 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9741864B2 (en) 2013-05-09 2017-08-22 National Institute For Materials Science Thin-film transistor and method for manufacturing same
DE112014006046T5 (de) * 2013-12-27 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung
JP6252904B2 (ja) * 2014-01-31 2017-12-27 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
JP6261125B2 (ja) * 2014-01-31 2018-01-17 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
CN103913917B (zh) * 2014-03-27 2017-02-22 上海天马微电子有限公司 一种tft阵列基板及显示面板
JP6097458B1 (ja) * 2015-07-30 2017-03-15 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
KR101914835B1 (ko) * 2016-11-18 2018-11-02 아주대학교산학협력단 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터
KR102543783B1 (ko) 2017-02-01 2023-06-15 이데미쓰 고산 가부시키가이샤 비정질 산화물 반도체막, 산화물 소결체, 및 박막 트랜지스터
CN107903712A (zh) * 2017-11-17 2018-04-13 福州大学 一种喷墨打印技术中的半导体金属氧化物墨水及使用方法
JP6834062B2 (ja) 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
WO2020196716A1 (ja) * 2019-03-28 2020-10-01 出光興産株式会社 結晶酸化物薄膜、積層体及び薄膜トランジスタ
CN113078042B (zh) * 2021-03-22 2022-04-26 青岛科技大学 一种薄膜晶体管制备方法
CN114163216A (zh) * 2021-12-15 2022-03-11 先导薄膜材料(广东)有限公司 一种氧化铟钛镱粉体及其制备方法与应用
CN114230314B (zh) * 2021-12-15 2023-04-04 先导薄膜材料(广东)有限公司 一种氧化铟镱钇粉体及其制备方法与应用

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249655A (ja) * 2002-02-22 2003-09-05 Nec Corp チャネルエッチ型薄膜トランジスタ
JP2004119525A (ja) * 2002-09-24 2004-04-15 Japan Science & Technology Corp 酸化物半導体pn接合デバイス
US20060043377A1 (en) * 2004-03-12 2006-03-02 Hewlett-Packard Development Company, L.P. Semiconductor device
WO2007046181A1 (ja) * 2005-10-19 2007-04-26 Idemitsu Kosan Co., Ltd. 半導体薄膜及びその製造方法
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP2007305975A (ja) * 2006-04-13 2007-11-22 National Institute Of Advanced Industrial & Technology Iii族酸化物半導体を含む半導体素子
WO2008018403A1 (fr) * 2006-08-10 2008-02-14 Idemitsu Kosan Co., Ltd. Cible d'oxyde contenant du lanthanide
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
JP5386084B2 (ja) 2005-11-18 2014-01-15 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
EP1981085A4 (en) * 2006-01-31 2009-11-25 Idemitsu Kosan Co TFT SUBSTRATE, REFLECTIVE TFT SUBSTRATE, AND METHOD OF MANUFACTURING THE SAME

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249655A (ja) * 2002-02-22 2003-09-05 Nec Corp チャネルエッチ型薄膜トランジスタ
JP2004119525A (ja) * 2002-09-24 2004-04-15 Japan Science & Technology Corp 酸化物半導体pn接合デバイス
US20060043377A1 (en) * 2004-03-12 2006-03-02 Hewlett-Packard Development Company, L.P. Semiconductor device
WO2007046181A1 (ja) * 2005-10-19 2007-04-26 Idemitsu Kosan Co., Ltd. 半導体薄膜及びその製造方法
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP2007305975A (ja) * 2006-04-13 2007-11-22 National Institute Of Advanced Industrial & Technology Iii族酸化物半導体を含む半導体素子
WO2008018403A1 (fr) * 2006-08-10 2008-02-14 Idemitsu Kosan Co., Ltd. Cible d'oxyde contenant du lanthanide
JP2008130814A (ja) * 2006-11-21 2008-06-05 Canon Inc 薄膜トランジスタの製造方法
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス

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