KR20110059850A - 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터 - Google Patents

결정질 산화인듐 반도체막을 갖는 박막 트랜지스터 Download PDF

Info

Publication number
KR20110059850A
KR20110059850A KR1020117006087A KR20117006087A KR20110059850A KR 20110059850 A KR20110059850 A KR 20110059850A KR 1020117006087 A KR1020117006087 A KR 1020117006087A KR 20117006087 A KR20117006087 A KR 20117006087A KR 20110059850 A KR20110059850 A KR 20110059850A
Authority
KR
South Korea
Prior art keywords
oxide
thin film
film transistor
semiconductor film
indium oxide
Prior art date
Application number
KR1020117006087A
Other languages
English (en)
Other versions
KR101540834B1 (ko
Inventor
가즈요시 이노우에
고키 야노
시게카즈 도마이
후토시 우츠노
마사시 가사미
겐지 고토
히로카즈 가와시마
Original Assignee
이데미쓰 고산 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데미쓰 고산 가부시키가이샤 filed Critical 이데미쓰 고산 가부시키가이샤
Publication of KR20110059850A publication Critical patent/KR20110059850A/ko
Application granted granted Critical
Publication of KR101540834B1 publication Critical patent/KR101540834B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

산화인듐을 주성분으로 하고 양 3가의 금속 산화물을 함유하는 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터.

Description

결정질 산화인듐 반도체막을 갖는 박막 트랜지스터{THIN FILM TRANSISTOR HAVING CRYSTALLINE INDIUM OXIDE SEMICONDUCTOR FILM}
본 발명은 산화인듐을 주성분으로 하고 양(positive) 3가의 금속 산화물을 함유하는 결정질 산화인듐으로 이루어진 반도체막을 갖는 박막 트랜지스터에 관한 것이다.
최근, 표시 장치의 발전은 놀랄 만하고, 액정 표시 장치나 EL 표시 장치 등 여러 가지 표시 장치가 퍼스널 컴퓨터나 워드 프로세서 등의 OA 기기에 활발히 도입되고 있다. 이들 표시 장치는 어느 것이나 표시 소자를 투명 도전막으로 끼운 샌드위치 구조를 갖고 있다.
상기 표시 장치를 구동시키는 스위칭 소자로는 현재 실리콘계 반도체막이 주류를 차지하고 있다. 그것은, 실리콘계 박막의 안정성, 가공성의 장점 외에, 스위칭 속도가 빠른 등 양호하기 때문이다. 이 실리콘계 박막은 일반적으로 화학 증기 석출법(CVD법)에 의해 제작되고 있다.
그러나, 실리콘계 박막이 비정질인 경우, 스위칭 속도가 비교적 느려, 고속인 동화(動畵) 등을 표시하는 경우는 화상을 표시할 수 없다는 난점을 갖고 있다. 또한, 결정질 실리콘계 박막의 경우에는, 스위칭 속도는 비교적 빠르지만, 결정화하기 위해 800℃ 이상의 고온이나 레이저에 의한 가열 등이 필요하고, 제조시에 막대한 에너지와 공정이 필요하다. 또한, 실리콘계 박막은 전압 소자로서도 성능은 우수하지만, 전류를 흘린 경우, 그 특성의 시간 경과에 따른 변화가 문제가 되고 있다.
실리콘계 박막보다도 안정성이 우수함과 더불어 ITO 막과 동등한 광 투과율을 갖는 투명 반도체막을 얻기 위한 재료 등으로서, 산화인듐, 산화갈륨 및 산화아연으로 이루어진 스퍼터링 타겟이나, 산화아연과 산화마그네슘으로 이루어진 투명 반도체 박막이 제안되어 있다(예컨대, 특허문헌 1). 산화인듐, 산화갈륨 및 산화아연, 또는 산화아연과 산화마그네슘으로 이루어진 투명 반도체막은, 약산으로의 에칭성이 매우 빠르다는 특징을 가지고 있다. 그러나, 금속 박막의 에칭액으로도 에칭되어, 투명 반도체막 상의 금속 박막을 에칭하는 경우에 동시에 에칭되어 버리는 경우가 있어, 투명 반도체막 상의 금속 박막만을 선택적으로 에칭하는 경우에는 부적당했다.
한편, 산화인듐의 결정질을 포함하는 막, 특히 다결정 막은, 산소 결손을 생성하기 쉬워, 성막시의 산소 분압을 높이거나 산화 처리 등을 하더라도 캐리어 밀도를 2×10+17cm-3로 하는 것이 곤란하다고 생각되고 있었다. 그 때문에, 반도체막 또는 TFT로서의 시도는 거의 이루어지고 있지 않았다.
또한, 특허문헌 2에, 산화인듐에 양 2가의 금속 산화물을 함유시킨 빅스바이트 구조(bixbyite structure)를 갖는 산화인듐 반도체막이 기재되어 있다. 양 2가의 금속 산화물을 함유시킴으로써 캐리어 농도를 저감하는 시도가 이루어지고 있다. 그러나, 양 2가의 금속 산화물의 경우, 빅스바이트 구조의 에너지 밴드 구조의 밴드 갭 내에 불순물 순위를 형성하는 경우가 있고, 이것이 이동도를 저하시키는 경우가 있다.
일본 특허공개 2004-119525호 공보 국제 공개 WO 2007/058248
본 발명의 목적은 반도체막 상의 금속 박막만을 선택적으로 에칭할 수 있는 산화인듐계 반도체막을 갖는 박막 트랜지스터를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명자들이 예의 연구한 결과, 산화인듐에 양 3가의 금속 산화물을 함유시켜 형성한 반도체막을 사용함으로써, 반도체막 상의 금속 박막만을 선택적으로 에칭할 수 있고, 또한 고성능인 박막 트랜지스터가 얻어진다는 것을 발견하여, 본 발명을 완성시켰다.
본 발명에 의하면, 이하의 박막 트랜지스터 등을 제공할 수 있다.
1. 산화인듐을 주성분으로 하고 양 3가의 금속 산화물을 함유하는 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터.
2. 상기 양 3가의 금속 산화물이 산화붕소, 산화알루미늄, 산화갈륨, 산화스칸듐, 산화이트륨, 산화란타넘, 산화프라세오디뮴, 산화네오디뮴, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화에르븀, 산화툴륨, 산화이테르븀 및 산화루테튬으로부터 선택되는 1종 또는 2종 이상의 산화물인 1에 기재된 박막 트랜지스터.
3. 상기 산화인듐의 인듐 원소(In)와 상기 양 3가의 금속 산화물의 금속 원소(M)의 합계량에 대한 금속 원소(M)의 비율[M/(M+In): 원자비]이 0.0001~0.1인 1또는 2에 기재된 박막 트랜지스터.
4. 산화인듐 및 양 3가의 금속 산화물을 함유하는 반도체막을 성막하는 성막 공정과, 상기 반도체막을 산화 처리하는 공정 및/또는 상기 반도체막을 결정화하는 공정을 포함하는, 1 내지 3 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
5. 상기 반도체막을 산소의 존재 하에 150~450℃에서 0.5~1200분간 열처리하는 4에 기재된 박막 트랜지스터의 제조 방법.
6. 채널 에치(channel etch)형 박막 트랜지스터의 제조 방법인 4 또는 5에 기재된 박막 트랜지스터의 제조 방법.
7. 에치 스토퍼(etch stopper)형 박막 트랜지스터의 제조 방법인 4 또는 5에 기재된 박막 트랜지스터의 제조 방법.
본 발명에 의하면, 산화인듐에 양 3가의 금속 산화물을 함유시켜 형성한 반도체막을 사용함으로써, 반도체막 상의 금속 박막만을 선택적으로 에칭할 수 있다. 또한, 고성능인 박막 트랜지스터가 얻어진다.
도 1은 본 발명의 박막 트랜지스터의 실시형태를 나타내는 개략 단면도이다.
도 2는 본 발명의 박막 트랜지스터의 다른 실시형태를 나타내는 개략 단면도이다.
도 3은 실시예 1에서 제작한 박막 트랜지스터의 개략 단면도이다.
도 4는 실시예 3에서 제작한 박막 트랜지스터의 개략 단면도이다.
도 5는 실시예 3에서 제작한 박막 트랜지스터의 출력 곡선을 나타내는 도면이다.
도 6은 실시예 3에서 제작한 박막 트랜지스터의 전달 곡선을 나타내는 도면이다.
본 발명의 박막 트랜지스터(TFT)는, 산화인듐을 주성분으로 하고 양 3가의 금속 산화물을 함유하는 결정질 산화인듐 반도체막을 갖는 것을 특징으로 한다.
도 1은 본 발명의 박막 트랜지스터의 실시형태를 나타내는 개략 단면도이다.
박막 트랜지스터(1)는 기판(10) 및 절연막(30) 사이에 게이트 전극(20)을 협지하고 있고, 게이트 절연막(30) 상에는 반도체막(40)이 활성층으로서 적층되어 있다. 또한, 반도체막(40)의 단부 부근을 덮도록 하여 소스 전극(50) 및 드레인 전극(52)이 각각 설치되어 있다. 반도체막(40), 소스 전극(50) 및 드레인 전극(52)으로 둘러싸인 부분에 채널부(60)를 형성하고 있다.
한편, 도 1의 박막 트랜지스터(1)는 이른바 채널 에치형 박막 트랜지스터이다. 본 발명의 박막 트랜지스터는 채널 에치형 박막 트랜지스터에 한정되지 않고, 본 기술분야에서 공지된 소자 구성을 채용할 수 있다. 예컨대, 에치 스토퍼형 박막 트랜지스터이어도 좋다.
도 2는 본 발명의 박막 트랜지스터의 다른 실시형태를 나타내는 개략 단면도이다. 한편, 상술한 박막 트랜지스터(1)와 동일한 구성 부재에는 동일한 번호를 붙이고, 그의 설명을 생략한다.
박막 트랜지스터(2)는 에치 스토퍼형 박막 트랜지스터이다. 박막 트랜지스터(2)는, 채널부(60)를 덮도록 에치 스토퍼(70)가 형성되어 있는 점을 제외하고, 상술한 박막 트랜지스터(1)와 동일한 구성이다. 반도체막(40)의 단부 부근 및 에치 스토퍼(70)의 단부 부근을 덮도록 하여 소스 전극(50) 및 드레인 전극(52)이 각각 설치되어 있다.
본 발명에서는 반도체막(40)에, 산화인듐을 주성분으로 하고 양 3가의 금속 산화물을 함유하는 결정질 산화인듐 반도체막을 사용한다. 이에 의해, 소스 전극(50) 및 드레인 전극(52)의 에칭시에 반도체막이 에칭되는 것을 억제할 수 있다. 또한, 반도체막의 캐리어 밀도를 저감할 수 있어 실온 부근의 온도에서 2×10+17cm-3 미만으로 하는 것이 가능해져, 양호한 박막 트랜지스터 특성을 나타내게 된다.
실온 부근의 온도에서의 캐리어 밀도는 바람직하게는 10+17cm-3 미만이다. 캐리어 밀도가 2×10+17cm-3 이상이면, TFT로서 구동하지 않을 우려가 있다. 또한, TFT로서 구동했다고 하더라도 노멀리 온(normally-on)이 되거나, 역치 전압이 마이너스로 커지거나, 온-오프(On-Off) 값이 작아지는 경우가 있다.
여기서, 「산화인듐을 주성분으로 한다」란, 반도체막을 형성하는 전체 금속 원소에서 차지하는 In 원소의 함유량(원자비)이 90% 초과인 것을 의미한다. In 원소의 함유량이 90% 초과이기 때문에, TFT의 이동도를 높게 할 수 있다.
또한, 「결정질 막」이란, X선 회절에 의해 결정 피크를 확인할 수 있는 막이다. 반도체막을 결정화 막으로 함으로써, TFT의 내구성을 높게 할 수 있다.
결정질 막은 단결정 막, 에피택셜 막 및 다결정 막 중 어느 것이어도 좋고, 공업 생산이 용이하고 또한 대면적화가 가능하다는 점에서 바람직하게는 에피택셜 막 및 다결정 막이며, 특히 바람직하게는 다결정 막이다.
결정질 막이 다결정 막인 경우, 당해 다결정 막이 나노크리스탈로 이루어지는 것이 바람직하다. X선 회절로부터 셰러 방정식(Scherrer's equation)을 이용하여 구한 평균 결정 입경은 통상 500nm 이하, 바람직하게는 300nm 이하, 보다 바람직하게는 150nm 이하, 더 바람직하게는 80nm 이하이다. 500nm보다 크면 트랜지스터를 미세화했을 때의 격차가 커질 우려가 있다.
반도체막이 함유하는 양 3가의 금속 산화물로서는, 산화붕소, 산화알루미늄, 산화갈륨, 산화스칸듐, 산화이트륨, 산화란타넘, 산화프라세오디뮴, 산화네오디뮴, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화에르븀, 산화툴륨, 산화이테르븀 및 산화루테튬으로부터 선택되는 1종 또는 2종 이상의 산화물이 바람직하다. 이들 산화물은 산소와의 결합력이 강하여 다결정화 산화인듐 박막의 산소 결손량을 저감하는 것이 가능해진다. 산소 결손은 결정립계에서 많이 발생한다고 생각되고, 상기 금속 산화물은, 인듐의 이온 반경과는 상이하기 때문에 결정 중에 존재하기보다는 결정립계에 많이 존재한다고 생각되며, 산소와의 결합력이 강하기 때문에, 결정립계에서의 산소 결손 발생을 억제할 수 있게 된다. 그 결과, 실온 부근의 온도에서의 캐리어 밀도를 10+17cm-3 미만으로 제어할 수 있게 된다.
상기 금속 산화물 중, 특히 산화알루미늄, 산화갈륨, 산화이트륨, 산화이테르븀, 산화에르븀, 산화홀뮴, 산화디스프로슘, 산화사마륨이 바람직하고, 산화갈륨, 산화이트륨, 산화이테르븀이 더 바람직하다.
한편, 양 3가의 금속 산화물은 산화인듐에 고용(固溶)되어 있는 편이 바람직하지만, 모두가 고용되어 있을 필요는 없다.
본 발명에 있어서, 반도체막의 산화인듐의 인듐 원소(In)와 상기 양 3가의 금속 산화물의 금속 원소(M)의 합계량에 대한 금속 원소(M)의 비율[M/(M+In): 원자비]은 0.0001~0.1인 것이 바람직하다. 원자비가 0.0001 미만이면, 첨가하는 금속 원소(M)의 양이 적어 산소 결손 저감 효과가 작기 때문에 캐리어 밀도가 2×10+17cm-3 이상이 되는 경우가 있다. 한편, 0.1 초과에서는, 반도체막의 결정성이 낮아지고, 산소 결손량이 증가하여 캐리어 밀도가 2×10+17cm-3 이상이 되는 경우가 있어, TFT 특성으로서 작동하지 않게 되는 경우가 있다. 또한, TFT로서 구동했다고 하더라도 노멀리 온이 되거나, 역치 전압이 마이너스로 커지거나, 온-오프 값이 작아지는 경우가 있다. 나아가, 양 3가의 금속 산화물을 많이 포함하면, 반도체막이 결정화되지 않게 되고, 그 결과, 에칭액에 용해되게 되어 선택 에칭을 할 수 없게 될 우려가 있다.
금속 원소(M)의 비율[M/(M+In)]은 보다 바람직하게는 0.0005~0.05이고, 특히 바람직하게는 0.001~0.05이다.
한편, 금속 원소(M)의 비율은 ICP(Inductively Coupled Plasma) 측정에 의해 각 원소의 존재량을 측정함으로써 구할 수 있다.
또한, 금속 원소(M)의 비율은, 예컨대 반도체막을 형성할 때에 사용하는 스퍼터링 타겟의 각 원소의 존재량을 조정함으로써 실시할 수 있다. 반도체막의 조성은 스퍼터링 타겟의 조성과 거의 일치한다.
본 발명의 박막 트랜지스터에 있어서, 기판, 게이트 전극, 게이트 절연막, 소스·드레인 전극 등의 구성 부재는 공지된 것을 사용할 수 있고, 특별히 한정되지 않는다.
예컨대, 각 전극에는 Al, Cu, Au 등의 금속 박막을 사용할 수 있고, 게이트 절연막에는 산화실리콘막, 산화하프늄막 등의 산화물 박막을 사용할 수 있다.
계속해서, 본 발명의 박막 트랜지스터의 제조 방법을 설명한다.
본 발명의 제조 방법은 산화인듐 및 양 3가의 금속 산화물을 함유하는 반도체막을 성막하는 성막 공정과, 반도체막을 산화 처리하는 공정 및/또는 결정화하는 공정을 포함한다. 한편, 게이트 전극, 게이트 절연막, 소스·드레인 전극 등의 구성 부재는 공지된 방법에 의해 형성할 수 있다.
예컨대, 기판 상에 Al, Cu, Au 등의 금속 박막으로 이루어진 게이트 전극을 형성하고, 그 위에 산화실리콘막, 산화하프늄막 등으로 이루어진 산화물 박막을 게이트 절연막으로서 형성한다. 그 위에 금속 마스크를 장착하여 필요한 부분에만 양 3가의 금속 산화물을 포함하는 산화인듐막으로 이루어진 반도체막을 형성한다. 그 후, 금속 마스크를 이용하여 필요 부분에 소스·드레인 전극을 형성함으로써 박막 트랜지스터를 제조할 수 있다.
반도체막의 성막은 스퍼터링법, 이온 플레이팅법, 증착법 등이 있다. 이 중에서는 스퍼터링법이 바람직하다.
스퍼터링에서는, 복합 산화물의 소결 타겟을 이용하는 방법이 바람직하다. 구체적으로, 산화인듐에 양 3가의 금속 산화물을 첨가한 복합 산화물의 소결 타겟이 바람직하다. 한편, 복합 산화물의 소결 타겟은 본 기술분야에서 공지된 방법에 의해 제조할 수 있다.
스퍼터링의 조건은 사용하는 타겟이나 반도체막의 막 두께 등에 맞춰 적절히 조정할 수 있다. 스퍼터링 방법은 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법을 사용할 수 있다. 그 중에서도, DC 스퍼터링법, AC 스퍼터링법이 성막 속도도 빨라 바람직하다.
본 발명의 박막 트랜지스터의 제조 방법에서는, 반도체막의 형성 후, 박막을 산화 처리하는 공정 및/또는 박막을 결정화하는 공정을 행한다.
반도체막의 결정화 및 산화 처리에는, 산소의 존재 하에 램프 어닐링 장치, 레이저 어닐링 장치, 열풍 가열 장치, 접촉 가열 장치 등을 이용할 수 있다.
반도체막을 산소의 존재 하에 150~450℃, 0.5~1200분의 조건으로 열처리하는 것이 바람직하다. 150℃ 미만에서는, 반도체막이 충분히 결정화되지 않는 경우가 있고, 450℃ 초과에서는, 기판이나 반도체막에 손상을 주는 경우가 있다. 열처리 온도는 180℃~350℃가 더 바람직하고, 특히 200℃~300℃가 바람직하다.
또한, 열처리 시간이 0.5분 미만이면, 열처리 시간이 지나치게 짧아 막의 결정화가 불충분해지는 경우가 있고, 1200분 초과이면 시간이 지나치게 걸려 생산적이지 않다. 열처리 시간은 1분~600분이 더 바람직하고, 특히 5분~60분이 바람직하다.
한편, 반도체막의 결정화 및/또는 산화 처리는 반도체막의 형성 후 바로 실시하여도 좋고, 또한 소스·드레인 전극 등 다른 구성 부재의 형성 후에 실시하여도 좋다.
본 발명의 제조 방법은 특히 채널 에치형 박막 트랜지스터의 제조 방법에 적합하다. 본 발명의 반도체막은 결정질이기 때문에, Al 등의 금속 박막으로부터 소스·드레인 전극 및 채널부를 형성하는 방법으로서 포토리소그래피를 사용한 에칭 공정을 채용할 수 있다. 즉, 금속 박막을 제거하는 에칭액으로는 반도체막은 에칭되지 않아 금속 박막을 선택적으로 에칭할 수 있다. 한편, 에치 스토퍼형 박막 트랜지스터의 제조 방법이어도 좋다.
실시예
실시예 1
(A) 박막 트랜지스터의 제작
도 3에 나타내는 채널 에치형 박막 트랜지스터를 포토레지스트법으로 제작했다.
200nm 두께의 열 산화막(SiO2 막) 부착된 도전성 실리콘 기판(10)을 사용했다. 열 산화막이 게이트 절연막(30)으로서 기능하고, 도전성 실리콘부가 게이트 전극(20)으로서 기능한다.
게이트 절연막(30) 상에, 산화인듐-산화갈륨으로 이루어진 타겟[Ga/(In+Ga)=0.03: 원자비)]을 이용하여 스퍼터링법으로 40nm의 반도체막(40)을 성막했다. 스퍼터링은, 배압이 5×10-4Pa가 될 때까지 진공 배기한 후, 아르곤 9.5sccm, 산소 0.5sccm을 흘리면서 압력을 0.2Pa로 조정하여 스퍼터링 파워 100W로 실온에서 행했다.
반도체막(40)의 형성 후, 이 기판을 열풍 가열로 내에서, 공기 중 300℃에서 30분간 열처리했다.
그 후, 반도체막(40) 및 게이트 절연막(30) 상에 몰리브덴 금속막을 300nm 성막했다.
몰리브덴 금속막에 레지스트를 도포하고, 80℃에서 15분간 프리베이킹(pre-baking)했다. 그 후, 마스크를 통해 UV광(광 강도: 300mJ/cm2)을 레지스트막에 조사하고, 그 후, 3wt%의 테트라메틸암모늄 하이드로옥사이드(TMAH)에 의해 현상했다. 순수(純水)로 세정 후, 레지스트막을 130℃에서 15분 포스트베이킹(post-baking)하여 원하는 형상의 소스·드레인 전극 형상의 레지스트 패턴을 형성했다.
레지스트 패턴 부착 기판을 인산·아세트산·질산의 혼합 산으로 처리함으로써 몰리브덴 금속막을 에칭하여 소스 전극(50) 및 드레인 전극(52)을 형성했다. 그 후, 순수로 세정하고 에어 블로잉(air blowing)하여 건조시켜 박막 트랜지스터(채널부(60)의 소스·드레인 전극간 간극(L)이 200㎛, 폭(W)이 500㎛)를 제작했다.
이 박막 트랜지스터의 전계 효과 이동도는 4.5cm2/V·sec, 온-오프 비는 108이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프(pinch-off)를 나타냈다. 게이트 전극에 20V 전압을 100분간 인가한 후의 시프트 전압(Vth)은 0.2V였다.
(B) 반도체막의 평가
석영 유리 기판 상에, 상기 (A)의 스퍼터링과 동일한 조건에서 반도체막을 형성했다. 그 후, 열풍 가열로 내에서, 공기 중 300℃에서 30분간 열처리했다. 얻어진 반도체막의 X선 회절(XRD) 측정을 한 바, 산화인듐의 빅스바이트 구조의 피크가 관찰되었다. 이에 의해, 반도체막이 결정질임을 확인할 수 있었다. 또한, 홀 측정에 의해 구한 캐리어 농도는 8×10+16/cm3였다.
한편, 반도체막의 열처리 조건을 공기 중 450℃에서 5시간으로 하여 얻은 반도체막에 대하여, 마찬가지로 XRD 측정했다. 300℃에서 열처리한 XRD의 피크 강도를 비교한 바, 300℃에서 얻어진 피크 강도는 450℃에서 얻어진 피크 강도의 약 95%였다.
실시예 2
스퍼터링 타겟으로서 산화인듐-산화이테르븀로 이루어진 타겟[Yb/(Yb+In)=0.03: 원자비)]을 이용한 것 외는 실시예 1과 마찬가지로 하여 박막 트랜지스터를 제작했다.
이 박막 트랜지스터의 전계 효과 이동도는 1.2cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
또한, XRD 측정 결과, 반도체막은 결정질성이었다. 산화인듐의 빅스바이트 구조의 피크가 관찰되었다. 또한, 홀 측정에 의해 구한 캐리어 농도는 8×10+16/cm3였다.
한편, 산화갈륨 대신에 산화붕소, 산화알루미늄, 산화스칸듐, 산화이트륨, 산화란타넘, 산화프라세오디뮴, 산화네오디뮴, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화에르븀, 산화툴륨, 산화이테르븀 및 산화루테튬을 각각 첨가한 스퍼터링 타겟을 사용한 것 외는 실시예 1과 마찬가지로 하여 제작한 박막 트랜지스터에 대해서도, 실시예 2와 거의 마찬가지인 박막 트랜지스터 특성이 얻어졌다. 또한, 각 반도체막의 XRD 측정 결과는, 마찬가지로 산화인듐의 빅스바이트에 기인하는 피크가 관찰되었다. 또한, 홀 측정에 의해 구한 캐리어 농도는 10+17/cm3 이하였다.
사용한 스퍼터링 타겟의 조성 및 얻어진 박막 트랜지스터의 특성을 나타낸다.
·산화붕소: B/(B+In)=0.004
전계 효과 이동도는 8.2cm2/V·sec, 온-오프 비는 105이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화알루미늄: Al/(Al+In)=0.005
전계 효과 이동도는 6.2cm2/V·sec, 온-오프 비는 105이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화스칸듐: Sc/(Sc+In)=0.02
전계 효과 이동도는 4.2cm2/V·sec, 온-오프 비는 106이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화이트륨: Y/(Y+In)=0.05
전계 효과 이동도는 6.8cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화란타넘: La/(La+In)=0.02
전계 효과 이동도는 5.1cm2/V·sec, 온-오프 비는 106이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화네오디뮴: Nd/(Nd+In)=0.01
전계 효과 이동도는 8.4cm2/V·sec, 온-오프 비는 106이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화사마륨: Sm/(Sm+In)=0.05
전계 효과 이동도는 7.6cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화유로퓸: Eu/(Eu+In)=0.03
전계 효과 이동도는 5.3cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화가돌리늄: Gd/(Gd+In)=0.03
전계 효과 이동도는 6.7cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화테르븀: Tb/(Tb+In)=0.005
전계 효과 이동도는 3.3cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화디스프로슘: Dy/(Dy+In)=0.01
전계 효과 이동도는 14.7cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화에르븀: Er/(Er+In)=0.01
전계 효과 이동도는 11.4cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화툴륨: Tm/(Tm+In)=0.02
전계 효과 이동도는 8.3cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
·산화루테튬: Lu/(Lu+In)=0.003
전계 효과 이동도는 6.9cm2/V·sec, 온-오프 비는 107이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다.
실시예 3
도 4에 나타내는 에치 스토퍼형 박막 트랜지스터를 포토레지스트법으로 제작했다.
열 산화막(30)(SiO2 막) 부착된 도전성 실리콘 기판(10) 상에, 산화인듐-산화이트륨으로 이루어진 타겟[Y/(In+Y)=0.03: 원자비)]을 이용하여 실시예 1과 마찬가지로 스퍼터링법으로 40nm의 반도체막(40)을 성막했다.
다음으로, Si를 타겟으로 하고, 아르곤 7sccm, 산소 3sccm을 흘려 압력 0.5Pa에서 100nm 성막했다. 그 후, 레지스트를 도포하고, 80℃에서 15분간 프리베이킹했다. 그 후, 마스크를 통해 UV광(광 강도: 300mJ/cm2)을 레지스트막에 조사하고, 그 후, 3wt%의 테트라메틸암모늄 하이드로옥사이드(TMAH)에 의해 현상했다. 순수로 세정 후, 레지스트막을 130℃에서 15분 포스트베이킹하여, 채널부(60)가 되는 부분에 패턴을 형성했다. CF4에 의한 드라이 에칭에 의해 에치 스토퍼(70)를 형성했다. 레지스트 박리제에 의해 레지스트를 박리하고, 수세하고, 에어 블로잉에 의해 건조했다.
그 후, 반도체막(40), 에치 스토퍼(70) 및 열 산화막(30) 상에 몰리브덴 금속막을 300nm 성막했다.
몰리브덴 금속막에 레지스트를 도포하고, 80℃에서 15분간 프리베이킹했다. 그 후, 마스크를 통해 UV광(광 강도: 300mJ/cm2)을 레지스트막에 조사하고, 그 후, 3wt%의 테트라메틸암모늄 하이드로옥사이드(TMAH)에 의해 현상했다. 순수로 세정 후, 레지스트막을 130℃에서 15분 포스트베이킹하여 소스 전극(50) 및 드레인 전극(52) 형상의 레지스트 패턴을 형성했다.
레지스트 패턴 부착 기판을 인산·아세트산·질산의 혼합 산으로 처리함으로써 몰리브덴 금속막을 에칭했다. 이 경우, 반도체막(40)은 결정화되어 있지 않아, 인산·아세트산·질산의 혼합 산으로 처리함으로써 몰리브덴 금속막과 동시에 에칭할 수 있다. 또한, 채널부(60)는 에치 스토퍼(70)로 보호되어 있어, 반도체막(40)이 에칭되는 일은 없다.
레지스트를 박리하고, 그 후, 순수로 세정하고 에어 블로잉하여 건조시켰다. 그 후, 열풍 가열로 내에서, 공기 중 300℃에서 30분간 열처리하여 박막 트랜지스터(채널부(60)의 소스·드레인 전극간 간극(L)이 200㎛, 폭(W)이 500㎛)를 제작했다.
한편, 상기 열처리를 몰리브덴 금속막의 에칭 전에 실시하면 반도체막이 결정화된다. 그 때문에, 인산·아세트산·질산의 혼합 산에 의한 처리로 에칭할 수 없다. 그 경우, 몰리브덴 금속막과 동시 에칭하기 위해서는, 염산·질산·물로 이루어지는 왕수나, 염화제2철을 포함하는 염산 수용액, HBr 수용액 등으로 반도체막을 에칭하면 좋다. 강산을 사용하게 되기 때문에, 열처리는 최종 공정에서 행하는 것이 바람직하다.
이 박막 트랜지스터의 전계 효과 이동도는 10.8cm2/V·sec, 온-오프 비는 108이고, 노멀리 오프의 특성을 나타내는 박막 트랜지스터였다. 또한, 출력 특성은 명료한 핀치 오프를 나타냈다. 게이트 전극에 20V 전압을 100분간 인가한 후의 시프트 전압(Vth)은 0.2V였다.
반도체막은 결정질이었다. 또한, 홀 측정에 의해 구한 캐리어 농도는 6×10+16/cm3였다.
실시예 3에서 제작한 박막 트랜지스터의 출력 곡선을 도 5에, 전달 곡선을 도 6에 나타낸다. 도 5는 게이트 전압(Vgs)을 -5V~25V로 변경했을 때의 드레인 전압(Vds)과 동 전류(Ids)의 관계를 나타낸 것이다. 도 6은 게이트 전압(Vgs)과 드레인 전류(Ids)의 관계를 나타낸 것으로, 흰 동그라미로 이루어진 선은 게이트 전압에 대한 드레인 전류를 1/2승한 곡선이고, 검은 동그라미로 이루어진 선은 게이트 전압에 대한 드레인 전류를 나타내는 곡선이다.
도 5 및 도 6에 있어서, 「XE-Y」는 X×10-Y를 의미한다. 예컨대, 5.0E-06은 5.0×10-6이다.
비교예 1
스퍼터링 타겟으로서 산화인듐-산화갈륨-산화아연으로 이루어진 타겟을 사용한 것 외는 실시예 1과 마찬가지로 하여 박막 트랜지스터를 제작했다. 스퍼터링 타겟의 조성(원자비)은 이하와 같다.
In/(In+Ga+Zn)=0.34
Ga/(In+Ga+Zn)=0.33
Zn/(In+Ga+Zn)=0.33
그 결과, 몰리브덴 금속막의 에칭시에 채널부(60) 하부의 반도체막(40)도 에칭되어 소실되어 있었다. 따라서, TFT 특성은 측정할 수 없었다.
비교예 2
스퍼터링 타겟으로서 산화인듐-산화갈륨으로 이루어진 타겟을 사용한 것 외는 실시예 1과 마찬가지로 하여 박막 트랜지스터를 제작했다. 스퍼터링 타겟의 조성(원자비)은 이하와 같다.
In/(In+Ga)=0.7
Ga/(In+Ga)=0.3
그 결과, 몰리브덴 금속막의 에칭시에 채널부(60) 하부의 반도체막(40)도 에칭되어 소실되어 있었다. 따라서, TFT 특성은 측정할 수 없었다.
본 발명의 박막 트랜지스터는 디스플레이용 패널, RFID 태그(tag), X선 디텍터 패널·지문 센서·포토센서 등의 센서 등에 적합하게 사용할 수 있다.
본 발명의 박막 트랜지스터의 제조 방법은 특히 채널 에치형 박막 트랜지스터의 제조 방법에 적합하다.
상기에 본 발명의 실시형태 및/또는 실시예를 몇 가지 상세하게 설명했지만, 당업자는 본 발명의 신규한 교시 및 효과로부터 실질적으로 벗어나는 일 없이 이들 예시인 실시형태 및/또는 실시예에 많은 변경을 가하는 것이 용이하다. 따라서, 이들 많은 변경은 본 발명의 범위에 포함된다.
본 명세서에 기재된 문헌의 내용을 모두 여기에 원용한다.

Claims (7)

  1. 산화인듐을 주성분으로 하고 양(positive) 3가의 금속 산화물을 함유하는 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 양 3가의 금속 산화물이 산화붕소, 산화알루미늄, 산화갈륨, 산화스칸듐, 산화이트륨, 산화란타넘, 산화프라세오디뮴, 산화네오디뮴, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화에르븀, 산화툴륨, 산화이테르븀 및 산화루테튬으로부터 선택되는 1종 또는 2종 이상의 산화물인 박막 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화인듐의 인듐 원소(In)와 상기 양 3가의 금속 산화물의 금속 원소(M)의 합계량에 대한 금속 원소(M)의 비율[M/(M+In): 원자비]이 0.0001~0.1인 박막 트랜지스터.
  4. 산화인듐 및 양 3가의 금속 산화물을 함유하는 반도체막을 성막하는 성막 공정과,
    상기 반도체막을 산화 처리하는 공정 및/또는 상기 반도체막을 결정화하는 공정을 포함하는,
    제 1 항 내지 제 3 항 중 어느 한 항에 기재된 박막 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 반도체막을 산소의 존재 하에 150~450℃에서 0.5~1200분간 열처리하는 박막 트랜지스터의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    채널 에치형 박막 트랜지스터의 제조 방법인 박막 트랜지스터의 제조 방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    에치 스토퍼형 박막 트랜지스터의 제조 방법인 박막 트랜지스터의 제조 방법.
KR1020117006087A 2008-09-17 2009-09-15 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터 KR101540834B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008238353 2008-09-17
JPJP-P-2008-238353 2008-09-17

Publications (2)

Publication Number Publication Date
KR20110059850A true KR20110059850A (ko) 2011-06-07
KR101540834B1 KR101540834B1 (ko) 2015-07-30

Family

ID=42006408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117006087A KR101540834B1 (ko) 2008-09-17 2009-09-15 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터

Country Status (6)

Country Link
US (1) US9269573B2 (ko)
JP (1) JP5631213B2 (ko)
KR (1) KR101540834B1 (ko)
CN (2) CN102160182A (ko)
TW (1) TWI511300B (ko)
WO (1) WO2010032431A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130105165A (ko) * 2012-03-16 2013-09-25 한국전자통신연구원 박막 트랜지스터
WO2018093048A1 (ko) * 2016-11-18 2018-05-24 아주대학교산학협력단 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435970B1 (ko) * 2010-03-26 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하는 방법
US9478185B2 (en) * 2010-05-12 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical display device and display method thereof
JP5689250B2 (ja) * 2010-05-27 2015-03-25 出光興産株式会社 酸化物焼結体、それからなるターゲット及び酸化物半導体薄膜
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9178076B2 (en) 2011-08-11 2015-11-03 Idemitsu Kosan Co., Ltd. Thin-film transistor
JP5301021B2 (ja) * 2011-09-06 2013-09-25 出光興産株式会社 スパッタリングターゲット
US9018629B2 (en) * 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2013258895A (ja) * 2012-05-18 2013-12-26 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
US9741864B2 (en) 2013-05-09 2017-08-22 National Institute For Materials Science Thin-film transistor and method for manufacturing same
DE112014006046T5 (de) * 2013-12-27 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung
JP6252904B2 (ja) * 2014-01-31 2017-12-27 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
JP6261125B2 (ja) * 2014-01-31 2018-01-17 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
CN103913917B (zh) * 2014-03-27 2017-02-22 上海天马微电子有限公司 一种tft阵列基板及显示面板
JP6097458B1 (ja) * 2015-07-30 2017-03-15 出光興産株式会社 結晶質酸化物半導体薄膜、結晶質酸化物半導体薄膜の製造方法及び薄膜トランジスタ
JP7082947B2 (ja) 2017-02-01 2022-06-09 出光興産株式会社 非晶質酸化物半導体膜、酸化物焼結体、薄膜トランジスタ、スパッタリングターゲット、電子機器及び非晶質酸化物半導体膜の製造方法
CN107903712A (zh) * 2017-11-17 2018-04-13 福州大学 一种喷墨打印技术中的半导体金属氧化物墨水及使用方法
KR102415439B1 (ko) 2018-08-01 2022-06-30 이데미쓰 고산 가부시키가이샤 결정 구조 화합물, 산화물 소결체, 스퍼터링 타깃, 결정질 산화물 박막, 아모르퍼스 산화물 박막, 박막 트랜지스터, 및 전자 기기
US20220199784A1 (en) * 2019-03-28 2022-06-23 Idemitsu Kosan Co., Ltd. Crystalline oxide thin film, multilayer body and thin film transistor
CN113078042B (zh) * 2021-03-22 2022-04-26 青岛科技大学 一种薄膜晶体管制备方法
CN114230314B (zh) * 2021-12-15 2023-04-04 先导薄膜材料（广东）有限公司 一种氧化铟镱钇粉体及其制备方法与应用
CN114163216A (zh) * 2021-12-15 2022-03-11 先导薄膜材料（广东）有限公司 一种氧化铟钛镱粉体及其制备方法与应用

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4604440B2 (ja) * 2002-02-22 2011-01-05 日本電気株式会社 チャネルエッチ型薄膜トランジスタ
JP4164563B2 (ja) 2002-09-24 2008-10-15 独立行政法人科学技術振興機構 酸化物半導体ｐｎ接合デバイス及びその製造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
JP4805648B2 (ja) * 2005-10-19 2011-11-02 出光興産株式会社 半導体薄膜及びその製造方法
US20090090914A1 (en) 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
JP2007157916A (ja) * 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
KR20080108223A (ko) * 2006-01-31 2008-12-12 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판, 반사형 ｔｆｔ 기판 및 이들의 제조 방법
JP2007305975A (ja) * 2006-04-13 2007-11-22 National Institute Of Advanced Industrial & Technology Ｉｉｉ族酸化物半導体を含む半導体素子
US8038911B2 (en) * 2006-08-10 2011-10-18 Idemitsu Kosan Co., Ltd. Lanthanoid-containing oxide target
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130105165A (ko) * 2012-03-16 2013-09-25 한국전자통신연구원 박막 트랜지스터
WO2018093048A1 (ko) * 2016-11-18 2018-05-24 아주대학교산학협력단 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터

Also Published As

Publication number Publication date
US20100065835A1 (en) 2010-03-18
WO2010032431A1 (ja) 2010-03-25
KR101540834B1 (ko) 2015-07-30
JP5631213B2 (ja) 2014-11-26
US9269573B2 (en) 2016-02-23
TW201025613A (en) 2010-07-01
CN102916052A (zh) 2013-02-06
JPWO2010032431A1 (ja) 2012-02-02
CN102916052B (zh) 2015-11-11
TWI511300B (zh) 2015-12-01
CN102160182A (zh) 2011-08-17

Similar Documents

Publication Publication Date Title
KR101540834B1 (ko) 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터
US8445903B2 (en) Thin film transistor having a crystalline semiconductor film including indium oxide which contains a hydrogen element and method for manufacturing same
JP5466940B2 (ja) 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
US8748879B2 (en) Semiconductor device, thin film transistor and a method for producing the same
TWI467761B (zh) Field effect transistor, semiconductor device and manufacturing method thereof
KR101102315B1 (ko) 알칼리성의 에칭액에 의한 아모포스 반도체 산화물의 에칭
US8932903B2 (en) Method for forming wiring, semiconductor device, and method for manufacturing semiconductor device
WO2010079581A1 (ja) 薄膜トランジスタ及びその製造方法
JP2010040552A (ja) 薄膜トランジスタ及びその製造方法
TWI482275B (zh) Thin film transistor having a high purity crystalline indium oxide semiconductor film, and a method for manufacturing the same
JP2011108882A (ja) 酸化物半導体を用いた薄膜トランジスタおよびその製造方法
US9917205B2 (en) Oxide semiconductor thin film, thin film transistor, manufacturing method and device
CN107527946A (zh) 氧化物半导体薄膜、氧化物薄膜晶体管及其制备方法
JP2010123836A (ja) Ｉｎ−Ｓｎ−Ｌｎ系半導体膜を有する薄膜トランジスタ
CN105845695B (zh) 薄膜晶体管阵列面板
TW202111775A (zh) 薄膜電晶體及其製造方法
JP2014222690A (ja) 半導体装置

Legal Events

Date Code Title Description
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 4