KR101102315B1 - 알칼리성의 에칭액에 의한 아모포스 반도체 산화물의 에칭 - Google Patents

알칼리성의 에칭액에 의한 아모포스 반도체 산화물의 에칭 Download PDF

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Abstract

갈륨 및 아연 중의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막에 대하여 선택 에칭을 행하는 에칭방법이 제공된다. 이 에칭방법에 있어서는, 알칼리성의 에칭액에 의해 상기 선택 에칭을 행한다. 알칼리성의 에칭액은 특히 특정의 농도 범위 내의 암모니아를 함유하고 있다.
알칼리성, 액칭액, 칼륨, 아연, 인듐, 선택에칭

Description

알칼리성의 에칭액에 의한 아모포스 반도체 산화물의 에칭{ETCHING AMORPHOUS SEMICONDUCTOR OXIDES WITH ALKALINE ETCHANT SOLUTION}
본 발명은, 반도체소자, 집적회로, 전극 등의 미세 전자부품 등의 제작에 사용되는 에칭방법, 패턴형성방법, 박막 트랜지스터의 제조방법 및 에칭액(에천트)에 관한 것이다.
최근, 전자기기의 소형화, 경량화 및 저소비 전력화가 진행하는 중에, 디스플레이의 분야에 있어서는, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 산화물(IGZO)로 구성된 반도체가 주목받고 있다. IGZO의 아모포스 산화물 반도체막은, 저온에서 수지 필름 위에 형성되는 것이 가능하기 때문에, 장래 경량의 휴대 전자제품 등에의 응용이 검토되고 있다.
지금까지, In, Ga, 및 Zn을 포함한 아모포스 산화물로 형성된 막의 패터닝은 리프트 오프(lift-off)법으로 행해졌다(K. Nomura et. al., Nature, Vol.432, 25, Nov. 2004, pp.488-492). 그렇지만, 리프트 오프법에 있어서는, 포토레지스트는 내열성이 작기 때문에, 고온처리공정을 수행하는 경우에는, 해당 포토레지스트가 녹아서 변형해 버린다. 또한, 포토레지스트를 제거하는 공정에 있어서, 피증착막의 패턴단이 말려 올라갈 수도 있다.
일본국 공개특허공보 특개2005-258115호에는, 인듐과 아연을 포함한 산화물(IZO)을, 옥살산이나, 인산, 아세트산, 및 질산의 혼합산이나, 세륨(IV) 질산 암모늄 수용액으로 에칭할 수 있는 것이 기재되어 있다.
그렇지만, 상기와 같은 산계의 에칭액은, Ga 및 Zn의 적어도 하나와, In을 포함한 산화물(즉, IGZO, IZO, 또는 IGO)로 구성된 아모포스 산화물 반도체를 에칭할 때에, 같은 에칭 속도로 모든 공존하는 별도의 막도 에칭한다.
본 발명은, 상기 과제를 해결하는 것을 목적으로 이루어진 광범위한 연구의 결과로서 달성되었고, 갈륨 및 아연의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 에칭하는 에칭방법을 지향하며, 이 에칭방법은 알칼리성의 에칭액에 의해 상기 아모포스 산화물 반도체막의 선택 에칭을 행하는 것을 특징으로 한다.
또한, 본 발명은, 아모포스 산화물 반도체의 패턴을 형성하는 패턴형성방법을 지향하며, 이 패턴형성방법은 갈륨 및 아연의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 형성하는 공정과, 알칼리성의 에칭액에 의해 상기 아모포스 산화물 반도체막의 선택 에칭을 행하는 공정을 포함한 것을 특징으로 한다.
또한, 본 발명은, 소스 및 드레인 전극과 게이트 전극과 게이트 절연층과 반도체층을 형성하는 공정을 포함한 박막 트랜지스터의 제조방법을 지향하며, 상기 반도체층을 형성하는 공정은, 갈륨 및 아연의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 형성하는 공정과, 알칼리성의 에칭액에 의해 상기 아모포스 산화물 반도체막의 선택 에칭을 행하는 공정을 포함한 것을 특징으로 한다.
또한, 본 발명은, 갈륨 및 아연의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 에칭하는 에칭액을 지향하며, 상기 에칭액은 4.6중량％이상 28중량％이하의 범위 내에서 선택되는 농도의 암모니아를 포함한 것을 특징으로 한다.
본 발명에 의하면, IGZO, IZO, 및 IGO로부터 선택된 아모포스 산화물 반도체막은 다른 막(들)과 기판 표면에 대하여 높은 에칭의 선택성으로 에칭될 수 있다.
이러한 에칭방법을 이용한 패턴형성방법과 박막 트랜지스터의 제조 방법을 사용하면, 소자 특성의 불균일을 억제하여, 소자특성의 안정성 및 균일성을 향상시킬 수 있다.
본 발명의 그 외의 특징들은 첨부도면을 참조하면서 이하의 예시적인 실시 예의 설명으로부터 밝혀질 것이다.
도 1은 본 발명의 프로세스에 따라 제조되는 TFT(thin film transistor)의 구조를 나타내는 개략 단면도다.
도 2는 본 발명의 프로세스에 따라 제조되는 TFT의 구조를 나타내는 개략 단면도다.
도 3a, 3b, 3c, 3d, 3e, 3f, 3g, 3h, 3i, 3j, 및 3k는 본 발명의 프로세스에 따라 TFT를 제조하는 방법의 흐름을 나타내는 개략도다.
도 4a, 4b, 4c, 및 4d는 본 발명의 프로세스에 따라 TFT를 제조하는 방법의 흐름을 개략적으로 나타낸다.
도 5는 본 발명의 방법에 있어서의 실시 예 1에 따른 암모니아를 포함한 에칭액을 설명하기 위해서, 인듐 산화막의 에칭 속도의 암모니아 농도 의존성을 도시한 그래프이다.
도 6은 본 발명의 방법에 있어서의 실시 예 1에 따른 암모니아를 포함한 에칭액을 설명하기 위해서, 인듐 산화막 대 ITO의 에칭 선택비의 암모니아 농도 의존성을 도시한 도면이다.
도 7a 및 7b는 본 발명의 방법에 있어서의 실시 예 2에 따른 에칭방법을 설명하기 위한, 에칭 전의 TFT의 개략 단면도와 에칭 후의 FTF의 개략 단면도다.
본 발명에 사용할 수 있는 아모포스 산화물 반도체막은, Ga, Zn, 및 In의 적어도 하나를 포함한다.
이하의 설명에서는, 기술을 간결하게 하기 위해서, In, Ga, 및 Zn을 포함한 산화물(In-Ga-Zn-0)은 이후에 IGZO이라고 칭한다. 마찬가지로, In 및 Zn을 포함한 산화물(In-Zn-0)은 IZO라고 칭하고, In 및 Ga를 포함한 산화물(In-Ga-0)은 IGO라고 칭한다.
본 발명에 사용되는 아모포스 산화물 반도체막은, Sn, Al, Sb, Cd, Ge, P, As, N, 및 Mg으로부터 선택되는 불순물의 적어도 일종이 IZO, IGZO, 및 IGO에 첨가되는 것이어도 된다. 그렇지만, 이 경우, 불순물이 반도체막의 특성에 악영향을 주는 경우가 있어서, 허용되는 상기 불순물의 함유량은 10원자％이하다.
본 발명에 있어서는, Ga 및 Zn의 적어도 하나와 In 및 산소(0)의 합계는 90원자％이상이 바람직하고, 더 바람직하게는 95원자％이상이며, 가장 바람직하게는 99원자％이상이다.
본 발명에 사용되는 IGZO에 있어서의 Ga 원자와 Zn 원자는, 적어도 5원자％이상 포함되는 것이 바람직하고, 10원자％이상 포함되는 것이 보다 바람직하다.
본 발명에 사용되는 IZO에 있어서의 Zn 원자는, 적어도 5원자％이상 포함되는 것이 바람직하고, 10원자％이상 포함되는 것이 보다 바람직하다.
본 발명에 사용되는 IGO에 있어서의 Ga 원자는, 적어도 2원자％이상 포함되는 것이 바람직하고, 5원자％이상 포함되는 것이 보다 바람직하다.
본 발명에 사용되는 아모포스 산화물 반도체막의 재료로서는, 1018/cm3미만의 전자 캐리어 농도를 갖는 아모포스 산화물 반도체인 것이 바람직하다. 또한, 본 발명에 있어서, 해당 아모포스 산화물은, 아모포스 산화막 중에 IGZO, IZO, 또는 IGO의 미세결정영역을 포함한 것이라도 된다. 구체적으로는, 상기 아모포스 산화막은 In-Ga-Zn-0으로 구성되고, 가령 결정이라고 하면, 그 조성을 InGaO3 (ZnO)m(m은 6미만의 자연수)로 나타낸다.
상기 아모포스 산화물 반도체막은, 해당 아모포스 산화물 반도체막과 다른 조성비를 갖는 층 또는 기판 위에 형성될 수 있다. 특히, 아모포스 산화물 반도체막과 다른 조성비를 갖는 층으로서 산화물층 위에 형성되는 경우에도, 높은 에칭 선택성을 달성할 수 있다. 또, 본 발명은, 서로 다른 조성비를 갖는 인듐을 포함한 산화물이 공존하는 디바이스를 제조할 때에, 에칭을 정밀하게 제어할 수 있다. 구체적으로는, IZO/ITO(인듐-주석 산화물), IGZO/ITO, 및 IGO/ITO 등의 2층 구조에 대하여, 양호한 선택 에칭을 할 수 있다.
본 발명에 사용되는 알칼리성의 에칭액은, 바람직하게는, 암모니아를 포함한다.
본 발명에 있어서 에칭액에 암모니아를 함유시킬 경우의 암모니아 농도는 4.6중량％로부터 28중량％의 범위가 바람직하다.
암모니아의 농도를 상기 본 발명의 농도범위 내에서 조정하는 경우에, IGZO 대 ITO, IZO 대 ITO, 및 IGO 대 ITO의 에칭 선택비는 각각 860 내지 3500, 960 내지 2200, 및 580 내지 1500이다.
한층 더, IGZO 대 IGO의 선택비로서, 약 3.1 내지 3.8의 값을 달성하기 위해서는, 암모니아 농도를 6중량％이상 10중량％이하의 범위 내에서 조정하는 것이 바람직하다.
본 발명의 에칭액을 사용했을 경우, 인듐 산화물의 에칭 속도는, IGZO, IZO, IGO, 및 ITO의 순으로 감소한다. IGZO, IZO, 및 IGO의 ITO에 대한 에칭 선택비는 모두 2자리수 이상이다.
본 발명은, 상기 IZO, IGZO, 및 IGO 등의 인듐 산화물 반도체막을, 반도체 활성층으로서 사용하여, 반도체소자를 제조할 경우에는, 생산 수율을 향상시킬 수 있다. 본 발명은 특히 대면적 기판 위에 반도체소자를 제조할 경우에 유효하다.
본 발명의 에칭 공정에 있어서는, 네가티브 레지스트나 포지티브 레지스트의 어느 한 쪽을 사용해도 된다. 포지티브 레지스트를 에칭 마스크로서 사용할 경우, 암모니아를 포함한 에칭액은 해당 포지티브 레지스트를 박리할 우려가 있어서, 장시간의 침지(浸漬) 에칭은 바람직하지 못하다. 따라서, 암모니아의 농도가 28중량％과 같이 높은 용액을 사용할 경우에는, 에칭 시간은 30분 이하가 바람직하고, 15분 이하가 보다 바람직하다.
이와 같이, 에칭 속도도 고려하여, 포지티브 레지스트를 에칭 마스크로서 사용하는 경우, 바람직한 에칭 두께의 상한은, IGZO의 경우 150nm, IZO의 경우 100nm, IGO의 경우 65nm이다.
레지스트의 박리 문제를 회피하기 위해서, 에칭 마스크의 재료로서는, 알칼리액에 내성이 강한 네가티브 레지스트, 예를 들면 감광성 폴리이미드를 사용하는 것도 바람직하다.
본 발명의 에칭 공정에 있어서의 에칭액의 온도는, 실온(약 20℃)일 수 있다. IZO, IGZO, IGO 등의 아모포스 산화물 반도체막의 전도도는 온도에 따라서 크게 변화되기 때문에, 에칭 중에 가능한 한 온도를 변동시키지 않는 것이 바람직하다. 또한, 에칭액의 온도가 높으면, 상기 암모니아 및 수분이 증발해서 농도의 변동이 발생하기 때문에, 에칭 프로세스 온도는 120℃ 이하로 하는 것이 바람직하다. 한층 더, 에칭 프로세스 온도를 100℃ 이하로 하는 것이 보다 바람직하다.
플라스틱 기판 위에 형성된 아모포스 산화막을 선택적으로 에칭할 경우, 바람직한 암모니아 농도는, 4.6중량％이상 10.5중량％이하다. 이러한 농도범위 내에서 암모니아 농도를 조정할 경우에, 일정한 시간(적어도 15분 이상) 플라스틱 기판 이 (용해 또는 팽창 등) 현저하게 열화하거나 또는 분해하는 것을 억제할 수 있다.
상기 암모니아를 포함한 알칼리성 에칭액은, 게이트 절연막(게이트 절연층이라고도 한다)에 사용되는 질화 실리콘(SiN)을 에칭하는 일은 거의 없다. 또, 산화 실리콘(SiO), 질화산화 실리콘(SiON), 산화하프늄(HfO), 산화하프늄 알루미늄(HfAlO), 질화산화 하프늄 실리콘(HfSiON), 산화이트륨(YO) 등의 유전체 재료도 실질적으로 에칭하지 않는다. 따라서, 이들의 재료를 게이트 절연막에 채용한 박막 트랜지스터(TFT)를 제조할 때에, 본 발명의 에칭 공정을 채용하는 것이 바람직하다.
또한, 본 발명에 있어서는, IGZO, IGO, IZO 등의 아모포스 산화물 반도체막의 에칭액으로서, 수산화 나트륨, 수산화 칼륨, 수산화 칼슘 등의 알칼리성의 물질을 함유한 알칼리성 에칭액을 사용할 수도 있다.
이하, 본 발명의 에칭 공정이 채용될 수 있는 박막 트랜지스터의 구성에 관하여 설명한다.
도 1은 톱 게이트형 박막 트랜지스터의 개략 단면도다. 도 1에 나타나 있는 바와 같이, 참조번호 4는, 유리, 석영유리 또는 표면에 절연층을 형성한 실리콘 등으로 형성된 기판을 나타낸다. 참조번호 5 및 6은 각각, ITO 등의 산화물 반도체나 알루미늄 등의 금속으로 이루어지는 드레인 전극 및 소스 전극을 나타낸다. 참조번호 7은 IGZO, IGO, IZO 등의 아모포스 산화물로 형성된 반도체막인 반도체층(활성층 또는 채널층이라고 불린다)을 나타낸다. 참조번호 8은 전술한 유전체 재료로 이루어진 게이트 절연막을 나타낸다. 참조번호 9는 ITO 등의 산화물 반도체나 알루미 늄 등의 금속으로 형성된 게이트 전극을 나타낸다. 참조문자 L은 채널길이다. 본 발명의 에칭 공정은, 반도체층(7)을 에칭할 때에 바람직하게 사용될 수 있다.
도 2는 보텀 게이트형 박막 트랜지스터의 개략 단면도다. 도 1과 같은 부위에는, 동일한 부호를 부착하고 있다. 본 발명의 에칭 공정은, 반도체층(7)을 에칭할 때에 바람직하게 사용될 수 있다.
박막 트랜지스터
제조 방법 1
이하, 도 3a 내지 3k를 참조하여 톱 게이트형 TFT의 제조방법에 관하여 설명한다.
도 3a에 나타나 있는 바와 같이, 기판(4)으로서, 예를 들면 500㎛ 두께의 글래스 시트(CORNING 1737; 글래스 전이온도:640℃)을 사용한다. 그리고, 기판 표면에, 예를 들면, 층 두께 250nm의 다결정 ITO막을 반응성 스퍼터링법으로 형성한다. 다음에, 드라이 에칭으로 형성된 막을 패터닝해서 ITO으로 형성되는 드레인 전극(5) 및 소스 전극(6)을 형성한다.
도 3b에 나타나 있는 바와 같이, 드레인 전극(5) 및 소스 전극(6) 위에, 반도체층(7)을 구성하는 층 두께 50nm의 IGZO막을 반응 스퍼터링법으로 형성한다. 상기 IGZO막으로서는, 전자 캐리어 농도가 1018/cm3미만인 것을 사용하는 것이 바람직하다.
도 3c 내지 도 3g는, 드레인 전극(5) 및 소스 전극(6)의 배선용의 콘택 영역 을 노출하기 위한 공정을 나타내는 도면이다. 도 3c에 나타나 있는 바와 같이, 레지스트 패턴(3)을 에칭 마스크로서 형성한다. 그리고나서, 도 3d 및 도 3e에 나타나 있는 바와 같이, 알칼리성의 에칭액에 의해, IGZO막을 에칭해서 반도체층(7)을 형성한다. 이렇게 해서, 드레인 전극(5) 및 소스 전극(6)의 콘택 영역이 노출하게 된다. 이 경우에, 실온에서 농도 10.5중량％의 암모니아 수용액을 사용할 경우, IGZO 대 ITO의 에칭 선택비는 약 3,000이다. 다시 말해, IGZO의 에칭 속도가 충분히 크고, ITO의 에칭 속도가 충분히 작다. 이 때문에, IGZO는 선택적으로 에칭에 의해 제거되고, ITO은 대부분 에칭되지 않는다.
도 3e에 나타나 있는 바와 같이, 반도체층(7)을 형성한 후에, 아세톤과 같은 레지스트 박리 매체로 레지스트층(3)을 제거한다.
도 3f에 나타나 있는 바와 같이, 기판(4)의 상측의 가장 바깥의 표면에 반응성 스퍼터링법으로 게이트 절연막(8)으로서, 예를 들면 층 두께 100nm의 실리콘 질화(SiN)막을 형성한다.
실리콘 질화막 대신에, 게이트 절연막(8)을 형성하기 위해서, 전술한 유전체재료를 사용하는 것도 가능하다.
다음에, 도 3g에 나타나 있는 바와 같이, 포토리소그래픽법과 RIE(Reactive ion etchlng)법으로 게이트 절연막(8)의 패턴을 형성한다. RIE법에 의해 실리콘 질화막을 드라이 에칭할 때는, 탄소계 가스(예를 들면, CF4)를 사용하는 것으로, ITO의 드레인 전극(5) 및 소스 전극(6)에 손상을 주는 것을 억제할 수 있다. 이것은 이하의 이유에 의한 것으로 생각된다. 다시 말해, 플라즈마 중의 반응에 의해 불화 탄소계 가스로부터 생성된 이온 및 래디컬(Radical)은 인듐 산화물을 에칭하기 어렵다. 이것은 인듐과 불소의 반응 생성물, InF3이 약 1,200℃의 비등점을 갖고, 휘발성이 낮으며, 증기압이 낮아서, 실온에서 기판표면으로부터 탈리하기 어려워서, 에칭이 진행하기 어렵기 때문이다.
게이트 절연막(8)이 반도체층(7)을 덮을 이유는, 게이트 전극(9)과 반도체층(7)이 서로 접촉하는 것을 방지하기 위해서다. 이 반도체층(7)이 노출해서 게이트층(9)과 접촉하면, 도 3j에 나타낸 공정에 있어서 드레인 전극(5) 및 소스 전극(6)에 대한 게이트 전극(9)의 에칭 선택비를 크게 설정할 필요가 있다. 한층 더, 반도체층(7)에 대한 게이트 전극의 에칭 선택비도 크게 설정할 필요가 있다. 따라서, 에칭 조건의 조정이 곤란해진다.
도 3h에 나타나 있는 바와 같이, 기판(4)의 최상측의 표면에, 반응 스퍼터링법으로 게이트 전극(9)을 구성하는 층 두께 90nm의 저저항의 IZO막을 형성한다.
도 3i에 나타나 있는 바와 같이, IZO막 위에, 포토리소그래픽법으로 레지스트 패턴(10)을 형성한다. 이 경우, 레지스트의 재료로서는 네가티브 레지스트가 바람직하다.
도 3j에 나타나 있는 바와 같이, 암모니아를 포함한 에칭액을 사용하여 IZO 막을 에칭해서 게이트 전극(9)을 형성한다. 예를 들면, 실온에서 농도 10.5중량％의 암모니아 수용액을 사용할 경우, IZO 대 ITO의 에칭 선택비는 약 800이 된다. 다시 말해, 상기 암모니아를 포함한 에칭액을 사용하여 게이트 전극(9)을 구성하는 IZO막을 선택적으로 에칭할 수 있다.
상기 암모니아를 포함한 에칭액은 게이트 절연막층(8)을 실질적으로 에칭하는 일은 없다.
도 3k에 나타나 있는 바와 같이, 오존과 같은 레지스트 박리 매체를 사용하는 애싱(ashing)으로 레지스트 패턴층(10)을 제거한다. 이렇게 해서, 게이트 전극, 소스 전극 및 드레인 전극의 3개의 전극과 반도체로서의 인듐을 포함한 산화물로 구성되는 TFT를 제조할 수 있다.
박막 트랜지스터
제조 방법 2
이하 도 4a 내지 4d를 참조하여 보텀 게이트형 TFT의 제조 방법에 관하여 설명한다.
우선, 기판(4)으로서 500㎛ 두께의 글래스 시트를 사용하여, 기판(4) 표면에 층 두께 250nm의 ITO층을 반응성 스퍼터링법에 의해 형성한다.
다음에, 포토리소그래픽법으로 게이트 전극층(9)을 구성하는 ITO층의 표면에, 레지스트를 에칭 마스크로서 패터닝한다. 다음에, ITO층을 왕수(王水)계의 에칭액으로 에칭하고, 그 후에 레지스트를 제거한다. 다음에, 반응성 스퍼터링법에 의해, 게이트 절연막(8)을 구성하는 층 두께 100nm의 질화 실리콘막을 형성하고, 그 다음에 포토리소그래픽법과 드라이 에칭법으로 패터닝한다.
도 4a는, 질화 실리콘으로 이루어진 게이트 절연막(8)의 드라이 에칭 후에, 레지스트를 제거한 상태의 구조체를 나타내는 모식적인 단면도다. 질화 실리콘막 대신에, 게이트 절연막(8)을 이하의 재료를 사용하여 형성하는 것이 가능하다. 예를 들면, 산화 실리콘(SiO), 질화산화 실리콘(SiON), 산화 하프늄(HfO), 산화 하프늄 알루미늄(HfAlO), 질화산화 하프늄 실리콘(HfSiON), 산화 이트륨(YO) 등이다.
게이트 전극(9)에 전압을 인가하기 위해서, 콘택 패드를 구성하는 게이트 전극(9)의 상부를, 모두 게이트 절연막(8)으로 덮지 않고 콘택 패드를 구성하는 게이트 전극(9)의 일부를 노출한다. 게이트 전극(9)의 콘택 패드는, 도 4a의 지면에 수직한 방향에 있지만, 도 4a에는 도시되어 있지 않다.
다음에, 그 층 위에는, 활성층 또는 채널층이라고 불리는 반도체층(7)을 구성하는 층 두께 60nm의 IGO막을 반응성 스퍼터링법에 의해 형성한다. 다음에, IGO층의 표면에, 포토리소그래픽법으로 레지스트층(3)을 에칭 마스크로서 형성한다.
다음에, 도 4b에 나타나 있는 바와 같이, 전술한 암모니아를 포함한 알칼리성 에칭액을 사용하여, IGO층을 에칭해서 반도체층(7)을 형성한다.
후술하는 실시 예 1에 나타나 있는 바와 같이, 실온에서 암모니아 농도가 10.5중량％인 암모니아 수용액을 사용할 경우, IGO의 ITO에 대한 에칭의 선택비는 약 930이다. 다시 말해, 상기 암모니아를 포함한 에칭액을 사용함으로써, ITO으로 이루어진 게이트 전극(9)의 일부의 콘택 패드가 노출하고 있어도 IGO층을 선택적으로 에칭할 수 있다.
이 공정으로, 에칭 선택성이 없는 에칭액을 사용하면, 에칭액이 게이트 전극(9)과 게이트 절연막(8)과의 계면에 스며들어, TFT의 채널 폭이 설계값보다 좁아 진다. 이에 따라 TFT의 온 상태 전류가 저하한다. 또한, TFT마다의 특성을 제어하기 어려워서 TFT가 양산에 적합하지 않게 된다.
다음에, 레지스트(3)를 제거하고, 반응성 스퍼터링법으로 드레인 전극 및 소스 전극을 구성하는 층 두께 100nm의 저저항의 IGZO막을 형성한다. 이 저저항의 IGZO막은 스퍼터링법에 의해 형성될 수 있고, 상기 IGO로 이루어진 반도체층(7)보다 저항이 낮다.
다음에, IGZO막의 표면에, 포토리소그래픽법으로 레지스트층(10)을 에칭 마스크로서 패터닝한다. 다음에, 도 4c에 나타나 있는 바와 같이, 후술하는 암모니아를 포함한 알칼리성의 에칭액을 사용하여 IGZO막을 에칭해서, 드레인 전극(5) 및 소스 전극(6)을 형성한다. 이 경우에는, ITO로 이루어진 게이트 전극층(9)의 콘택 패드는 IGZO막과 밀접하므로, IGZO 대 ITO의 선택적 에칭도 필요하게 된다. 이 경우, 후술하는 실시 예 1에 나타나 있는 바와 같이, 실온에서 6.4중량％의 농도로 조정된 암모니아 수용액을 사용해서 에칭을 행한다. 이 경우의 IGZO의 ITO에 대한 에칭의 선택비는 약 2,500이며, IGZO의 IGO에 대한 에칭의 선택비는 약 3.8이다.
즉, IGZO로 이루어진 드레인 전극층(5) 및 소스 전극층(6)을, IGO로 이루어진 반도체층(7) 및 ITO로 이루어진 게이트 전극층(9)을 실질적으로 에칭하지 않고, 선택적으로 에칭할 수 있다.
IGZO 대 IGO의 에칭 선택비는 3.8이기 때문에, 상기 드레인 전극층(5) 및 소스 전극층(6)을 에칭으로 형성하는 공정에 있어서 에칭 시간을 정밀하게 제어하는 것이 바람직하다.
최종적으로, 도 4d에 나타나 있는 바와 같이, 아세톤 등의 레지스트 박리 매체로 레지스트층(10)을 제거한다.
이렇게 해서, 모든 전극과 활성층이 인듐을 포함한 산화물로 구성되는 박막 트랜지스터를 제조할 수 있다.
실시 예
실시 예 1
(에칭 속도 측정)
실시 예 1에 있어서, 본 발명의 IZO, IGZO, IGO, 및 ITO를 포함한 아모포스 산화막의 에칭방법의 구체적인 실시 예를 설명한다. 또한, 이하의 실시 예는 본 발명의 범위 내의 바람직한 조건 하에서 설명하고 있다.
우선, 실험용 시료를 이하에 설명하는 것과 같은 순서에 따라 제작했다.
IGZO막, IZO막, 및 IGO막의 에칭 속도를 조사하기 위해서, 두께 100nm의 산화막을 형성한 Si 기판(두께 525㎛)을 기판 부재로서 사용했다. 해당 산화막은, 에칭 스토퍼로서 기능한다. 구체적으로는, 사용할 Si 기판을 3개 준비했다. 그리고, 표 1에 나타나 있는 바와 같은 조건 하에서, 각 Si 기판 위에, 비특허문헌: Applied Physics Letters, 11 Sep. 2006, Vol.89, No.11, pp.112123-1 to 112123-3에 기재되어 있는 것과 같은 반응성 스퍼터링에 의해 IGZO막, IZO막, 및 IGO막의 어느 하나로 이루어진 산화물 반도체막을 형성했다. 형성한 IGZO, IZO, 및 IGO 박막에 대해서 입사 X선 회절(입사각: 0.5도) 분석을 행하여, 명료한 회절 피크가 검출되지 않았다는 것을 알아냈다. 이 결과로부터, 형성한 상기IGZO, IZO, 및 IGO 박 막은 아모포스인 것을 확인했다.
ITO의 에칭 속도를 조사하기 위해서, 글래스 기판 위에 층 두께 29nm의 다결정 ITO막을 형성했다. 이 ITO의 시료에 있어서, 글래스 기판이 에칭 스토퍼로서 기능한다.
표 1
인듐 산화물막 형성 조건
재료 IGZO IZO IGO
O2 분압 3.40% 0.97% 0.97%
막형성 압력(Pa) 0.5 0.4 0.4
층 두께 563nm 393nm 325nm
다음에, 에칭 영역과 비에칭 영역의 각각에 대해서 에칭의 상태를 정밀하게 관찰하기 위해서, 각 박막의 일부의 표면에 마스크재를 패터닝했다. 구체적으로는, 각 IGZO, IZO, IGO 및 ITO 박막 위에 공지의 포토리소그래픽법에 의해 라인 폭이 100㎛이고 인접한 라인들 사이에 삽입된 스페이스 폭이 100㎛인 레지스트 패턴을 형성했다. 레지스트로서는 Clariant AG로부터 이용가능한 포지티브 레지스트 AZ1500(20cp)을 사용했다.
다음에, 암모니아액(암모니아 농도:28.0중량％）에 DI수(deionized water)를 첨가하여 농도가 다른 암모니아수 에칭액을 조정했다. 농도가 조정된 에칭액에 상기 시료를 침지하여, 시료 위에 레지스트 패턴으로부터 노출되어 있는 각 IGZO, IZO, IGO 및 ITO 박막을 습식 에칭했다.
에칭 완료 후에, 각 시료의 레지스트를 아세톤으로 박리하고, 인듐 산화막의 패턴을 관찰했다. 에칭에 의해 생긴 높이차(단차)는 (Tencor사에 의해 제조된) 단 차계(Alpha Step) 및 Ellipsometer로 측정하여, 에칭 속도를 정확하게 산출했다.
그 결과를 도 5에 나타낸다. 도 5는, 실온(약 20℃)에 있어서의 IZO, IGZO, IGO 및 ITO의 에칭 속도의 암모니아 농도 의존성을 나타내는 그래프이다. 도 5에 있어서, 종축은 에칭 속도(nm/min.)를 나타내고, 횡축은 암모니아 농도(중량％）를 나타낸다.
도 6은 도 5의 데이터로부터 환산된, IZO, IGZO 및 IGO의 ITO에 대한 에칭 선택비의 암모니아 농도 의존성을 나타내는 그래프이다. 도 6에 있어서, 종축은 ITO에 대한 에칭 선택비를 나타내고, 횡축은 암모니아 농도(중량％)를 나타낸다.
도 5로부터 분명한 바와 같이, 암모니아 농도가 4.6중량％이상 28.0중량％이하(희석용의 순수한 물과 암모니아 원액의 용적비는 0.0 내지 3.0의 범위 내에 있다)일 때, 에칭 속도가 높다는 것을 안다. 좀더 구체적으로, 갈륨 및 아연의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막의 에칭 속도가, ITO보다 분명히 높다.
도 6으로부터 알 수 있듯이, 이 암모니아의 농도 범위 내에서의 IGZO, IZO 및 IGO의 ITO에 대한 에칭 선택비는, 각각, 860 내지 3,500, 960 내지 2,200, 및 580 내지 1500이다.
또한, 암모니아 농도가 4.6중량％미만 3.6중량％이상인 범위에서는, IGZO, IZO, 및 IGO의 에칭 속도 및 ITO에 대한 에칭 선택비가 약 1/50로 급감했다. 다시 말해, 암모니아 농도가 4.6중량％미만일 때는, ITO에 대한 에칭 선택성을 실질적으로 잃게 되고, 에칭 속도도 감소한다.
이상의 결과로부터, 암모니아를 포함한 에칭액의 암모니아 농도는 4.6중량％이상 28중량％이하의 범위인 것이 바람직하다.
상기 농도범위 내의 암모니아를 포함한 에칭액을 사용함으로써, 인듐 산화물의 에칭 속도가, IGZO, IZO, IGO, ITO의 순이 되는 조건 하에 에칭을 행할 수도 있다. 특히, IGZO, IZO 및 IGO의 ITO에 대한 에칭 선택비는 모두 2자리수 이상으로 제어될 수 있다. 그렇지만, 3개의 IGZO, IZO, 및 IGO 간의 상대 에칭 선택비는 크지 않기 때문에, 상기의 농도 범위 내에서 에칭을 행할 때는, 에칭 시간이나, 에칭 대상물의 층 두께 등을 조정할 필요가 있다. 예를 들면, IZO 대 IGO의 에칭 선택비는 0.85 내지 1.65이다.
IGZO 대 IGO의 에칭 선택비(약 3.1 내지 3.8)를 유지해야 하는 경우에는, 암모니아 농도를 약 6.4％이상 10.5％이하의 범위 내로 조정하는 것이 바람직하다.
실시 예 2
(선택적 에칭방법)
도 7a 및 7b는 본 발명의 실시 예 2에 따른 선택적 에칭방법을 설명하기 위한 모식적인 단면도다. 도 7a 및 7b에 있어서, 참조번호 1은 에칭 속도가 상대적으로 느린 재료층을 나타내고, 참조번호 2는 에칭 속도가 상대적으로 빠른 재료층을 나타낸다. 참조번호 3은 레지스트층이며, 에칭 마스크로서 기능한다. 재료층 1 및 2의 에칭 선택비가 낮은 경우, 재료층 1의 과잉의 에칭 깊이 △d가, 재료층 2의 언더컷(undercut) 레벨 △w에 가깝게 된다. 이러한 구조체를 사용한 박막 트랜지스터를 제작할 경우에는, 박막 트랜지스터의 특성이 불균일해진다고 하는 흐트러 짐(scattering)의 문제가 생긴다.
재료층 1으로서 ITO층을 사용하고, 재료층 2를 형성하기 위해서 IZO, IGZO, 및 IGO로 이루어진 군으로부터 선택된 적어도 하나를 사용함으로써, 재료층 2의 재료층 1에 대한 에칭의 선택비를 2자리수 이상으로 할 수 있다.
또한, 재료층 1에 IGO을 사용하고, 재료층 2에 IGZO를 사용했을 경우, 암모니아 농도가 6.4％이상 10.5중량％이하의 범위 내의 알칼리성 에칭액을 사용하면, 재료층 2의 재료층 1에 대한 선택비를 약 3.1 내지 3.8로 할 수 있다. 본 실시 예의 에칭을 행하는 것에 의해, 재료층 2만을 선택적으로 에칭하고, 재료층 1의 표면에서 에칭을 멈출 수 있다. 즉, △d가 거의 0가 되도록 에칭을 행할 수 있다.
이 에칭은 도 7a 및 7b에 나타낸 구조체를 갖는 박막 트랜지스터를 제조하는 경우에, 저항의 불균일 문제를 해결할 수 있고, 박막 트랜지스터의 특성을 균일화할 수 있다.
본 발명에 의해 제조되는 박막 트랜지스터는, 예를 들면, 플라스틱 필름 위에 제조될 수 있기 때문에, 플렉시블 디스플레이의 화소 드라이버, 인증용의 IC 카드, 상품 IC 태그 등의 분야에도 적용가능하다.
예시적인 실시 예를 참조하면서 본 발명을 설명했지만, 본 발명은 이 개시된 예시적인 실시 예에 한정되는 것이 아니라는 것이 이해될 것이다. 이하의 특허청구범위의 범주는 그러한 모든 변형 및 균등구조 및 기능을 포함하도록 가장 넓게 해석되어야 할 것이다.
본 출원은 전체 내용이 본 명세서에 참고로 포함되어 있는 2006년 12월 5일 자로 제출된 일본국 공개특허공보 특개2006-328204호로부터 우선권을 주장한다.

Claims (11)

  1. 갈륨 및 아연 중의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 에칭하는 에칭방법으로서,
    알칼리성의 에칭액에 의해 상기 아모포스 산화물 반도체막을 인듐-주석 산화물막에 대하여 선택적으로 에칭을 행하는 것을 포함한 것을 특징으로 하는 에칭방법.
  2. 제 1 항에 있어서,
    상기 아모포스 산화물 반도체막은 갈륨, 아연, 및 인듐을 함유하는 것을 특징으로 하는 에칭방법.
  3. 제 1 항에 있어서,
    상기 에칭액은 4.6중량％이상 28중량％이하의 범위 내에서 선택되는 농도의 암모니아를 함유하는 것을 특징으로 하는 에칭방법.
  4. 아모포스 산화물 반도체막의 패턴을 형성하는 패턴형성방법으로서,
    갈륨 및 아연 중의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 형성하는 공정과,
    알칼리성의 에칭액에 의해 상기 아모포스 산화물 반도체막을 인듐-주석 산화물막에 대하여 선택적으로 에칭을 행하는 공정을 포함한 것을 특징으로 하는 패턴형성방법.
  5. 제 4 항에 있어서,
    상기 아모포스 산화물 반도체막은, 상기 아모포스 산화물 반도체막과 조성비가 다른 산화물층 위에 형성되는 것을 특징으로 하는 패턴형성방법.
  6. 제 4 항에 있어서,
    상기 아모포스 산화물 반도체막은 갈륨, 아연, 및 인듐을 함유하는 것을 특징으로 하는 패턴형성방법.
  7. 제 4 항에 있어서,
    상기 에칭액은 4.6중량％이상 28중량％이하의 범위 내에서 선택되는 농도의 암모니아를 함유하는 것을 특징으로 하는 패턴형성방법.
  8. 소스 및 드레인 전극과, 게이트 전극과, 게이트 절연층과, 반도체층을 형성하는 공정을 포함한 박막 트랜지스터의 제조방법으로서,
    상기 반도체층의 형성공정은,
    갈륨 및 아연 중의 적어도 하나와 인듐을 포함한 아모포스 산화물 반도체막을 형성하는 공정과,
    알칼리성의 에칭액에 의해 상기 아모포스 산화물 반도체막을 인듐-주석 산화물막에 대하여 선택적으로 에칭을 행하는 공정을 포함한 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 에칭액은 4.6중량％이상 28중량％이하의 범위 내에서 선택되는 농도의 암모니아를 포함한 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 인듐, 갈륨 및 아연을 포함하는 아모포스 산화물 반도체막의 에칭방법으로서,
    알칼리성 에칭액에 의해 상기 아모포스 산화물 반도체막을 인듐 및 갈륨을 포함하는 아모포스 산화물막에 대하여 선택적으로 에칭을 행하는 것을 특징으로 하는 에칭방법.
  11. 제 10항에 있어서,
    상기 에칭액은 6중량％이상 10중량％이하의 범위 내에서 선택되는 농도의 암모니아를 포함한 것을 특징으로 하는 에칭방법.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
JP5642967B2 (ja) * 2007-11-22 2014-12-17 関東化学株式会社 エッチング液組成物
KR101463028B1 (ko) * 2008-06-30 2014-11-19 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
JP5004885B2 (ja) * 2008-07-15 2012-08-22 スタンレー電気株式会社 半導体構造の加工方法
KR101622978B1 (ko) 2008-09-19 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101659703B1 (ko) * 2008-11-07 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI656645B (zh) 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2010129556A (ja) * 2008-11-25 2010-06-10 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
JP5528734B2 (ja) 2009-07-09 2014-06-25 富士フイルム株式会社 電子素子及びその製造方法、表示装置、並びにセンサー
WO2011043218A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011068033A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102640272B (zh) 2009-12-04 2015-05-20 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011105343A1 (ja) * 2010-02-26 2011-09-01 シャープ株式会社 半導体装置およびその製造方法ならびに表示装置
US20130020641A1 (en) * 2010-03-16 2013-01-24 Sharp Kabushiki Kaisha Substrate for display panel, manufacturing method of same, display panel, and display device
JP2016026389A (ja) * 2010-04-07 2016-02-12 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
KR101245424B1 (ko) 2010-06-02 2013-03-22 샤프 가부시키가이샤 콘택트 구조, 기판, 표시장치, 그리고 상기 콘택트 구조 및 상기 기판의 제조방법
KR101193196B1 (ko) * 2010-07-07 2012-10-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US20140151682A1 (en) * 2010-07-15 2014-06-05 Sharp Kabushiki Kaisha Circuit board, display device, and process for production of circuit board
JP5931573B2 (ja) * 2011-05-13 2016-06-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5957835B2 (ja) 2011-09-28 2016-07-27 株式会社Sumco 太陽電池用ウェーハの製造方法、太陽電池セルの製造方法、および太陽電池モジュールの製造方法
CN103811417B (zh) * 2012-11-08 2016-07-27 瀚宇彩晶股份有限公司 像素结构的制作方法
JP2016514372A (ja) * 2013-03-12 2016-05-19 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 金属酸化物半導体ｔｆｔ用誘電体膜のピンホール評価方法
CN103337462B (zh) * 2013-06-13 2017-03-22 北京大学深圳研究生院 一种薄膜晶体管的制备方法
TWI536464B (zh) 2014-01-15 2016-06-01 友達光電股份有限公司 電晶體及其製造方法
CN106415382A (zh) 2014-01-23 2017-02-15 3M创新有限公司 用于对微观结构进行图案化的方法
WO2015147984A1 (en) * 2014-03-25 2015-10-01 3M Innovative Properties Company Method of selectively etching a metal layer from a microstructure
WO2016028454A1 (en) 2014-08-18 2016-02-25 3M Innovative Properties Company Conductive layered structure and methods of making same
US10242885B2 (en) * 2017-05-26 2019-03-26 Applied Materials, Inc. Selective dry etching of metal films comprising multiple metal oxides
CN110044803A (zh) * 2019-04-23 2019-07-23 蚌埠中光电科技有限公司 一种测量玻璃耐hf蚀刻性能的方法
CN114669292B (zh) * 2022-04-20 2023-08-11 东华大学 单原子原位负载非晶态氧化物陶瓷纳米纤维的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060123824A1 (en) * 2001-12-21 2006-06-15 Daimlerchrysler Ag Air-conditioning system for a motor vehicle
KR100783608B1 (ko) * 2002-02-26 2007-12-07 삼성전자주식회사 인듐징크옥사이드 식각액 조성물 및 이를 이용한 액정표시 장치의 박막 트랜지스터 기판의 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871692A (en) * 1988-09-30 1989-10-03 Lee Hong H Passivation of group III-V surfaces
US5174855A (en) 1989-04-28 1992-12-29 Dainippon Screen Mfg. Co. Ltd. Surface treating apparatus and method using vapor
US6123824A (en) * 1996-12-13 2000-09-26 Canon Kabushiki Kaisha Process for producing photo-electricity generating device
TWI255957B (en) * 1999-03-26 2006-06-01 Hitachi Ltd Liquid crystal display device and method of manufacturing the same
JP3475898B2 (ja) 2000-03-14 2003-12-10 松下電器産業株式会社 化合物半導体膜のエッチング方法
CN1400638A (zh) * 2001-08-06 2003-03-05 旺宏电子股份有限公司 可去除蚀刻制程后的残留聚合物及降低氧化物损失的方法
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
KR100951348B1 (ko) * 2003-04-04 2010-04-08 삼성전자주식회사 다중 도메인 액정 표시 장치 및 그 박막 트랜지스터 기판
JP2005223049A (ja) 2004-02-04 2005-08-18 Ricoh Co Ltd 半導体装置、半導体装置の製造方法、および表示装置
JP2005258115A (ja) 2004-03-12 2005-09-22 Idemitsu Kosan Co Ltd 薄膜トランジスタ型基板及び薄膜トランジスタ型液晶表示装置及び薄膜トランジスタ型基板の製造方法
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP2006269469A (ja) * 2005-03-22 2006-10-05 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP5328083B2 (ja) * 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060123824A1 (en) * 2001-12-21 2006-06-15 Daimlerchrysler Ag Air-conditioning system for a motor vehicle
KR100783608B1 (ko) * 2002-02-26 2007-12-07 삼성전자주식회사 인듐징크옥사이드 식각액 조성물 및 이를 이용한 액정표시 장치의 박막 트랜지스터 기판의 제조방법

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