WO2018093048A1 - 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터 - Google Patents

금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터 Download PDF

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layer
indium oxide
indium
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서형탁
이상연
박아영
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아주대학교산학협력단
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Definitions

  • the present invention relates to a metal oxide heterojunction structure whose electrical conductivity can be controlled, a method for manufacturing the same, and a thin film transistor including the same.
  • Metal oxides can exhibit various physical properties not available in conventional semiconductor materials.
  • the heterojunction structure of the metal oxide since the symmetry is locally broken at the surface and the interface, new physical properties that did not appear in the bulk state may be expressed.
  • metal oxide heterojunction structures have attracted a lot of interest, as the presence of “quasi two-dimensional electron gas” (2DEG) at the junction interfaces of insulators LaAlO 2 and SrTiO 3 . have.
  • 2DEG quadsi two-dimensional electron gas
  • the conventional metal oxide heterojunction structure has been formed through a method such as molecular beam epitaxy, pulsed laser deposition, etc. to realize the above characteristics, but this method is not compatible with the semiconductor integrated circuit device process. Therefore, there was a difficulty in actual commercialization.
  • An object of the present invention is to provide a metal oxide heterojunction structure that can control the electrical conductivity by adjusting the thickness of the indium oxide layer.
  • Another object of the present invention is to provide a method for producing the metal oxide heterojunction structure.
  • Still another object of the present invention is to provide a thin film transistor including the metal oxide heterojunction structure.
  • the metal oxide heterojunction structure according to the embodiment of the present invention includes an indium oxide layer and an aluminum oxide layer in contact with the indium oxide layer, and indium ions, aluminum ions, and oxygen ions between the indium oxide layer and the aluminum oxide layer. And an interfacial layer is provided that provides a channel of charge transfer.
  • the indium oxide layer may have a thickness of 8 nm or more and 15 nm or less, the aluminum oxide layer may have a thickness of 10 nm or more, and the interface layer may have semiconductor characteristics.
  • the indium oxide layer may include a region at least partially nanocrystallized.
  • the indium oxide layer may have a thickness of 100nm or more, the aluminum oxide layer may have a thickness of 10nm or more, and the interface layer may have the characteristics of an electrical conductor. In this case, 90% or more of the region of the indium oxide layer may be crystallized.
  • the interface layer may be formed to a thickness of 3nm or more and 5nm or less.
  • Method for producing a metal oxide heterojunction structure comprises the steps of forming an indium oxide layer on the substrate by the method of sputtering performed at room temperature (Room Temperature); And forming an aluminum oxide layer on the indium oxide layer through a vacuum deposition method performed at 150 ° C to 250 ° C.
  • the thin film transistor according to an exemplary embodiment of the present invention may be controlled by a gate voltage applied to a gate electrode to transmit a signal of a source electrode to a drain electrode through a semiconductor channel layer.
  • the semiconductor channel layer may include an indium oxide layer and the And a metal oxide heterojunction structure including an aluminum oxide layer in contact with the indium oxide layer, wherein the indium oxide layer and the aluminum oxide layer include indium ions, aluminum ions, and oxygen ions, and transfer the signal.
  • An interfacial layer providing a channel can be formed.
  • the indium oxide layer may have a thickness of more than 8nm 15nm, the aluminum oxide layer may have a thickness of 10nm or more.
  • the source electrode and the drain electrode may be disposed in contact with the interface layer and spaced apart from each other.
  • the gate electrode may be positioned on the aluminum oxide layer, and in this case, the aluminum oxide layer may electrically insulate the interface layer from the gate electrode.
  • the present invention it is possible to easily control the electrical properties of the metal oxide heterojunction structure by adjusting the thickness of the indium oxide layer.
  • 1 is a voltage-current graph for explaining the change in electrical characteristics according to the thickness of the indium oxide layer in the metal oxide heterojunction structure of the present invention.
  • 2A to 2E are voltage-current graphs for explaining a change in electrical characteristics over time of the metal oxide heterojunction structures of the present invention.
  • 3A to 3E are graphs showing measurement results of electron mobility, carrier concentration, sheet resistance, and Hall coefficient according to temperature of the metal oxide heterojunction structures of the present invention. admit.
  • FIG. 4A is a TEM image of an indium oxide layer formed through a room temperature sputtering process on a glass substrate
  • FIG. 4B is a TEM image after an aluminum oxide layer is formed through an atomic layer deposition method on the indium oxide layer of FIG. 1.
  • FIG. 5A is an XPS analysis result measured on the surface of the indium oxide layer immediately after forming an indium oxide layer on a glass substrate by room temperature sputtering.
  • FIGS. 5B and 5C are atomic layer deposition methods on the indium oxide layer of FIG. 5A. XPS analysis results measured on the surface of the aluminum oxide layer and the interface layer with the indium oxide layer after forming the aluminum oxide layer.
  • 6A to 6C illustrate a sample immediately after forming an indium oxide layer on a glyce substrate (solid black line), a sample formed by forming an indium oxide layer on a glyce substrate and heat-treated at 300 ° C. for 5 minutes (red solid line). ), The sample immediately after the indium oxide layer and the aluminum oxide layer were successively formed on the glass substrate (blue color), and the indium oxide layer and the aluminum oxide layer were successively formed on the glass substrate at a vacuum of 300 ° C. The graphs show the transmittance according to the wavelength of light measured for the sample (green solid line) heat-treated for 5 minutes.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • the metal oxide heterojunction structure according to the embodiment of the present invention may include an indium oxide (In 2 O 3 ) layer and an aluminum oxide (Al 2 O 3 ) layer, the semiconductor characteristics or by adjusting the thickness of the indium oxide layer It can exhibit conductor characteristics.
  • In 2 O 3 indium oxide
  • Al 2 O 3 aluminum oxide
  • the indium oxide layer may be disposed on the substrate and may have a thickness of about 8 nm or more.
  • the indium oxide layer when the metal oxide heterojunction structure has semiconductor characteristics, the indium oxide layer may have a thickness of about 8 nm or more and 15 nm or less, and at least a portion may include a nanocrystallized region.
  • the metal oxide heterojunction structure when the metal oxide heterojunction structure has electrical conductor characteristics, the indium oxide layer may have a thickness of about 100 nm or more, and most regions, for example, about 90% or more of the region is crystallized. Can be.
  • the indium oxide layer may be formed on the substrate by a vacuum deposition method.
  • the indium oxide layer may be formed on the substrate by a sputtering method performed at room temperature, and may be heat-treated for a predetermined time in a high temperature vacuum state after the sputtering process.
  • the heat treatment may be performed at about 250 ° C. to 350 ° C. for about 5 to 30 minutes.
  • the thickness of the indium oxide layer is less than 8 nm, the indium oxide layer may be in an amorphous form, but when the thickness of the indium oxide layer is 100 nm or more, most regions may be crystalline.
  • the aluminum oxide layer may be disposed on the indium oxide layer.
  • the aluminum oxide layer may be formed by a vacuum deposition method performed at a relatively high temperature.
  • the aluminum oxide layer may be formed on the indium oxide layer by atomic layer deposition performed at about 150 ° C to 250 ° C.
  • the semiconductor characteristics or the diffusion of aluminum in the aluminum oxide layer or indium diffusion in the indium oxide layer between the indium oxide layer and the aluminum oxide layer or An interfacial layer can be formed that exhibits electrical conductor properties. That is, the interfacial layer may include indium ions, aluminum ions, and oxygen ions. In this case, defects such as unsaturated bonds and oxygen vacancies present on the surface of the indium oxide layer are eliminated from diffusion of aluminum to change electrical characteristics of the interface layer. In particular, it was shown that the electrical properties of the interfacial layer were greatly influenced by the crystallization state of the indium oxide layer, and the crystallization state of the indium oxide layer was greatly influenced by the thickness of the indium oxide layer.
  • the interface layer may be formed to a thickness of about 3 to 5nm.
  • the aluminum oxide layer in order to form the interface layer of the thickness, may be formed to a thickness of about 10nm or more.
  • the electrical conductivity of the metal oxide heterojunction structure according to the present invention was found to be almost unaffected by the thickness of the aluminum oxide layer.
  • the thickness of the aluminum oxide layer is not particularly limited.
  • the black curve, blue curve, red curve and green curve are voltage-current curves for metal oxide heterojunction structures comprising 12 nm, 50 nm, 30 nm and 100 nm thick indium oxide layers, respectively.
  • the metal oxide heterojunction structures all include a 100 nm thick aluminum oxide layer.
  • the electrical conductivity of the metal oxide heterojunction structure increases. Through this, it can be seen that the electrical conductivity of the metal oxide heterojunction structure can be controlled by adjusting the thickness of the indium oxide layer.
  • FIGS. 2A-2E are voltage-current graphs for explaining a change in electrical characteristics over time of the metal oxide heterojunction structures of the present invention.
  • the black curves, red curves, blue curves, and green curves are voltage-current measured after 0 hours, 12 hours, 36 hours, and 60 hours after fabrication of the metal oxide heterojunction structure.
  • the metal oxide heterojunction structures all include a 100 nm thick aluminum oxide layer.
  • the metal oxide heterojunction structures of the present invention including indium oxide layers having thicknesses of 8 nm, 10 nm, 30 nm, 50 nm, and 100 nm, respectively, voltage-current characteristics may be improved even after time of manufacture. It can be seen that there is almost no change. That is, it can be seen that the metal oxide heterojunction structures of the present invention are covered with a stable aluminum oxide layer in the atmosphere and thus can be stably maintained for a long time.
  • 3A to 3E are graphs showing measurement results of electron mobility, carrier concentration, sheet resistance, and Hall coefficient according to temperature of the metal oxide heterojunction structures of the present invention. admit.
  • the metal oxide heterojunction structures all include a 100 nm thick aluminum oxide layer.
  • the metal oxide heterojunction structures having the thicknesses of the indium oxide layers of 8 nm and 10 nm were found to have electrical characteristics, and the metal oxide heterojunctions including the indium oxide layers having a thickness of 30 nm and 50 nm were referred to.
  • the structures have been shown to have electrical properties close to the metal, and the metal oxide heterojunction structure including the indium oxide layer having a thickness of 100 nm has been shown to have completely the characteristics of the electrical conductor.
  • the characteristics from the semiconductor to the electrical conductor can be realized by controlling the thickness of the indium oxide layer.
  • FIG. 4A is a TEM image of an indium oxide layer formed through a room temperature sputtering process on a glass substrate
  • FIG. 4B is a TEM image after an aluminum oxide layer is formed through an atomic layer deposition method on the indium oxide layer of FIG. 1.
  • the thickness of the indium oxide layer is 8 nm or less, an amorphous indium oxide layer is formed, but when the thickness of the indium oxide layer is 15 nm or more, a crystalline indium oxide layer is formed and oxidized. As the thickness of the indium layer was increased, the crystal size was found to increase.
  • an interface layer having a thickness of about 4 nm may be formed.
  • FIG. 5A shows XPS analysis results measured on the surface of the indium oxide layer immediately after forming an indium oxide layer on a glass substrate by room temperature sputtering.
  • FIGS. 5B and 5C show atomic layer deposition on the indium oxide layer of FIG. 5A.
  • In3d does not exist on the surface of the aluminum oxide layer. In3d was significantly reduced in the interfacial layer, and Al-O and In-O were present in O1s. From this result, reduction of indium by aluminum occurs at the interface between the aluminum oxide layer and the indium oxide layer, and as a result, it is judged that a channel capable of transferring charges is formed in this interface layer.
  • FIGS. 6A to 6C illustrate a sample immediately after forming an indium oxide layer on a glyce substrate (solid black line), a sample formed by forming an indium oxide layer on a glyce substrate and heat-treated at 300 ° C. for 5 minutes (red solid line). ), The sample immediately after the indium oxide layer and the aluminum oxide layer were successively formed on the glass substrate (blue color), and the indium oxide layer and the aluminum oxide layer were successively formed on the glass substrate at a vacuum of 300 ° C. The graphs show the transmittance according to the wavelength of light measured for the sample (green solid line) heat-treated for 5 minutes.
  • the aluminum oxide layers of FIGS. 6A to 6C were all formed to have a thickness of 100 nm.
  • the transmittance of visible light region is greater than that of single indium oxide layers having a thickness of 30 nm and 50 nm, respectively.
  • the transmittance of the ultraviolet region having a wavelength of 320 nm or more was markedly increased, and the transmittance of visible light was also more than 90%.
  • the heat treatment showed little effect on the transmittance.
  • the transmittance of the visible light region of 400 nm or more and 800 nm or less is significantly increased compared to a single indium oxide layer having 100 nm thickness. It was found that the transmittance in the ultraviolet region was similar. In the case where the aluminum oxide layer was formed on the indium oxide layer, the heat treatment showed little effect on the transmittance. From these results, it is determined that the metal oxide heterojunction structure of FIG. 6C can be used as a transparent electrode.
  • the metal oxide heterojunction structure according to the embodiment of the present invention may be applied to various electronic devices as a semiconductor structure or an electric conductor structure.
  • the metal oxide heterojunction structure according to the present invention may be applied to the semiconductor channel layer of the thin film transistor.
  • the indium oxide layer may have a thickness of about 8nm or more and 15nm or less.
  • the source electrode and the drain electrode of the thin film transistor may be positioned to contact the interfacial layer of the indium oxide layer and the aluminum oxide layer.
  • the aluminum oxide layer may function as a gate insulating film, and thus a separate gate insulating film may not be required. .
  • the metal oxide heterojunction structure according to the present invention may be applied as a transparent electrode of an electronic device.
  • the indium oxide layer may have a thickness of about 100nm or more.
  • the present invention it is possible to easily control the electrical properties of the metal oxide heterojunction structure by adjusting the thickness of the indium oxide layer.

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Abstract

산화인듐층 및 상기 산화인듐층과 접촉하는 산화알루미늄층을 포함하는 금속산화물 이종 접합 구조에 있어서, 상기 산화인듐층과 상기 산화알루미늄층 사이에 인듐 이온, 알루미늄 이온 및 산소 이온을 포함하고, 전하의 이동 채널을 제공하는 계면층이 형성된 것을 특징으로 하는, 금속산화물 이종 접합 구조.

Description

금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터
본 발명은 전기 전도도가 제어될 수 있는 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터에 관한 것이다.
금속산화물은 통상적인 반도체 소재에서는 얻을 수 없는 다양한 물리적 특성을 나타낼 수 있다. 금속산화물의 이종 접합 구조의 경우, 표면과 계면에서는 국소적으로 대칭성이 깨지므로 벌크 상태에서는 나타나지 않던 새로운 물성이 발현될 수 있다. 예를 들어, 절연체인 LaAlO2 및 SrTiO3의 접합 계면에서 “준 2차원적 전자가스(2DEG, quasi two-dimensional electron gas)”가 존재함이 발견되는 등 금속 산화물 이종 접합 구조는 많은 관심을 모으고 있다. 특히, LaAlO2 및 SrTiO3의 이종 접합 구조의 경우, 약 104 cm2V-1s-1의 매우 큰 전자 이동도(mobility)를 나타낼 뿐만 아니라 극저온에서 초전도 특성이 나타남이 보고되었다.
다만, 금속산화물 정합 접합에서 발현되는 다양한 물리 현상의 메커니즘은 아직 명확하게 규명되지 못한 상태로, 미국, 유럽, 일본 등지의 세계 유수 연구진들이 이론적 및 실험적 연구에 매진하고 있다. 미국 물리학회에서는 그 중요성을 인식하여 2006년, “금속 산화물 박막 계면/표면”관련 독립 세션을 만들었고, 2007년판 국제반도체기술로드맵(International Technology Roadmap for Semiconductors, ITRS)에서도 “이종구조계면(hetero-interface)”은 새로운 소재군(emergent materials)으로 분류되었으며, 그 응용 가능성에 대한 산업체의 기대도 커져가고 있는 실정이다.
하지만, 종래 금속산화물 이종접합 구조는 상기와 같은 특성 구현을 위해, 분자선 에피택시법(molecular beam epitaxy), 펄스 레이저 증착법 등과 같은 방법을 통해 형성되었으나, 이러한 방법은 반도체 집적회로 소자 공정과 호환이 되지 않으므로 실제 상용화에 어려움이 있었다.
본 발명의 일목적은 산화인듐층의 두께를 조절함으로써 전기 전도도를 조절할 수 있는 금속산화물 이종 접합 구조를 제공하는 것이다.
본 발명의 다른 목적은 상기 금속산화물 이종 접합 구조의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 금속산화물 이종 접합 구조를 포함하는 박막트랜지스터를 제공하는 것이다.
본 발명의 실시예에 따른 금속산화물 이종 접합 구조는 산화인듐층 및 상기 산화인듐층과 접촉하는 산화알루미늄층을 포함하고, 상기 산화인듐층과 상기 산화알루미늄층 사이에는 인듐 이온, 알루미늄 이온 및 산소 이온을 포함하고, 전하의 이동 채널을 제공하는 계면층이 형성된다.
일 실시예에 있어서, 상기 산화인듐층은 8nm 이상 15nm 이하의 두께를 가질 수 있고, 상기 산화알루미늄층은 10nm 이상의 두께를 가질 수 있으며, 상기 계면층은 반도체 특성을 가질 수 있다. 이 경우, 상기 산화인듐층은 적어도 일부분이 나노결정화된 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 산화인듐층은 100nm 이상의 두께를 가질 수 있고, 상기 산화알루미늄층은 10nm 이상의 두께를 가질 수 있으며, 상기 계면층은 전기적 전도체의 특성을 가질 수 있다. 이 경우, 상기 산화인듐층은 90% 이상의 영역이 결정화될 수 있다.
한편, 상기 계면층은 3nm 이상 5nm 이하의 두께로 형성될 수 있다.
본 발명의 실시예에 따른 금속산화물 이종 접합 구조의 제조방법은 기재 상에 상온(Room Temperature)에서 수행되는 스퍼터링의 방법으로 산화인듐층을 형성하는 단계; 및 150℃ 내지 250℃에서 수행되는 진공 증착법을 통해 상기 산화인듐층 상에 산화알루미늄층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 박막트랜지스터는 게이트 전극에 인가되는 게이트 전압에 제어되어 반도체 채널층을 통해 소스 전극의 신호를 드레인 전극으로 전송할 수 있고, 이 경우, 상기 반도체 채널층은 산화인듐층 및 상기 산화인듐층과 접촉하는 산화알루미늄층을 포함하는 금속산화물 이종 접합 구조를 포함할 수 있으며, 상기 산화인듐층과 상기 산화알루미늄층 사이에는 인듐 이온, 알루미늄 이온 및 산소 이온을 포함하고, 상기 신호의 이동 채널을 제공하는 계면층이 형성될 수 있다.
일 실시예에 있어서, 상기 산화인듐층은 8nm 이상 15nm 이하의 두께를 가질 수 있고, 상기 산화알루미늄층은 10nm 이상의 두께를 가질 수 있다.
일 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 계면층과 접촉하고 서로 이격되게 배치될 수 있다.
일 실시예에 있어서, 상기 게이트 전극은 상기 산화알루미늄층 상부에 위치할 수 있고, 이 경우, 상기 산화알루미늄층은 상기 계면층과 상기 게이트 전극을 전기적으로 절연시킬 수 있다.
본 발명에 따르면, 산화인듐층의 두께를 조절함으로써 용이하게 금속산화물 이종 접합 구조의 전기적 특성을 제어할 수 있다.
도 1은 본 발명의 금속산화물 이종 접합 구조에 있어서 산화인듐층의 두께에 따른 전기적 특성 변화를 설명하기 위한 전압-전류 그래프이다.
도 2a 내지 도 2e는 본 발명의 금속산화물 이종 접합 구조들의 시간 경과에 따른 전기적 특성 변화를 설명하기 위한 전압-전류 그래프들이다.
도 3a 내지 도 3e는 본 발명의 금속산화물 이종 접합 구조들의 온도에 따른 전자 이동도(Mobility)와 캐리어 농도(Carrier Concentration) 및 면저항(Sheet Resistance)과 홀 계수(Hall coefficient)의 측정 결과를 나타내는 그래프들이다.
도 4a는 글라스 기판 상에 상온 스퍼터링 공정을 통해 형성된 산화인듐층의 TEM 이미지들이고, 도 4b는 도 1의 산화인듐층 상에 원자층 증착 방법을 통해 산화알루미늄층을 형성한 후의 TEM 이미지들이다.
도 5a는 글라스 기판 상에 상온 스퍼터링의 방법으로 산화인듐층을 형성한 직후 상기 산화인듐층 표면에서 측정된 XPS 분석 결과이고, 도 5b 및 도 5c는 도 5a의 산화인듐층 상에 원자층 적층 방법으로 산화알루미늄층을 형성한 후에 산화알루미늄층 표면 및 상기 산화인듐층과의 계면층에 대해 측정된 XPS 분석 결과들이다.
도 6a 내지 도 6c는 글리스 기판 상에 산화인듐층을 형성한 직후의 시료(검정색 실선), 글리스 기판 상에 산화인듐층을 형성하고 이를 진공 300℃에서 5분간 열처리한 시료(빨강색 실선), 글리스 기판 상에 산화인듐층과 산화알루미늄층을 연속적으로 형성한 직후의 시료(파랑색 실전) 및 글리스 기판 상에 산화인듐층과 산화알루미늄층을 연속적으로 형성한 이를 진공 300℃에서 5분간 열처리한 시료(녹색 실선)에 대해 측정된 광의 파장에 따른 투과도를 나타내는 그래프들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
<금속산화물 이종 접합 구조>
본 발명의 실시예에 따른 금속산화물 이종 접합 구조는 산화인듐(In2O3)층 및 산화알루미늄(Al2O3)층을 포함할 수 있고, 상기 산화인듐층의 두께를 조절함으로써 반도체 특성 또는 전도체 특성을 나타낼 수 있다.
상기 산화인듐층은 기재 상에 배치될 수 있고, 약 8nm 이상의 두께를 가질 수 있다. 일 실시예로, 상기 금속산화물 이종 접합 구조가 반도체 특성을 갖는 경우, 상기 산화인듐층은 약 8nm 이상 15nm 이하의 두께를 가질 수 있고, 적어도 일부분이 나노결정화된 영역을 포함할 수 있다. 다른 실시예로, 상기 금속산화물 이종 접합 구조가 전기 전도체 특성을 갖는 경우, 상기 산화인듐층은 약 100nm 이상의 두께를 가질 수 있고, 대부분의 영역, 예를 들면, 약 90% 이상의 영역이 결정화된 상태일 수 있다.
상기 산화인듐층은 진공 증착법의 방법으로 상기 기재 상에 형성될 수 있다. 예를 들면, 상기 산화인듐층은 상온(Room Temperature)에서 수행되는 스퍼터링의 방법으로 상기 기재 상에 형성될 수 있고, 스퍼터링 공정 후 고온 진공 상태에서 일정한 시간 동안 열처리될 수 있다. 예를 들면, 상기 스퍼터링 공정 후 약 250℃ 내지 350℃에서 약 5분 내지 30분 동안 열처리될 수 있다. 이 경우, 상기 산화인듐층의 두께가 8nm 미만인 경우, 상기 산화인듐층은 비정질 형태이나, 상기 산화인듐층의 두께가 100nm 이상인 경우에는 대부분의 영역이 결정질 형태일 수 있다.
상기 산화알루미늄층은 상기 산화인듐층 상에 배치될 수 있다. 상기 산화알루미늄층은 상대적으로 고온에서 수행되는 진공 증착법에 의해 형성될 수 있다. 예를 들면, 상기 산화알루미늄층은 약 150℃ 내지 250℃에서 수행되는 원자층 증착법에 의해 상기 산화인듐층 상에 형성될 수 있다.
상기와 같이, 상기 산화인듐층 상에 상기 산화알루미늄층이 형성되는 경우, 상기 산화인듐층과 상기 산화알루미늄층 사이에는 산화알루미늄층의 알루미늄의 확산 또는 산화인듐층의 인듐의 확산으로 인하여 반도체 특성 또는 전기 전도체 특성을 나타내는 계면층이 형성될 수 있다. 즉, 상기 계면층은 인듐 이온, 알루미늄 이온 및 산소 이온을 포함할 수 있다. 이 경우, 상기 산화인듐층 표면에 존재하는 불포화 결합, 산소 공공 등의 결함이 알루미늄의 확산의 제거되어 상기 계면층의 전기적 특성이 변화하게 된다. 특히, 상기 계면층의 전기적 특성은 상기 산화인듐층의 결정화 상태에 많은 영향을 받는 것으로 나타났고, 상기 산화인듐층의 결정화 상태는 상기 산화인듐층의 두께에 많은 영향을 받는 것으로 나타났다.
한편, 상기 계면층은 약 3 내지 5nm의 두께로 형성될 수 있다. 일 실시예로, 상기와 같은 두께의 계면층을 형성하기 위하여, 상기 산화알루미늄층은 약 10nm 이상의 두께로 형성될 수 있다. 다만, 실험 결과, 상기 산화알루미늄층의 두께가 약 10nm 이상인 경우 본 발명에 따른 금속산화물 이종 접합 구조의 전기 전도도는 상기 산화알루미늄층의 두께에 거의 영향을 받지 않는 것으로 나타났으므로, 약 10nm 이상이라면 상기 산화알루미늄층의 두께는 특별히 제한되지 않는다.
도 1은 본 발명의 금속산화물 이종 접합 구조에 있어서 산화인듐층의 두께에 따른 전기적 특성 변화를 설명하기 위한 전압-전류 그래프이다. 도 1의 곡선들에 있어서, 검정색 곡선, 파란색 곡선, 빨강색 곡선 및 녹색 곡선은 12nm, 50nm, 30nm 및 100nm 두께의 산화인듐층들을 각각 포함하는 금속산화물 이종 접합 구조들에 대한 전압-전류 곡선들이고, 상기 금속산화물 이종 접합 구조들은 모두 100nm 두께의 산화알루미늄층을 포함한다.
도 1을 참조하면, 산화인듐층의 두께가 증가할수록 상기 금속산화물 이종 접합 구조의 전기 전도도가 증가하는 것으로 나타났다. 이를 통해, 상기 산화인듐층의 두께를 조절함으로써 상기 금속산화물 이종 접합 구조의 전기 전도도를 조절할 수 있음을 알 수 있다.
도 2a 내지 도 2e는 본 발명의 금속산화물 이종 접합 구조들의 시간 경과에 따른 전기적 특성 변화를 설명하기 위한 전압-전류 그래프들이다. 도 2a 내지 도 2e의 각각에 있어서, 검정색 곡선, 빨강색 곡선, 파랑색 곡선 및 녹색 곡선은 금속산화물 이종 접합 구조의 제조 후 0 시간, 12 시간, 36 시간 및 60 시간 경과 후에 측정된 전압-전류 곡선이고, 상기 금속산화물 이종 접합 구조들은 모두 100nm 두께의 산화알루미늄층을 포함한다.
도 2a 내지 도 2e를 참조하면, 8nm, 10nm, 30nm, 50nm 및 100nm 두께의 산화인듐층들을 각각 포함하는 본 발명의 금속산화물 이종 접합 구조들에 있어서, 제조 후 시간이 경과하더라도 전압-전류 특성이 거의 변화하지 않음을 확인할 수 있다. 즉, 본 발명의 금속산화물 이종 접합 구조들은 대기 중에서 안정한 산화알루미늄층으로 피복되어 보호되므로 장시간 안정적으로 전기적 특성을 유지할 수 있음을 알 수 있다.
도 3a 내지 도 3e는 본 발명의 금속산화물 이종 접합 구조들의 온도에 따른 전자 이동도(Mobility)와 캐리어 농도(Carrier Concentration) 및 면저항(Sheet Resistance)과 홀 계수(Hall coefficient)의 측정 결과를 나타내는 그래프들이다. 상기 금속산화물 이종 접합 구조들은 모두 100nm 두께의 산화알루미늄층을 포함한다.
도 3a 내지 도 3e를 참조하면, 산화인듐층의 두께가 8nm 및 10nm인 금속산화물 이종 접합 구조들은 전기적으로 반도체 특성을 갖는 것으로 나타났고, 30nm 및 50nm 두께의 산화인듐층을 포함하는 금속산화물 이종 접합 구조들은 전기적으로 금속에 가까운 전기적 특성을 갖는 것으로 나타났으며, 100nm 두께의 산화인듐층을 포함하는 금속산화물 이종 접합 구조는 완전히 전기적 전도체의 특성을 갖는 것으로 나타났다.
이러한 결과들로부터, 본 발명의 금속산화물 이종 접합 구조에서는 산화인듐층의 두께를 조절함으로써 반도체부터 전기적 전도체까지 특성을 구현할 수 있음을 확인할 수 있다.
도 4a는 글라스 기판 상에 상온 스퍼터링 공정을 통해 형성된 산화인듐층의 TEM 이미지들이고, 도 4b는 도 1의 산화인듐층 상에 원자층 증착 방법을 통해 산화알루미늄층을 형성한 후의 TEM 이미지들이다. 그리고, 도
먼저, 도 4a를 참조하면, 글라스 기판 상에 상온 스퍼터링 공정을 통해 산화인듐층을 형성하는 경우, 글라스 기판과의 계면에서 나노결정 형태의 계면층이 형성되고, 상기 계면층 상에 결정질의 산화인듐층이 형성됨을 확인할 수 있다.
다만, 도면에 도시되지 않은 추가 실험 결과, 산화인듐층의 두께가 8nm 이하에서는 비정질 형태의 산화인듐층이 형성되나, 산화인듐층의 두께가 15nm 이상에서는 결정질 형태의 산화인듐층이 형성되고, 산화인듐층의 두께가 증가함에 따라 결정 크기가 증가하는 것으로 나타났다.
이어서, 도 4b를 참조하면, 산화인듐층 상에 원자층 증착 방법을 통해 산화알루미늄층을 형성하는 경우, 약 4nm 두께의 계면층이 형성됨을 확인할 수 있다.
도 5a는 글라스 기판 상에 상온 스퍼터링의 방법으로 산화인듐층을 형성한 직후 상기 산화인듐층 표면에서 측정된 XPS 분석 결과를 나타내고, 도 5b 및 도 5c는 도 5a의 산화인듐층 상에 원자층 적층 방법으로 산화알루미늄층을 형성한 후에 산화알루미늄층 표면 및 상기 산화인듐층과의 계면층에 대해 측정된 XPS 분석 결과들이다.
먼저, 도 5a를 참조하면, 상기 글라스 기판 상에 상온 스퍼터링의 방법으로 산화인듐층을 형성하는 경우, In3d 조성이 안정적으로 존재하는 것을 확인할 수 있다.
이어서, 도 5b 및 도 5c를 참조하면, 산화알루미늄층 표면에서는 In3d가 존재하지 않는 것으로 나타났다. 그리고 계면층에서는 In3d가 상당히 환원된 상태로 측정이 되었고, O1s에서는 Al-O와 In-O가 혼합되어 존재하는 것으로 나타났다. 이러한 결과로부터 산화알루미늄층과 산화인듐층 사이의 계면에서 알루미늄에 의한 인듐의 환원이 발생하고, 그 결과 이러한 계면층에서 전하의 이동이 가능한 채널이 형성되는 것으로 판단된다.
도 6a 내지 도 6c는 글리스 기판 상에 산화인듐층을 형성한 직후의 시료(검정색 실선), 글리스 기판 상에 산화인듐층을 형성하고 이를 진공 300℃에서 5분간 열처리한 시료(빨강색 실선), 글리스 기판 상에 산화인듐층과 산화알루미늄층을 연속적으로 형성한 직후의 시료(파랑색 실전) 및 글리스 기판 상에 산화인듐층과 산화알루미늄층을 연속적으로 형성한 이를 진공 300℃에서 5분간 열처리한 시료(녹색 실선)에 대해 측정된 광의 파장에 따른 투과도를 나타내는 그래프들이다. 도 6a 내지 도 6c의 산화알루미늄층은 모두 100nm의 두께로 형성되었다.
먼저, 도 6a 및 도 6b를 참조하면, 30nm 및 50nm 두께의 산화인듐층들 상에 100nm 두께의 산화알루미늄층을 각각 형성하는 경우, 30nm 및 50nm 두께의 단일 산화인듐층들에 비해 가시광 영역의 투과도는 다소 감소하나 320nm 이상이 파장을 갖는 자외선 영역의 투과도는 현저하게 증가하는 것으로 나타났고, 가시광의 투과도 역시 90% 이상인 것으로 나타났다. 그리고 산화인듐층 상에 산화알루미늄층을 형성하는 경우, 열처리는 투과도에 거의 영향을 미치지 않는 것으로 나타났다.
이어서, 도 6c를 참조하면, 100nm 두께의 산화인듐층 상에 100nm 두께의 산화알루미늄층을 형성하는 경우, 100nm 두께의 단일 산화인듐층에 비해 400nm 이상 800nm 이하의 가시광 영역의 투과도가 현저하게 증가하는 것으로 나타났고, 자외선 영역의 투과도는 유사한 것으로 나타났다. 그리고 산화인듐층 상에 산화알루미늄층을 형성하는 경우, 열처리는 투과도에 거의 영향을 미치지 않는 것으로 나타났다. 이러한 결과로부터, 도 6c의 금속산화물 이종 접합 구조는 투명 전극으로 사용될 수 있을 것으로 판단된다.
<전자 장치>
본 발명의 실시예에 따른 금속산화물 이종 접합 구조는 다양한 전자 장치에 반도체 구조 또는 전기 전도체 구조로 적용될 수 있다.
일 실시예에 있어서, 본 발명에 따른 금속산화물 이종 접합 구조는 박막 트랜지스터의 반도체 채널층으로 적용될 수 있다. 이 경우, 상기 금속산화물 이종 접합 구조에 있어서, 상기 산화인듐층은 약 8nm 이상 15nm 이하의 두께를 가질 수 있다. 그리고 상기 박막 트랜지스터의 소스 전극 및 드레인 전극은 상기 산화인듐층과 상기 산화알루미늄층의 계면층과 접촉하도록 위치할 수 있다. 한편, 탑 게이트 구조의 박막트랜지스터에서, 상기 산화알루미늄층 상에 상기 박막트랜지스터의 게이트 전극이 배치되는 경우, 상기 산화알루미늄층이 게이트 절연막으로 기능할 수 있으므로, 별도의 게이트 절연막이 요구되지 않을 수 있다.
다른 실시예에 있어서, 본 발명에 따른 금속산화물 이종 접합 구조는 전자 장치의 투명 전극으로 적용될 수 있다. 이 경우, 상기 금속산화물 이종 접합 구조에서, 상기 산화인듐층은 약 100nm 이상의 두께를 가질 수 있다.
본 발명에 따르면, 산화인듐층의 두께를 조절함으로써 용이하게 금속산화물 이종 접합 구조의 전기적 특성을 제어할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
[부호의 설명]
없음

Claims (11)

  1. 산화인듐층 및 상기 산화인듐층과 접촉하는 산화알루미늄층을 포함하는 금속산화물 이종 접합 구조에 있어서,
    상기 산화인듐층과 상기 산화알루미늄층 사이에 인듐 이온, 알루미늄 이온 및 산소 이온을 포함하고, 전하의 이동 채널을 제공하는 계면층이 형성된 것을 특징으로 하는, 금속산화물 이종 접합 구조.
  2. 제1항에 있어서,
    상기 산화인듐층은 8nm 이상 15nm 이하의 두께를 갖고,
    상기 산화알루미늄층은 10nm 이상의 두께를 가지며,
    상기 계면층은 반도체 특성을 갖는 것을 특징으로 하는, 금속산화물 이종 접합 구조.
  3. 제2항에 있어서,
    상기 산화인듐층은 적어도 일부분이 나노결정화된 영역을 포함하는 것을 특징으로 하는, 금속산화물 이종 접합 구조.
  4. 제1항에 있어서,
    상기 산화인듐층은 100nm 이상의 두께를 갖고,
    상기 산화알루미늄층은 10nm 이상의 두께를 가지며,
    상기 계면층은 전기적 전도체의 특성을 갖는 것을 특징으로 하는, 금속산화물 이종 접합 구조.
  5. 제4항에 있어서,
    상기 산화인듐층은 90% 이상의 영역이 결정화된 것을 특징으로 하는, 금속산화물 이종 접합 구조.
  6. 제1항 내지 제5항 중 선택된 어느 한 항에 있어서,
    상기 계면층은 3nm 이상 5nm 이하의 두께를 갖는 것을 특징으로 하는, 금속산화물 이종 접합 구조.
  7. 기재 상에 상온(Room Temperature)에서 수행되는 스퍼터링의 방법으로 산화인듐층을 형성하는 단계; 및
    150℃ 내지 250℃에서 수행되는 진공 증착법을 통해 상기 산화인듐층 상에 산화알루미늄층을 형성하는 단계를 포함하는, 금속산화물 이종 접합 구조의 제조방법.
  8. 게이트 전극에 인가되는 게이트 전압에 제어되어 반도체 채널층을 통해 소스 전극의 신호를 드레인 전극으로 전송하는 박막트랜지스터에 있어서,
    상기 반도체 채널층은 산화인듐층 및 상기 산화인듐층과 접촉하는 산화알루미늄층을 포함하는 금속산화물 이종 접합 구조를 포함하고,
    상기 산화인듐층과 상기 산화알루미늄층 사이에는 인듐 이온, 알루미늄 이온 및 산소 이온을 포함하고, 상기 신호의 이동 채널을 제공하는 계면층이 형성된 것을 특징으로 하는, 박막트랜지스터.
  9. 제8항에 있어서,
    상기 산화인듐층은 8nm 이상 15nm 이하의 두께를 갖고, 상기 산화알루미늄층은 10nm 이상의 두께를 갖는 것을 특징으로 하는, 박막트랜지스터.
  10. 제9항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 계면층과 접촉하고 서로 이격되게 배치된 것을 특징으로 하는, 박막트랜지스터.
  11. 제9항에 있어서,
    상기 게이트 전극은 상기 산화알루미늄층 상부에 위치하고,
    상기 산화알루미늄층은 상기 계면층과 상기 게이트 전극을 절연시키는 것을 특징으로 하는, 박막트랜지스터.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110059850A (ko) * 2008-09-17 2011-06-07 이데미쓰 고산 가부시키가이샤 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터
KR20110068181A (ko) * 2009-12-15 2011-06-22 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
KR20120099450A (ko) * 2009-11-27 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140072148A (ko) * 2011-10-07 2014-06-12 에보니크 데구사 게엠베하 고성능 및 전기 안정성의 반전도성 금속 산화물 층의 제조 방법, 및 상기 방법에 따라 제조된 층 및 그의 용도
KR20140076111A (ko) * 2012-12-12 2014-06-20 한국전자통신연구원 나노 층상구조를 가지는 산화물 트렌지스터 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US20100006837A1 (en) * 2008-07-09 2010-01-14 Electronics And Telecommunications Research Institute Composition for oxide semiconductor thin film, field effect transistor using the composition and method of fabricating the transistor
US7812346B2 (en) * 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
KR20110066370A (ko) * 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
JP2012169344A (ja) * 2011-02-10 2012-09-06 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
WO2013042696A1 (en) * 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110059850A (ko) * 2008-09-17 2011-06-07 이데미쓰 고산 가부시키가이샤 결정질 산화인듐 반도체막을 갖는 박막 트랜지스터
KR20120099450A (ko) * 2009-11-27 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20110068181A (ko) * 2009-12-15 2011-06-22 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
KR20140072148A (ko) * 2011-10-07 2014-06-12 에보니크 데구사 게엠베하 고성능 및 전기 안정성의 반전도성 금속 산화물 층의 제조 방법, 및 상기 방법에 따라 제조된 층 및 그의 용도
KR20140076111A (ko) * 2012-12-12 2014-06-20 한국전자통신연구원 나노 층상구조를 가지는 산화물 트렌지스터 및 그 제조방법

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